KR20170066321A - 후방측 수동 컴포넌트들을 가지는 집적 회로 다이 및 이와 연관된 방법들 - Google Patents

후방측 수동 컴포넌트들을 가지는 집적 회로 다이 및 이와 연관된 방법들 Download PDF

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Abstract

본 개시내용의 실시예들은 집적 회로(IC) 다이에 관한 것이다. 실시예들에서, IC 다이는 반도체 기판, 반도체 기판의 제1 측면 상에 배치되는 복수의 능동 컴포넌트들, 및 반도체 기판의 제2 측면 상에 배치되는 복수의 수동 컴포넌트들을 포함할 수 있다. 실시예들에서, 제2 측면은 제1 측면의 반대편에 배치될 수 있다. 수동 컴포넌트들은, 일부 실시예들에서, 커패시터들 및/또는 저항기들을 포함할 수 있는 반면, 능동 컴포넌트들은, 일부 실시예들에서, 트랜지스터들을 포함할 수 있다. 다른 실시예들이 기술되고 그리고/또는 청구될 수 있다.

Description

후방측 수동 컴포넌트들을 가지는 집적 회로 다이 및 이와 연관된 방법들{INTEGRATED CIRCUIT DIE HAVING BACKSIDE PASSIVE COMPONENTS AND METHODS ASSOCIATED THEREWITH}
본 개시내용의 실시예들은 일반적으로 집적 회로들의 분야에 관한 것이며, 더 특별하게는 후방측 수동 컴포넌트들을 가지는 집적 회로 다이와 연관된 장치들 및 방법들에 관한 것이다.
집적 회로(IC) 다이들의 입력/출력 밀도는 계속 증가하는 반면, IC 다이 크기들은 계속 감소한다. IC 다이 설계에서의 우려들 중 하나는 IC 다이 영역의 효과적인 사용이지만, 현재 기술 상태로는, 수동 및 능동 컴포넌트들 모두가 반도체 기판의 상이한 측면들 상의 컴포넌트들의 배치의 신호 발생(breakout) 이슈들로 인해 IC 다이의 반도체 기판의 단일 측면 상에 배치된다.
본원에 제공되는 배경 기술은 개시내용의 상황을 일반적으로 제시하는 목적을 위한 것이다. 본원에서 다른 방식으로 지시되지 않는 한, 이 섹션에 기술되는 자료들은 이 출원 내의 청구항들에 대한 종래 기술이 아니며, 이 섹션에 포함됨으로써 종래 기술인 것으로 받아들여지지 않는다.
실시예들은 첨부 도면들과 함께 후속하는 상세한 설명에 의해 용이하게 이해될 것이다. 이 기재를 용이하게 하기 위해, 동일한 참조 번호들은 동일한 구조적 엘리먼트들을 지정한다. 실시예들은 첨부 도면들의 도해들에서의 제한에 의해서가 아니라 예로써 예시된다. 다른 방식으로 명백하게 표시되지 않는 한, 이러한 도면들은 축척에 맞지 않는다.
도 1은 본 개시내용의 다양한 실시예들에 따른, 그 위에 배치되는 후방측 수동 컴포넌트들을 가지는 IC 다이를 포함하는 예시적인 집적 회로(IC) 어셈블리의 단면 측면도를 개략적으로 예시한다.
도 2는 본 개시내용의 다양한 실시예에 따른 집적 회로(IC) 다이 제조 프로세스의 예시적인 흐름도이다.
도 3-4는 본 개시내용의 다양한 실시예들에 따른 도 2의 IC 다이 제조 프로세스에서의 스테이지들을 예시하는 선택된 동작들의 예시적인 단면도들이다.
도 5는 본 개시내용의 다양한 실시예들에 따른 집적 회로(IC) 다이 제조 프로세스의 예시적인 흐름도이다.
도 6-7은 본 개시내용의 다양한 실시예들에 따른 도 5의 IC 다이 제조 프로세스의 스테이지들을 예시하는 선택된 동작들의 예시적인 단면도들이다.
도 8은 본 개시내용의 다양한 실시예들에 따른 집적 회로(IC) 다이 제조 프로세스의 예시적인 흐름도이다.
도 9는 본 개시내용의 다양한 실시예들에 따른 도 8의 IC 다이 제조 프로세스의 스테이지들을 예시하는 선택된 동작들의 예시적인 단면도들이다.
도 10은 본 개시내용의 다양한 실시예들에 따른 집적 회로 다이의 다양한 단면도들을 예시한다.
도 11은 본 개시내용의 다양한 실시예들에 따른, 집적 회로 다이의 다양한 단면도들을 예시한다.
도 12는 본 개시내용의 다양한 실시예들에 따른, 집적 회로 다이를 포함하는 컴퓨팅 디바이스를 개략적으로 예시한다.
본 개시내용의 실시예들은 후방측 수동 컴포넌트들을 가지는 집적 회로(IC) 다이 구성들을 기술한다. 후속하는 기재에서, 예시적인 구현예들의 다양한 양태들은 본 기술분야의 통상의 기술자에 의해 본 기술분야의 다른 통상의 기술자에게 자신의 작업물을 전달하기 위해 공통적으로 사용되는 용어들을 사용하여 기술될 것이다. 그러나, 본 개시내용의 실시예들이 기술되는 양태들의 일부만을 이용하여 구현될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 설명의 목적으로, 특정 수들, 재료들, 및 구성들이, 예시적인 구현예들의 철저한 이해를 제공하기 위해 설명된다. 그러나, 본 개시내용의 실시예들이 특정 상세항목들 없이도 구현될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 널리-알려진 특징들은 예시적인 구현예들을 모호하게 하지 않기 위해 생략되거나 간략화된다.
후속하는 상세한 기재에서, 동일한 번호들이 명세서 전반에 걸쳐 동일한 부분들을 지정하고, 본 개시내용의 발명 대상이 구현될 수 있는 예시적인 실시예들에 의해 도시되는, 그 일부분을 형성하는 첨부 도면들에 대한 참조가 이루어진다. 다른 실시예들이 이용될 수 있고, 구조적 또는 논리적 변경들이 본 개시내용의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해되어야 한다. 따라서, 후속하는 상세한 설명은 제한적인 의미로 취해지지 않으며, 실시예들의 범위는 첨부된 청구항들 및 그 등가물들에 의해 정의된다.
본 개시내용의 목적을 위해, 구문 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, 구문 "A, B, 및/또는 C"은 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다.
기재는 최상부/최하부, 내/외, 위/아래 등과 같은 관점-기반 기재들을 사용할 수 있다. 이러한 기재들은 단지 논의를 용이하게 하기 위해 사용되며, 본원에 기술되는 실시예들의 응용을 임의의 특정 배향으로 제한하도록 의도되지 않는다.
기재는 각각이 동일한 또는 상이한 실시예들 중 하나 이상을 지칭할 수 있는, 구문들 "실시예에서" 또는 "실시예들에서"를 사용할 수 있다. 또한, 용어들"포함하는(comprising, including)", "가지는" 등은, 본 개시내용의 실시예들에 대해 사용되는 바와 같이, 유의어이다.
용어 "~와 커플링되는"은, 그 파생어들과 함께, 본원에서 사용될 수 있다. "커플링되는"은 다음 중 하나 이상을 의미할 수 있다. "커플링되는"은 둘 이상의 실시예들이 직접적인 물리적 또는 전기적 접촉하는 것을 의미할 수 있다. 그러나, "커플링되는"은 둘 이상의 실시예들이 서로 간접적으로 접촉하지만, 여전히 서로 협력하거나 상호작용함을 또한 의미할 수 있으며, 하나 이상의 다른 엘리먼트들이 서로 커플링된다고 하는 엘리먼트들 사이에서 커플링되거나 접속됨을 의미할 수 있다. 용어 "~와 직접 커플링되는"은 둘 이상의 엘리먼트들이 직접 접촉함을 의미할 수 있다.
다양한 실시예들에서, 구문 "제2 피쳐 상에 형성, 퇴적, 또는 다른 방식으로 배치되는 제1 피쳐"는, 제1 피쳐가 제2 피쳐 위에 형성, 퇴적, 또는 배치되며, 제1 피쳐의 적어도 일부분이 제2 피쳐의 적어도 일부분과 직접 접촉(예를 들어, 직접적인 물리적 및/또는 전기적 접촉) 중이거나 간접 접촉(예를 들어, 제1 피쳐와 제2 피쳐 사이에 하나 이상의 다른 피쳐를 가짐)할 수 있음을 의미할 수 있다.
본원에 사용되는 바와 같이, 용어 "모듈"은, 주문형 집적 회로(ASIC), 전자 회로, 시스템-온-칩(SoC), 하나 이상의 소프트웨어 또는 펌웨어 프로그램들을 실행하는 프로세서(공유형, 전용, 또는 그룹) 및/또는 메모리(공유형, 전용, 또는 그룹), 조합 논리 회로, 및/또는 기술되는 기능성을 제공하는 다른 적절한 컴포넌트들을 지칭하고, 이들의 일부분이거나, 또는 이를 포함할 수 있다.
도 1은 예시적인 집적 회로(IC) 어셈블리(100)의 단면 측면도를 개략적으로 예시한다. 실시예들에서, 알 수 있는 바와 같이, IC 어셈블리(100)는 패키지 기판(116)과 전기적으로 그리고/또는 물리적으로 커플링되는 하나 이상의 다이들(예를 들어, 다이(106))를 포함할 수 있다. 알 수 있는 바와 같이, 패키지 기판(116)은 회로 보드(124)와 추가로 전기적으로 커플링될 수 있다.
실시예들에서, 다이(106)는 반도체 기판(126)을 포함할 수 있다. 반도체 기판(126)은 임의의 적절한 재료(예를 들어, 실리콘)를 포함할 수 있다. 다이(106)는 능동 컴포넌트들의 위치로 인해, 하기에서 기판의 능동 측면이라 지칭되는, 기판의 제1 측면 상에 배치되는 복수의 능동 컴포넌트들을 또한 포함할 수 있다. 이러한 능동 컴포넌트들은 복수의 능동 컴포넌트들을 나타내는 능동 컴포넌트 층(128)에 의해 여기서 도시된다. 능동 컴포넌트들은 전기적 신호를 제어할 수 있는 임의의 컴포넌트(예를 들어, 트랜지스터들)를 포함할 수 있다. 실시예들에서, 다이(106)는 하기에서 반도체 기판(126)의 후방측이라 지칭되는, 반도체 기판(126)의 제2 측면 상에 배치되는 복수의 수동 컴포넌트들(예를 들어, 금속-절연체-금속(MIM) 커패시터(130))을 또한 포함할 수 있다. 도시된 바와 같이, 반도체 기판(126)의 후방측은 반도체 기판(126)의 능동 측면의 반대편에 배치될 수 있고, 따라서, 복수의 능동 컴포넌트들은 복수의 수동 컴포넌트들의 반대의 측면 상에 배치될 수 있다. 이러한 구성은 반도체 기판(126) 상에서 이전에 사용되지 않았을 공간의 이용을 가능하게 할 수 있다. 그 결과, 이러한 구성은 유사하게 구성된 IC 다이에 대한 더 높은 입력/출력 밀도들을 가능하게 할 수 있다.
일부 실시예들에서, 다이(106)는 반도체 기판 내에 배치되는 복수의 기판 관통 비아(TSV)들(예를 들어, 하기에서 총체적으로 TSV들(132)이라 지칭되는, TSV들(132a 및 132b))을 포함할 수 있다. TSV들은 반도체 기판(126)의 능동 측면과 반도체 기판(126)의 후방측 사이에 전기적 신호들을 라우팅하도록 구성될 수 있다. 그 결과, TSV들(132)은 복수의 수동 컴포넌트들 중 하나 이상이 반도체 기판(126)의 능동 측면과 전기적으로 커플링되도록 할 수 있다. 실시예들에서, 전기적 절연성 재료의 하나 이상의 층들(예를 들어, 층들(134))은 반도체 기판의 능동 측면 상에 배치될 수 있다. 전기적 절연성 재료의 하나 이상의 층들은, 도시된 바와 같이, 복수의 능동 컴포넌트들을 캡슐화할 수 있다. 실시예들에서, 전기적 절연성 재료의 하나 이상의 층들은 그 내부에 배치되는 전기적 라우팅 피쳐들(예를 들어, 전기적 라우팅 피쳐(136))을 포함할 수 있다. 추가로, 복수의 다이 상호접속 구조체들(예를 들어, 다이 상호접속 구조체(108))이 전기적 절연성 재료의 하나 이상의 층들 내에 배치될 수 있다. 실시예들에서, 전기적 라우팅 피쳐들은 다이 상호접속 구조체들을 복수의 능동 컴포넌트들 및/또는 복수의 TSV들과 전기적으로 커플링시키도록 구성될 수 있다. 하기에 추가로 논의되는 바와 같이, 다이 상호접속 구조체들은 다이(106)를 패키지 기판(116)과 전기적으로 커플링시키도록 구성될 수 있다.
실시예들에서, 하나 이상의 재배선 층(RDL)들(예를 들어, RDL(140))은 반도체 기판(126)의 후방측 상에 배치될 수 있다. 하나 이상의 RDL들은 반도체 기판의 후방측 상에 배치되는 전기적 절연성 재료의 하나 이상의 층들(예를 들어, 층(142))을 포함할 수 있다. 도시된 바와 같이, 반도체 기판(126)의 후방측 상에 배치되는 전기적 절연성 재료의 하나 이상의 층들은 복수의 수동 컴포넌트들을 캡슐화할 수 있다. 하나 이상의 RDL들은 전기적 절연성 재료의 하나 이상의 층들 내에 배치되는 복수의 상호접속 구조체들(예를 들어, 랜딩 패드(144))을 또한 포함할 수 있다. 하나 이상의 RDL들은 전기적 절연성 재료의 하나 이상의 제2 층들 내에 배치되는 전기적 라우팅 피쳐들(예를 들어, 비아(146))을 또한 포함할 수 있다. 실시예들에서, 전기적 라우팅 피쳐들은 복수의 상호접속 구조체들을 복수의 수동 컴포넌트들과 전기적으로 커플링시키도록 구성될 수 있다.
다이(106)는 도시된 바와 같은 플립-칩 구성, 또는 예를 들어, 패키지 기판(116)에 내장되는 것, 또는 와이어결합 배열로 구성되는 것과 같은 다른 구성들들을 포함하는, 다양한 적절한 구성들에 따라 패키지 기판(116)에 부착될 수 있다. 플립-칩 구성에서, 다이(106)는 범프들, 필러들, 또는 다이(106)를 패키지 기판(116)과 전기적으로 또한 커플링시킬 수 있는 다른 적절한 구조체들과 같은, 다이 상호접속 구조체들(108)을 통해 패키지 기판(116)의 표면에 부착될 수 있다.
다이(106)는 반도체 재료로 만들어진 이산 칩을 나타낼 수 있고, 일부 실시예들에서 프로세서, 메모리, 또는 ASIC일 수 있고, 이를 포함하거나, 또는 그 일부분일 수 있다. 일부 실시예들에서, 예를 들어, 몰딩 화합물 또는 언더필 재료(도시되지 않음)과 같은 전기적 절연성 재료는, 다이(106) 및/또는 상호접속 구조체들(108)의 일부분을 부분적으로 캡슐화시킬 수 있다. 다이 상호접속 구조체들(108)은 다이(106)와 패키지 기판(116) 사이에 전기적 신호들을 라우팅하도록 구성될 수 있다.
패키지 기판(116)은 다이(106)에 또는 다이(106)로부터 전기적 신호들을 라우팅하도록 구성되는 전기적 라우팅 피쳐들을 포함할 수 있다. 전기적 라우팅 피쳐들은, 예를 들어, 패키지 기판(116)의 하나 이상의 표면들 상에 배치되는 트레이스들 및/또는 예를 들어, 트렌치들, 비아들, 또는 패키지 기판(116)으로부터 전기적 신호들을 라우팅하기 위한 다른 상호접속 구조체들과 같은, 내부 라우팅 피쳐들을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 패키지 기판(116)은 다이 상호접속 구조체들(108)을 수용하고, 다이(106)와 패키지 기판(116) 사이에 전기적 신호들을 라우팅하도록 구성되는 전기적 라우팅 피쳐들(예를 들어, 다이 결합 패드들(110))을 포함할 수 있다. 일부 실시예들에서, 패키지 기판(116)은 예를 들어, ABF(Ajinomoto Build-up Film) 기판과 같은, 코어 및/또는 빌드-업 층들을 가지는 에폭시-기반 라미네이트 기판(epoxy-based laminate substrate)이다.
회로 보드(124)는 에폭시 라미네이트와 같은 전기적 절연성 재료로 구성되는 인쇄 회로 보드(PCB)일 수 있다. 예를 들어, 회로 보드(116)는 예를 들어, 폴리테트라플루오로에틸렌, FR-4(Flame Retardant 4), FR-1과 같은 페놀릭 코튼 페이퍼(phenolic cotton paper) 재료들, 코튼 페이퍼, CEM-1 또는 CEM-3와 같은 에폭시 재료들, 또는 에폭시 수지 프리프레그(epoxy resin prepreg) 재료를 사용하여 함께 라미네이트되는 직조 유리(woven glass) 재료들과 같은 재료들로 구성되는 전기적 절연성 층들을 포함할 수 있다. 구조체들(미도시됨), 예를 들어, 비아들은 전기적 절연성 층들을 통과하여 형성되어, 회로 보드(124)를 통과하여 다이(106)의 전기적 신호들을 라우팅할 수 있다. 회로 보드(124)는 다른 실시예들에서, 다른 적절한 재료들로 구성될 수 있다. 일부 실시예들에서, 회로 보드(124)는 마더보드(예를 들어, 도 12의 마더보드(1202))이다.
솔더 볼들(120) 또는 랜드-그리드 어레이(LGA) 구조체들과 같은 패키지-레벨 상호접속들은 패키지 기판(116) 상의 하나 이상의 랜드들(하기에서 "랜드들(118)") 및 회로 보드(124) 상의 하나 이상의 패드들(122)에 커플링되어 패키지 기판(116)과 회로 보드(124) 사이에 전기적 신호들을 추가로 라우팅하도록 구성되는 대응하는 땜납 연결부(joint)들을 형성할 수 있다. 패키지 기판(116)을 회로 보드(124)와 물리적으로 그리고/또는 전기적으로 커플링시키기 위한 다른 적절한 기법들이 다른 실시예들에서 사용될 수 있다.
도 2는 본 개시내용의 일부 실시예들에 따라 후방측 금속-절연체-금속(MIM) 커패시터들을 형성하기 위한 집적 회로(IC) 다이 제조 프로세스들의 예시적인 흐름도이다. 다양한 실시예들에 따르면, 도 3-4는 IC 다이 제조 프로세스(200)에서의 스테이지들을 예시하는 선택된 동작들의 단면도들을 제공한다. 그 결과, 도 2-4는 서로 함께 기술될 것이다. 이러한 기재를 돕기 위해, 도 2에서 수행되는 동작들은 도 3-4에서 동작으로부터 동작으로 이동하는 화살표들에 대해 참조된다. 또한, IC 다이 제조의 보다 상세한 보기들을 가능하게 하기 위해, IC 다이의 일부분만이 각각의 절차에서 도시된다. 추가로, 모든 참조 번호들이 도 3-4의 각각의 동작에서 도시되지 않을 수도 있다.
프로세스는, 반도체 기판(301)이 제공될 수 있는, 블록(202)에서 시작할 수 있다. 일부 실시예들에서, 도시된 바와 같이, 반도체 기판은 IC 다이 어셈블리(예를 들어, IC 다이 어셈블리(300))의 형태로 제공될 수 있다. IC 다이 어셈블리는 반도체 기판(301)의 후방측 상에 배치되는, 패시베이션 층과 같은, 전기적 절연성 층(302)을 가질 수 있다. 전기적 절연성 층(302)은, 예를 들어, 실리콘 질화물(SiN) 또는 실리콘 탄화물(SiC)을 포함하는, 임의의 적절한 재료를 포함할 수 있다. IC 다이 어셈블리(300)는 반도체 기판(301)의 능동 측면 상에 배치되는 복수의 능동 컴포넌트들(예를 들어, 층(304)에 의해 도시되는 것)을 또한 포함할 수 있다. 일부 실시예들에서, IC 다이 어셈블리(300)는 반도체 기판(301) 내에 배치되는 복수의 기판 관통 비아(TSV)들(예를 들어, 하기에서 TSV들(306)이라 총체적으로 지칭되는 TSV들(306a 및 306b))을 포함할 수 있다. TSV들은 반도체 기판(301)의 능동 측면과 반도체 기판(301)의 후방측 사이에 전기적 신호들을 라우팅하도록 구성될 수 있다. 실시예들에서, 전기적 절연성 재료의 하나 이상의 층들(예를 들어, 층들(307))은 반도체 기판(301)의 능동 측면 상에 배치될 수 있다. 전기적 절연성 재료의 하나 이상의 층들은, 도시된 바와 같이, 복수의 능동 컴포넌트들을 캡슐화시킬 수 있다. 실시예들에서, 전기적 절연성 재료의 하나 이상의 층들은 그 내에 배치되는 전기적 라우팅 피쳐들을 포함할 수 있다. 추가로, 복수의 다이 상호접속 구조체들(예를 들어, 다이 상호접속 구조체(308))은 전기적 절연성 재료의 하나 이상의 층들 내에 배치될 수 있다. 실시예들에서, 전기적 라우팅 피쳐들은 다이 상호접속 구조체들을 복수의 능동 컴포넌트들 및/또는 복수의 TSV들과 전기적으로 커플링시키도록 구성될 수 있다. 일부 실시예들에서, IC 다이 어셈블리(300)에는 접착제(310)(예를 들어, 글루)에 의해 부착되는 캐리어 웨이퍼(312)가 제공될 수 있다. 다른 실시예들에서, 반도체 기판(301)에는 IC 다이 어셈블리(300)의 전술된 양태들보다 더 적은 양태들이 제공되거나, 그 중 어떠한 것도 제공되지 않을 수 있고, IC 다이 어셈블리(300)의 전술된 부분들은 도 2-4의 나머지에 의해 도시되는 절차들과 함께 반도체 기판(301) 상에 형성될 수 있다. 각각의 프로세스의 기재를 용이하게 하기 위해, 나머지 절차들은 섹션(314)에 의해 포함되는 IC 다이 어셈블리의 영역에 의해 본원에서 표현되는 IC 다이 어셈블리(300)의 후방측 부분들만을 도시할 것이다.
반도체 기판(301)이 제공되면, 프로세스는, MIM 커패시터의 제조가 반도체 기판(301)의 후방측 상에 제1 금속층(318)의 퇴적을 통해 시작할 수 있는, 블록(204)으로 진행할 수 있다. 제1 금속층(318)은 커패시터 최하부 전극이라고 지칭될 수 있고, 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 또는 임의의 다른 적절한 재료들을 포함할 수 있다. 실시예들에서, 도시된 바와 같이, 제1 금속층은 반도체 기판(301)에 배치되는 TSV들(예를 들어, TSV(306b)) 중 하나 이상 위에 형성될 수 있다. 예컨대 도 10에 도시되는, 다른 실시예들에서, 반도체 기판(301)은 어떠한 TSV들 위에도 형성되지 않을 수 있다. 이러한 실시예들은 하기에서, 도 10에 관해 더 상세하게 논의된다.
블록(206)에서, 포토레지스트 층(320)은 제1 금속층(318)의 하나 이상의 부분들 상에 포토레지스트 재료로 형성될 수 있다. 이러한 층은 포토레지스트 재료를 도포하는 것, 포토레지스트 재료를 자외선 광원 또는 레이저에 노출시킴으로써 포토레지스트 재료를 패터닝하는 것, 및 적절한 용매의 도포를 통해 자외선 광원 또는 레이저에 노출되지 않은 포토레지스트 재료를 현상시키는 것에 의해 형성될 수 있다. 포토레지스트 재료의 단일 부분만이 도시되지만, 포토레지스트 층(320)이 제1 금속층이 보존될 제1 금속층 상의 위치들(예를 들어, 커패시터 최하부 전극이 요구되는 임의의 위치)에 임의의 개수의 포토레지스트 재료의 일부분들을 포함할 수 있다.
블록(208)에서, 포토레지스트 층(320)에 의해 커버되지 않는 제1 금속층(318)의 일부분이 제거될 수 있다. 이는 임의의 적절한 건식 또는 습식 에칭 프로세스를 통해 달성될 수 있다. 블록(210)에서, 포토레지스트 층(320)이 제거될 수 있고, 임의의 남아있는 잔여물들은 제1 금속층(318)의 표면에서 닦여질 수 있다(cleaned off).
블록(212)에서, 제1 금속층(318)의 표면 상에 유전체 층(322)이 형성될 수 있고, 유전체 층(322)의 표면 상에 제2 금속층(324)이 형성될 수 있다. 유전체 층(322)은 커패시터 유전체라 지칭될 수 있고, 따라서, 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 또는 하프늄 산화물(HfO2), 또는 이들의 임의의 조합들을 포함하는, 그러나 이에 제한되지 않는, 임의의 적절한 커패시터 유전체 재료로 구성될 수 있다. 제2 금속층(324)은 커패시터 최상부 전극이라 지칭될 수 있고, 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물을 포함하지만 이에 제한되지 않는 임의의 적절한 재료, 또는 임의의 다른 적절한 재료들을 포함할 수 있다. 유전체 층(322) 및/또는 제2 금속층(324)의 두께가 결과적인 MIM 커패시터의 임의의 원하는 전기적 특성들을 달성하도록 조정될 수 있다는 것이 인지될 것이다.
블록(214)에서, 또다른 포토레지스트 층(326)은 제2 금속층(324)의 하나 이상의 부분들 상에 포토레지스트 재료로 형성될 수 있다. 이는, 블록(206)과 관련하여 위에서 기술된 것과 유사한 방식으로 달성될 수 있다. 포토레지스트 재료의 단일 부분만이 도시되지만, 포토레지스트 층(326)이 제2 금속층(324) 및 기반 유전체 층(322)이 보존될 제2 금속층(324) 상의 위치들(예를 들어, 커패시터 최상부 전극이 요구되는 임의의 위치)에서 임의의 개수의 포토레지스트 재료의 일부분들을 포함할 수 있다는 것이 인지될 것이다.
블록(216)에서, 포토레지스트 층(326)에 의해 커버되지 않는 유전체 층(322) 및 제2 금속층(324)의 일부분이 제거될 수 있다. 이는 임의의 적절한 건식 또는 습식 에칭 프로세스를 통해 달성될 수 있다. 블록(218)에서, 포토레지스트 층(326)이 제거되어 제2 금속층(324)을 노출할 수 있다. 제1 금속층(318), 유전체 층(322), 및 제2 금속층(324)이 결합하여 MIM 커패시터를 형성할 수 있다.
블록(220)에서, 전기적 절연성 층(328)이 MIM 커패시터 위에 퇴적될 수 있다. 전기적 절연성 층(328)은, 실리콘 질화물(SiN) 또는 실리콘 탄화물(SiC)을 포함하지만 이에 제한되지 않는, 임의의 적절한 재료를 포함할 수 있다. 전기적 절연성 재료는, 일부 실시예들에서, 제1 금속층(318) 및 제2 금속층(324)을 산화로부터 그리고 트레이스 금속 및 습기 오염으로부터 보호할 수 있는 밀폐 장벽을 형성할 수 있다. 이러한 층은 또한 패시베이션 층이라 지칭될 수 있다.
블록(222)에서, 또다른 포토레지스트 층(330)이 전기적 절연성 층(328) 위에 형성될 수 있다. 도시된 바와 같이, 다수의 개구들이 또한 포토레지스트 층(330) 내에 형성되어 제거될 전기적 절연성 층(328)의 대응하는 위치들을 노출시킬 수 있다. 포토레지스트 층(330)은 위에서, 블록(206)에 관해 기술되는 것과 유사한 방식으로 형성될 수 있다. 포토레지스트 층 내의 개구들은 제1 금속층(318), 제2 금속층(324), 또는 TSV들 중 하나 이상 사이에 전기적 접속들이 요구될 수 있는 위치들에서 형성될 수 있다.
블록(224)에서, 비아 홀들(332a-c)이 전기적 절연성 층(328) 내에 형성될 수 있다. 비아 홀들(332a-c)은 예를 들어, 패터닝된 포토레지스트 재료를 사용하는 플라즈마 에칭 프로세스와 같은, 임의의 적절한 프로세스를 통해 형성될 수 있다. 블록(226)에서, 포토레지스트 층(330)이 제거될 수 있고, 임의의 나머지 잔여물들은 전기적 절연성 층(328)의 표면에서 닦여질 수 있다.
블록(228)에서, 재배선 층(RDL)(342)이 형성될 수 있다. 실시예에서, RDL(342)은 RDL 장벽(예를 들어, RDL 장벽(334)) 및 구리 시드 층을 표면의 후방측 상으로 그리고 비아홀들(332a-c) 내로 먼저 배치함으로써 형성될 수 있다. 포토레지스트 재료가 이후 도포되어 비아홀들(332a-c) 위에 그리고 후방측 전기적 라우팅 피쳐들(336)이 요구되는 위치들에 개구들이 형성될 수 있다. 후방측 전기적 라우팅 피쳐들(336)은 하나의 위치로부터 또다른 위치로 전기적 신호들을 분배하기 위한 와이어 트레이스, 및 (하기의 도 10-11에 관하여 기술되는) 또다른 다이에 대한 전기적 접속들을 생성하기 위한 랜딩 패드들을 포함할 수 있다. 후방측 전기적 라우팅 피쳐들(336)은 수동 컴포넌트들(예를 들어, 위에 형성되는 MIM 커패시터)의 신호 발생 또는 반도체 기판(301) 내에 배치되는 TSV들 중 하나(예를 들어, TSV(306a))에 대한 신호 발생을 제공할 수 있다. 다음으로, 구리 또는 금과 같은 금속성 재료는, 비아 홀들(332a-c)을 채워서 비아들을 금속화시키고, 동시에 후방측 전기적 라우팅 피쳐들(336)을 형성하는, 전기도금 기법을 사용하여 레지스트 개구들 내에 배치될 수 있다. 포토레지스트 재료가 이후 제거될 수 있고, 후방측 전기적 라우팅 피쳐들(336) 사이의 구리 시드 층 및 RDL 장벽 재료는 습식 또는 건식 에칭 프로세스들을 사용하여 제거될 수 있다. 후방측 전기적 라우팅 피쳐들(336)은 그 위에 형성되는 패시베이션 층(338)을 가질 수 있다. 패시베이션 층은 랜딩 패드들을 산화로부터 그리고 트레이스 금속 및 습기 오염으로부터 보호할 수 있다. 실시예들에서, 패시베이션 층(338)은 그 내에 형성되는 표면 마감(340)을 가질 수 있는 랜딩 패드들의 위치들에서 개구들을 가질 수 있다. 실시예들에서, 표면 마감은 땜납 호환가능한 마감일 수 있다. 적절한 표면 마감들은: 무전해 코발트 인화물(CoP)/담금(immersion) 금(Au); 무전해 코발트 텅스텐 인화물(CoWP)/담금 Au; 무전해 니켈 인화물(NiP)/담금 Au; 무전해 NiP/무전해 팔라듐(Pd)/담금 Au; 무전해 주석(Sn); 무전해 NiP/무전해 Sn; 무전해 CoWP/무전해 Sn; 무전해 구리(Cu)/무전해 CoP/무전해 Au; 무전해 Cu/무전해 CoWP/담금 Au; 무전해 Cu/무전해 NiP/담금 Au; 무전해 Cu/무전해 NiP/무전해 Pd/담금 Au; 무전해 Cu/무전해 Sn; 무전해 Cu/무전해 NiP/무전해 Sn; 무전해 Cu/무전해 CoP/담금 Au; 무전해 Cu/무전해 CoWP/무전해 Sn을 포함하지만, 이에 제한되지 않는다. 다른 표면 마감들이 사용될 수 있는 칩-대-칩 솔더 재료(들) 및/또는 칩-대-칩 부착 방법들에 따라 또한 적절할 수 있다는 것이 인지될 것이다. 일부 실시예들에서, 다이 상호접속 구조체(예를 들어, 범프)는 랜딩 패드들 중 하나 이상의 최상부 상의 표면 마감 위에, 표면 마감에 더하여, 또는 표면 마감 대신 형성될 수 있다. 다이 상호접속 구조체(예를 들어, 범프)는, 예를 들어, 납-주석(PbSn), Sn, 주석-은(SnAg), 구리(Cu), 인듐(In), SnAgCu, SnCu, Au 등으로 형성될 수 있다. 블록(228) 이후, IC 다이는 임의의 적절한, 이용가능한 웨이퍼 분리(de-bonding) 장비 및 프로세싱을 사용하여 임시 캐리어 웨이퍼로부터 분리될 수 있다. 다른 실시예들에서, RDL(342)은 종래의 차감형 에칭-타입 프로세스 시퀀스를 사용하여 형성되는 알루미늄과 같은 금속성 재료로 구성되는 후방측 전기적 라우팅 피쳐들(336)을 포함할 수 있다.
도 5는 본 개시내용의 일부 실시예들에 따른 집적 회로(IC) 다이 제조 프로세스의 예시적인 흐름도이다. 예시적인 실시예에 따르면, 도 6-7은 IC 다이 제조 프로세스(500)에서의 스테이지들을 예시하는 선택된 동작들의 단면도들을 제공한다. 그 결과, 도 5-7은 서로 함께 기술될 것이다. 이러한 기재를 돕기 위해, 도 5에서 수행되는 동작들은 도 6-7에서 동작에서 동작으로 이동하는 화살표들에 대해 참조된다. 또한, IC 다이 제조의 더 상세한 보기들을 가능하게 하기 위해, IC 다이의 일부분만이 각각의 절차에서 도시된다. 추가로, 모든 참조 번호들이 도 6-7에서의 각각의 동작에서 도시되지 않을 수도 있다.
프로세스는, 반도체 기판(602)이 제공될 수 있는 블록(502)에서 시작할 수 있다. 일부 실시예들에서, 반도체 기판은 IC 다이 어셈블리(예를 들어, 위에서 상세히 논의된 도 3의 IC 다이 어셈블리(300))의 형태로 제공될 수 있다. 프로세스는 이후, 포토레지스트 층(608)이 전기적 절연성 층(604) 상에 형성될 수 있는 블록(504)으로 진행할 수 있다. 이러한 층은 포토레지스트 재료를 도포하는 것, 포토레지스트 재료를 자외선 광원 또는 레이저에 노출시키는 것, 및 적절한 용매의 도포를 통해 자외선 광원 또는 레이저에 노출되지 않은 포토레지스트 재료를 현상하는 것에 의해 형성될 수 있다. 이러한 패터닝은 트렌치들이 반도체 기판(602) 내에 형성되는 위치들에서 포토레지스트 층(608)이 그 내에 형성되는 개구들(610a-610c)을 가지는 것을 초래할 수 있다.
블록(506)에서, 트렌치들(612a-c)이 반도체 기판(602) 내에 형성될 수 있다. 이러한 트렌치들은 플라즈마 에칭 프로세스와 같은 에칭 프로세스를 통해 형성될 수 있다. 트렌치들의 단면이 직사각형일 수 있지만, 하향식으로(top down) 볼 때, 트렌치들이 정사각형, 직사각형, 원형, 타원형 등일 수 있다는 것이 인지될 것이다. 블록(508)에서, 포토레지스트 재료가, 전기적 절연성 층(604)의 표면 상에 남아 있을 수 있는 임의의 잔여물과 함께, 제거될 수 있다는 것이 인지될 것이다.
블록(510)에서, 트렌치 라이너(614)가 형성될 수 있다. 트렌치 라이너(614)는 임의의 적절한 전기적 절연성 재료(예를 들어, 실리콘 이산화물(SiO2))일 수 있거나 이를 포함할 수 있다. 추가로, 제1 금속층(618)이 반도체 기판(602)의 후방측 상에 배치될 수 있다. 제1 금속층(618)은 커패시터 최하부 전극이라 지칭될 수 있고, 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 또는 임의의 다른 적절한 재료들을 포함할 수 있다. 실시예들에서, 도시된 바와 같이, 제1 금속층(618)은 반도체 기판(602)에 배치되는 TSV들(예를 들어, TSV(606b)) 중 하나 이상 위에 형성될 수 있다. 도 10에 도시된 바와 같은 다른 실시예들에서, 제1 금속층(618)은 어떠한 TSV들 위에도 형성되지 않을 수도 있다. 이러한 실시예들은 하기에, 도 10에 관련하여 더 상세하게 논의된다.
블록(512)에서, 포토레지스트 층(620)이, 블록(504)에 관해 위에서 논의된 바와 같이, 제1 금속층(618)의 하나 이상의 부분들 상에 형성될 수 있다. 블록(514)에서, 포토레지스트 층(620)에 의해 커버되지 않는 제1 금속층(618)의 일부분이 제거될 수 있다. 이는 임의의 적절한 건식 또는 습식 에칭 프로세스를 통해 달성될 수 있다. 블록(516)에서, 포토레지스트 층(620)이 제거될 수 있고, 임의의 나머지 잔여물들이 제1 금속층(618)의 표면에서 닦여질 수 있다.
블록(518)에서, 제1 금속층(618)의 표면 상에 유전체 층(622)이 형성될 수 있고, 유전체 층(622)의 표면 상에 제2 금속층(624)이 형성될 수 있다. 유전체 층(622)은 커패시터 유전체라고 지칭될 수 있고, 따라서, 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 또는 하프늄 산화물(HfO2), 또는 이들의 임의의 조합들을 포함하는, 그러나 이에 제한되지 않는, 임의의 적절한 커패시터 유전체 재료로 구성될 수 있다. 제2 금속층(624)은 커패시터 최상부 전극이라 지칭될 수 있고, 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물을 포함하지만 이에 제한되지 않는 임의의 적절한 재료, 또는 임의의 다른 적절한 재료들을 포함할 수 있다. 유전체 층(622) 및/또는 제2 금속층(624)의 두께가 결과적인 트렌치 커패시터의 임의의 원하는 전기적 특성들을 달성하도록 조정될 수 있다는 것이 인지될 것이다.
블록(520)에서, 또다른 포토레지스트 층(626)이 제2 금속층(624)의 하나 이상의 부분들 상의 포토레지스트 재료로 형성될 수 있다. 이는 블록(504)에 관해 전술된 것과 유사한 방식으로 달성될 수 있다. 포토레지스트 재료의 단일 부분만이 도시되지만, 포토레지스트 층(626)이 제2 금속층(624) 및 기반 유전체 층(622)이 보존될 제2 금속층(624) 상의 위치들(예를 들어, 커패시터 최상부 전극이 요구되는 임의의 위치)에 임의의 개수의 포토레지스트 재료의 일부분들을 포함할 수 있다는 것이 인지될 것이다.
블록(522)에서, 포토레지스트 층(626)에 의해 커버되지 않는 제2 금속층(624) 및 유전체 층(622)의 일부분이 제거될 수 있다. 이는 임의의 적절한 건식 또는 습식 에칭 프로세스를 통해 달성될 수 있다. 블록(524)에서, 포토레지스트 층(626)이 제거되어 제2 금속층(624)을 노출시킬 수 있다. 제1 금속층(618), 유전체 층(622), 및 제2 금속층(624)이 결합하여 트렌치 커패시터를 형성할 수 있다.
블록(526)에서, 전기적 절연성 층(628)이 트렌치 커패시터 위에 퇴적될 수 있다. 전기적 절연성 층(628)은 실리콘 질화물(SiN) 또는 실리콘 탄화물(SiC)을 포함하지만 이에 제한되지 않는 임의의 적절한 재료를 포함할 수 있다. 전기적 절연성 재료는, 일부 실시예들에서, 제1 금속층(618) 및 제2 금속층(624)을 산화로부터 그리고 트레이스 금속 및 습기 오염으로부터 보호할 수 있는 밀폐 장벽을 형성할 수 있다. 이러한 전기적 절연성 층은 패시베이션 층이라 지칭될 수 있다.
블록(528)에서, 또다른 포토레지스트 층(630)이 전기적 절연성 층(628) 위에 형성될 수 있다. 도시된 바와 같이, 다수의 개구들이 또한 포토레지스트 층(630) 위에 형성되어 제거될 전기적 절연성 층(628)의 대응하는 위치들을 노출시킬 수 있다. 포토레지스트 층(630)은 위에서 블록(504)에 관해 기술된 것과 유사한 방식으로 형성될 수 있다. 포토레지스트 층 내의 개구들은 제1 금속층(618), 제2 금속층(624), 및/또는 TSV들 중 하나 이상 사이의 전기적 접속들이 요구될 수 있는 위치들에 형성될 수 있다.
블록(530)에서, 비아 홀들(632a-c)은 전기적 절연성 층(628) 내에 형성될 수 있다. 비아 홀들(632a-c)은 예를 들어, 패터닝된 포토레지스트 재료를 사용하는 플라즈마 에칭 프로세스와 같은 임의의 적절한 프로세스를 통해 형성될 수 있다. 블록(532)에서, 포토레지스트 층(630)이 제거될 수 있고, 임의의 나머지 잔여물들이 전기적 절연성 층(628)의 표면에서 닦여질 수 있다.
블록(534)에서, 재배선 층(RDL)(642)이 형성될 수 있다. 실시예에서, RDL(642)은 RDL 장벽(예를 들어, RDL 장벽(634)) 및 구리 시드층을 후방측 표면 상으로 그리고 비아홀들(632a-c) 내로 먼저 배치시킴으로써 형성될 수 있다. 포토레지스트 재료가 이후 도포되고, 비아 홀들(632a-c) 위의 그리고 후방측 전기적 라우팅 피쳐들(636)이 요구되는 위치들에서 포토레지스트 내에 개구들이 형성될 수 있다. 후방측 전기적 라우팅 피쳐들(636)은 하나의 위치에서 또다른 위치로 전기적 신호들을 분배하기 위한 와이어 트레이스들, 및 또다른 다이로의 전기적 접속을 생성하기 위한 랜딩 패드들(하기에 도 10-11에 관해 기술됨)을 포함할 수 있다. 후방측 전기적 라우팅 피쳐들(636)은 수동 컴포넌트들(예를 들어, 위에서 형성되는 트렌치 커패시터)의 신호 발생 및 반도체 기판(602) 내에 배치되는 TSV들 중 하나(예를 들어, TSV(606a))에 대한 신호 발생을 제공할 수 있다. 다음으로, 구리 또는 금과 같은 금속성 재료가, 비아들을 금속화하기 위한 비아 홀들(632a-c)을 채우고 동시에 후방측 전기적 라우팅 피쳐들(636)을 형성하는, 전기 도금 기법을 사용하여 저항 개구들 내에 배치될 수 있다. 포토레지스트 재료가 이후 제거될 수 있고, 후방측 전기적 라우팅 피쳐들(636) 사이의 구리 시드층과 RDL 장벽 재료가 습식 또는 건식 에칭 프로세스들을 사용하여 제거될 수 있다. 후방측 전기적 라우팅 피쳐들(636)은 그 위에 형성되는 패시베이션 층(638)을 가질 수 있다. 패시베이션 층은 랜딩 패드들을 산화로부터 그리고 트레이스 금속 및 습기 오염으로부터 보호할 수 있다. 실시예들에서, 패시베이션 층(638)은 그 내에 형성되는 표면 마감(640)을 가질 수 있는 랜딩 패드들의 위치들에서 개구들을 가질 수 있다. 실시예들에서, 표면 마감은 땜납 호환가능한 표면 마감일 수 있다. 적절한 표면 마감들은: 무전해 코발트 인화물(CoP)/담금 금(Au); 무전해 코발트 텅스텐 인화물(CoWP)/담금 Au; 무전해 니켈 인화물(NiP)/담금 Au; 무전해 NiP/무전해 팔라듐(Pd)/담금 Au; 무전해 주석(Sn); 무전해 NiP/무전해 Sn; 무전해 CoWP/무전해 Sn; 무전해 구리(Cu)/무전해 CoP/무전해 Au; 무전해 Cu/무전해 CoWP/담금 Au; 무전해 Cu/무전해 NiP/담금 Au; 무전해 Cu/무전해 NiP/무전해 Pd/담금 Au; 무전해 Cu/무전해 Sn; 무전해 Cu/무전해 NiP/무전해 Sn; 무전해 Cu/무전해 CoP/담금 Au; 무전해 Cu/무전해 CoWP/무전해 Sn을 포함하지만, 이에 제한되지 않는다. 사용될 수 있는 칩-대-칩 솔더 재료(들) 및/또는 칩-대-칩 부착 방법들에 따라 다른 표면 마감들이 또한 적절할 수 있다는 것이 인지될 것이다. 일부 실시예들에서, 다이 상호접속 구조체(예를 들어, 범프)는 랜딩 패드들 중 하나 이상의 최상부 상의 표면 마감 위에, 표면 마감에 더하여, 또는 표면 마감 대신 형성될 수 있다. 다이 상호접속 구조체(예를 들어, 범프)는, 예를 들어, 납-주석(PbSn), Sn, 주석-은(SnAg), 구리(Cu), 인듐(In), SnAgCu, SnCu, Au 등으로 형성될 수 있다. 블록(534) 이후, IC 다이는 임의의 적절한, 이용가능한 웨이퍼 분리 장비 및 프로세싱을 사용하여 임시 캐리어 웨이퍼로부터 분리될 수 있다. 다른 실시예들에서, RDL(642)은 종래의 차감형 에칭-타입 프로세스 시퀀스를 사용하여 형성되는 알루미늄과 같은 금속성 재료로 구성되는 후방측 전기적 라우팅 피쳐들(636)을 포함할 수 있다.
도 8은 본 개시내용의 일부 실시예들에 따른 집적 회로(IC) 다이 제조 프로세스의 예시적인 흐름도이다. 예시적인 실시예에 따르면, 도 9는 IC 다이 제조 프로세스(800)에서의 스테이지들을 예시하는 선택된 동작들의 단면도들을 제공한다. 그 결과, 도 8 및 9는 서로 함께 기술될 것이다. 이러한 기재를 보조하기 위해, 도 8에서 수행되는 동작들은 도 9에서 동작으로부터 동작으로 이동하는 화살표들에 대해 참조된다. 또한, IC 다이 제조의 더 상세한 보기들을 가능하게 하기 위해, 다이의 일부분만이 각각의 절차에서 도시된다. 추가로, 모든 참조 번호들이 도 9에서의 각각의 동작에서 도시되지 않을 수도 있다.
프로세스는, 반도체 기판(901)이 제공될 수 있는 블록(802)에서 시작할 수 있다. 일부 실시예들에서, 반도체 기판은 IC 다이 어셈블리(예를 들어, 위에서 상세히 논의되는 도 3의 IC 다이 어셈블리(300))의 형태로 제공될 수 있다. 프로세스는 이후, 박막 저항기 층(918)이 반도체 기판(901)의 후방측 상에 퇴적될 수 있는, 블록(804)으로 진행할 수 있다. 박막 저항기 층(918)은 탄탈륨, 탄탈륨 질화물, 티타늄, 니켈 크롬(NiCr), 또는 임의의 다른 적절한 재료들을 포함할 수 있다. 실시예들에서, 도시된 바와 같이, 박막 저항기 층(918)은 반도체 기판(901) 내에 배치되는 TSV들(예를 들어, TSV(906b)) 중 하나 이상 위에 형성될 수 있다. 도 10에 도시되는 것과 같은 다른 실시예들에서, 반도체 기판(901)은 어떠한 TSV들 위에도 형성되지 않을 수 있다. 이러한 실시예들은, 하기에서 도 10에 관해 더 상세히 논의된다.
블록(806)에서, 포토레지스트 층(920)은 박막 저항기 층(918)의 하나 이상의 부분들 상의 포토레지스트 재료로 형성될 수 있다. 이러한 층은 포토레지스트 재료를 도포하는 것, 포토레지스트 재료를 자외선 광원 또는 레이저에 노출시킴으로써 포토레지스트 재료를 패터닝하는 것, 및 적절한 용매의 도포를 통해 자외선 광원 또는 레이저에 노출되지 않은 포토레지스트 재료를 현상하는 것에 의해 형성될 수 있다. 포토레지스트 재료의 단일 부분만이 도시되지만, 포토레지스트 층(920)이, 박막 저항기 층이 보존될 박막 저항기 층 상의 위치들(예를 들어, 저항기가 요구되는 임의의 위치)에서의 임의의 개수의 포토레지스트 재료의 부분들을 포함할 수 있다.
블록(808)에서, 포토레지스트 층(920)에 의해 커버되지 않는 박막 저항기 층(918)의 일부분이 제거될 수 있다. 이는 임의의 적절한 건식 또는 습식 에칭 프로세스를 통해 달성될 수 있다. 블록(810)에서, 포토레지스트 층(920)이 제거될 수 있고, 임의의 나머지 잔여물들은 박막 저항기 층(918)의 표면에서 닦여질 수 있다.
블록(812)에서, 전기적 절연성 층(928)은 박막 저항기 층(918) 위에 퇴적될 수 있다. 전기적 절연성 층(928)은 실리콘 질화물(SiN) 또는 실리콘 탄화물(SiC)을 포함하지만 이에 제한되지 않는 임의의 적절한 재료를 포함할 수 있다. 전기적 절연성 재료는, 일부 실시예들에서, 박막 저항기 층(918)을 산화로부터 그리고 트레이스 금속 및 습기 오염으로부터 보호할 수 있는 밀폐 장벽을 형성할 수 있다. 이러한 전기적 절연성 층은 패시베이션 층이라 지칭될 수 있다.
블록(814)에서, 또다른 포토레지스트 층(930)은 전기적 절연성 층(928) 위에 형성될 수 있다. 도시된 바와 같이, 다수의 개구들이 또한 포토레지스트 층(930) 내에 형성되어 제거될 전기적 절연성 층(928)의 대응하는 위치들을 노출시킬 수 있다. 포토레지스트 층(930)은 위에서 블록(804)에 관해 기술된 것과 유사한 방식으로 형성될 수 있다. 포토레지스트 층(930) 내의 개구들은 박막 저항기 층(918) 및/또는 TSV들 중 하나 이상 사이의 전기적 접속들이 요구될 수 있는 위치들에서 형성될 수 있다.
블록(816)에서, 비아 홀들(932a-c)은 전기적 절연성 층(928) 내에 형성될 수 있다. 비아홀들(932a-c)은 예를 들어, 패터닝된 포토레지스트 재료를 사용하는 플라즈마 에칭 프로세스와 같은, 임의의 적절한 프로세스를 통해 형성될 수 있다. 블록(818)에서, 포토레지스트 층(930)이 제거될 수 있고, 임의의 나머지 잔여물들은 전기적 절연성 층(928)의 표면에서 닦여질 수 있다.
블록(820)에서, 재배선 층(RDL)(942)이 형성될 수 있다. 실시예에서, RDL(942)은 RDL 장벽(예를 들어, RDL 장벽(934)) 및 구리 시드층을 후방측 표면 상으로 그리고 비아홀들(932a-c) 내로 먼저 배치시킴으로써 형성될 수 있다. 포토레지스트 재료가 이후 도포되고, 비아 홀들(932a-c) 위의 그리고 후방측 전기적 라우팅 피쳐들(936)이 요구되는 위치들에서 포토레지스트 내에 개구들이 형성될 수 있다. 후방측 전기적 라우팅 피쳐들(936)은 하나의 위치에서 또다른 위치로 전기적 신호들을 분배하기 위한 와이어 트레이스들, 및 또다른 다이로의 전기적 접속을 생성하기 위한 랜딩 패드들(하기에 도 10-11에 관해 기술됨)을 포함할 수 있다. 후방측 전기적 라우팅 피쳐들(936)은 수동 컴포넌트들(예를 들어, 박막 저항기 층(918)에 의해 형성되는 저항기)의 신호 발생 및 반도체 기판(901) 내에 배치되는 TSV들 중 하나(예를 들어, TSV(906a))에 대한 신호 발생을 제공할 수 있다. 다음으로, 구리 또는 금과 같은 금속성 재료가, 비아들을 금속화하기 위한 비아 홀들(932a-c)을 채우고 동시에 후방측 전기적 라우팅 피쳐들(936)을 형성하는, 전기 도금 기법을 사용하여 저항 개구들 내에 배치될 수 있다. 포토레지스트 재료가 이후 제거될 수 있고, 후방측 전기적 라우팅 피쳐들(936) 사이의 구리 시드층과 RDL 장벽 재료가 습식 또는 건식 에칭 프로세스들을 사용하여 제거될 수 있다. 후방측 전기적 라우팅 피쳐들(936)은 그 위에 형성되는 패시베이션 층(938)을 가질 수 있다. 패시베이션 층은 랜딩 패드들을 산화로부터 그리고 트레이스 금속 및 습기 오염으로부터 보호할 수 있다. 실시예들에서, 패시베이션 층(938)은 그 내에 형성되는 표면 마감(940)을 가질 수 있는 랜딩 패드들의 위치들에서 개구들을 가질 수 있다. 실시예들에서, 표면 마감은 땜납 호환가능한 표면 마감일 수 있다. 적절한 표면 마감들은: 무전해 코발트 인화물(CoP)/담금 금(Au); 무전해 코발트 텅스텐 인화물(CoWP)/담금 Au; 무전해 니켈 인화물(NiP)/담금 Au; 무전해 NiP/무전해 팔라듐(Pd)/담금 Au; 무전해 주석(Sn); 무전해 NiP/무전해 Sn; 무전해 CoWP/무전해 Sn; 무전해 구리(Cu)/무전해 CoP/무전해 Au; 무전해 Cu/무전해 CoWP/담금 Au; 무전해 Cu/무전해 NiP/담금 Au; 무전해 Cu/무전해 NiP/무전해 Pd/담금 Au; 무전해 Cu/무전해 Sn; 무전해 Cu/무전해 NiP/무전해 Sn; 무전해 Cu/무전해 CoP/담금 Au; 무전해 Cu/무전해 CoWP/무전해 Sn을 포함하지만, 이에 제한되지 않는다. 사용될 수 있는 칩-대-칩 솔더 재료(들) 및/또는 칩-대-칩 부착 방법들에 따라 다른 표면 마감들이 또한 적절할 수 있다는 것이 인지될 것이다. 일부 실시예들에서, 다이 상호접속 구조체(예를 들어, 범프)는 랜딩 패드들 중 하나 이상의 최상부 상의 표면 마감 위에, 표면 마감에 더하여, 또는 표면 마감 대신 형성될 수 있다. 다이 상호접속 구조체(예를 들어, 범프)는, 예를 들어, 납-주석(PbSn), Sn, 주석-은(SnAg), 구리(Cu), 인듐(In), SnAgCu, SnCu, Au 등으로 형성될 수 있다. 블록(820) 이후, IC 다이는 임의의 적절한, 이용가능한 웨이퍼 분리 장비 및 프로세싱을 사용하여 임시 캐리어 웨이퍼로부터 분리될 수 있다. 다른 실시예들에서, RDL(942)은 종래의 차감형 에칭-타입 프로세스 시퀀스를 사용하여 형성되는 알루미늄과 같은 금속성 재료로 구성되는 후방측 전기적 라우팅 피쳐들(936)을 포함할 수 있다.
본 개시내용의 다양한 실시예들에 따르면, 도 10은 집적 회로 다이의 다양한 단면도들을 예시한다. 제1 실시예에서, IC 다이(1000)가 도시된다. IC 다이(1000)는 반도체 기판(1008)을 포함할 수 있다. IC 다이(1000)는 반도체 기판(1008)의 후방측 상에 배치되는 전기적 절연성 층(1018)을 가질 수 있다. 전기적 절연성 층(1018)은 예를 들어, 실리콘 질화물(SiN) 또는 실리콘 탄화물(SiC)을 포함하는 임의의 적절한 재료를 포함할 수 있다. IC 다이(1000)는 반도체 기판(1008)의 능동 측면 상에 배치되는 복수의 능동 컴포넌트들(예를 들어, 층(1012)에 의해 도시되는 것)을 포함할 수 있다. 실시예들에서, 전기적 절연성 재료의 하나 이상의 층들(예를 들어, 층들(1014))은 반도체 기판(1008)의 능동 측면 상에 배치될 수 있다. 전기적 절연성 재료의 하나 이상의 층들은, 도시된 바와 같이, 복수의 능동 컴포넌트들을 캡슐화할 수 있다. 실시예들에서, 전기적 절연성 재료의 하나 이상의 층들은 그 내부에 배치되는 전기적 라우팅 피쳐들을 포함할 수 있다. 추가로, 복수의 다이 상호접속 구조체들(예를 들어, 다이 상호접속 구조체(1016))은 전기적 절연성 재료의 하나 이상의 층들 내에 배치될 수 있다. 실시예들에서, 전기적 라우팅 피쳐들은 다이 상호접속 구조체들을 복수의 능동 컴포넌트들과 전기적으로 커플링시키도록 구성될 수 있다. 일부 실시예들에서, IC 다이(1000)는 그 상에 형성되는 금속-절연체-금속(MIM) 커패시터(1028)를 가질 수 있다. MIM 커패시터(1028)는 도 2-4에 관하여 위에서 논의되는 바와 같이 형성될 수 있다. MIM 커패시터(1028)는 각자 하나 이상의 후방측 재배선 층(RDL)들(1030) 내에 배치되는, 각자 제1 및 제2 상호접속 구조체들을 가지는, 제1 및 제2 금속층의 단자들 상에 1020 및 1022에서 형성되는 전기적 접속들을 가질 수 있다. 전기적 접속들은 다이 상호접속 구조체들(1024a 및 1024b)에 의해 제2 다이(1026)와 MIM 커패시터(1028) 사이에 전기적 신호들을 라우팅하도록 구성될 수 있다.
IC 다이(1002)는 IC 다이(1000)의 구성과 유사한 구성을 도시하지만, MIM 커패시터(1028)는 트렌치 커패시터(1032)로 대체된다. 이러한 트렌치 커패시터는 도 5-7에 관해 전술된 바와 같이 형성될 수 있다. IC 다이(1004)는 다시, IC 다이(1000)의 구성과 유사한 구성을 도시하지만, MIM 커패시터(1028)는 박막 저항기(1034)로 대체된다. 이러한 박막 저항기는 도 8 및 9에 관해 전술된 바와 같이 형성될 수 있다.
본 개시내용의 다양한 실시예들에 따르면, 도 11은 집적 회로 다이의 다양한 단면도들을 예시한다. 제1 실시예에서, IC 다이(1100)가 도시된다. IC 다이(1100)는 반도체 기판(1108)을 포함할 수 있다. 일부 실시예들에서, IC 다이(1100)는 반도체 기판(1108) 내에 배치되는 복수의 기판 관통 비아(TSV)들(예를 들어, TSV들(1109a 및 1109b))을 포함할 수 있다. TSV들은 반도체 기판(1108)의 최하부로서 본원에 도시되는 반도체 기판(1108)의 능동 측면과 반도체 기판(1108)의 최상부로서 본원에 도시되는 반도체 기판의 후방측 사이에 전기적 신호들을 라우팅하도록 구성될 수 있다. IC 다이(1100)는 반도체 기판(1108)의 후방측에 배치되는 전기적 절연성 층(1118)을 가질 수 있다. 전기적 절연성 층(1118)은 예를 들어, 실리콘 질화물(SiN) 또는 실리콘 탄화물(SiC)을 포함하는 임의의 적절한 재료를 포함할 수 있다. IC 다이(1100)는 반도체 기판(1108)의 능동 측면 상에 배치되는 복수의 능동 컴포넌트들(예를 들어, 층(1112)에 의해 도시되는 것)을 또한 포함할 수 있다. 실시예들에서, 전기적 절연성 재료의 하나 이상의 층들(예를 들어, 층들(1114))은 반도체 기판(1108)의 능동 측면 상에 배치될 수 있다. 전기적 절연성 재료의 하나 이상의 층들은, 도시된 바와 같이, 복수의 능동 컴포넌트들을 캡슐화시킬 수 있다. 실시예들에서, 전기적 절연성 재료의 하나 이상의 층들은 그 내에 배치되는 전기적 라우팅 피쳐들을 포함할 수 있다. 추가로, 복수의 다이 상호접속 구조체들(예를 들어, 다이 상호접속 구조체(1116))는 전기적 절연성 재료의 하나 이상의 층들 내에 배치될 수 있다. 실시예들에서, 전기적 라우팅 피쳐들은 다이 상호접속 구조체들을 복수의 능동 컴포넌트들과 전기적으로 커플링시키도록 구성될 수 있다. 일부 실시예들에서, IC 다이(1100)는 그 위에 형성되는 금속-절연체-금속(MIM) 커패시터(1128)를 가질 수 있다. MIM 커패시터(1128)는 도 2-4에 관련하여 위에서 논의된 바와 같이 형성될 수 있다. MIM 커패시터(1128)는 하나 이상의 후방측 재배선 층(RDL)들(1130) 내에 배치되는 상호접속 구조체를 가지는 제2 금속층의 단자 상의 1122에서 형성되는 전기적 접속을 가질 수 있다. MIM 커패시터(1128)는 MIM 커패시터(1128)를 반도체 기판(1108)의 능동 측면과 전기적으로 커플링시키기 위해 TSV(1109b)를 가지는 제1 금속층의 단자 상에 1120에서 형성되는 전기적 접속을 또한 가질 수 있다. 전기적 접속들은 다이 상호접속 구조체들(1124b)에 의해 제2 다이(1126)와 MIM 커패시터(1128) 사이에 전기적 신호들을 라우팅하도록 구성될 수 있다. 추가로, 도시된 실시예에서, 전기적 신호들은 상호접속 구조체(1124a)에 의해, TSV(1109)를 통해 반도체 기판(1108)의 능동 측면과 제2 다이(1126) 사이에 라우팅될 수 있다.
IC 다이(1102)가 IC 다이(1100)의 구성과 유사한 구성을 도시하지만, MIM 커패시터(1128)는 트렌치 커패시터(1132)로 대체된다. 이러한 트렌치 커패시터는 도 5-7에 관하여 전술된 바와 같이 형성될 수 있다. IC 다이(1104)는, 다시, IC 다이(1100)의 구성과 유사한 구성을 도시하지만, MIM 커패시터(1128)는 박막 저항기(1134)로 대체된다. 이러한 박막 저항기는 도 8 및 9에 관해 전술된 바와 같이 형성될 수 있다.
본 개시내용의 실시예들은 원하는 경우 구성하도록 임의의 적절한 하드웨어 및/또는 소프트웨어를 사용하여 시스템 내로 구현될 수 있다. 도 12는 도 1-11에 의해 도시된 것과 같은, 본원에 기술되는 바와 같은, IC 다이를 포함하는 컴퓨팅 디바이스를 개략적으로 예시한다. 컴퓨팅 디바이스(1200)는 마더보드(1202)와 같은 보드를 하우징할 수 있다. 마더보드(1202)는 프로세서(1204) 및 적어도 하나의 통신 칩(1206)을 포함하지만 이에 제한되지 않는, 다수의 컴포넌트들을 포함할 수 있다. 프로세서(1204)는 마더보드(1202)에 물리적으로 그리고 전기적으로 커플링될 수 있다. 일부 구현예들에서, 적어도 하나의 통신 칩(1206)이 또한 마더보드(1202)에 물리적으로 그리고 전기적으로 커플링될 수 있다. 추가적인 구현예들에서, 통신 칩(1206)은 프로세서(1204)의 일부분일 수 있다.
그 응용예들에 따라, 컴퓨팅 디바이스(1200)는 마더보드(1202)에 물리적으로 그리고 전기적으로 커플링될 수 있거나 커플링되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(예를 들어, 동적 랜덤 액세스 메모리(DRAM)), 비휘발성 메모리(예를 들어, 판독-전용 메모리(ROM)), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가이거(Geiger) 카운터, 가속계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등과 같은)를 포함할 수 있지만, 이에 제한되지 않는다.
통신 칩(1206)은 컴퓨팅 디바이스(1200)로의 그리고 컴퓨팅 디바이스(1200)로부터의 데이터의 전달을 위한 무선 통신들을 가능하게 할 수 있다. 용어 "무선" 및 그 파생어들은 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 어떠한 와이어들도 포함하지 않음을 내포하지는 않지만, 일부 실시예들에서 이들은 그렇지 않을 수도 있다. 통신 칩(1206)은, Wi-Fi(IEEE 802.11 계열), IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 보정)을 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들, 임의의 수정, 갱신 및/또는 개정(예를 들어, 진보된 LTE 프로젝트, 울트라 모바일 브로드밴드(UMB) 프로젝트("3GPP2"로도 지칭됨) 등)과 함께 롱 텀 에볼루션(LTE) 프로젝트를 포함하지만 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환가능 브로드밴드 무선 액세스(BWA) 네트워크들은 일반적으로, IEEE 802.16 표준들에 대한 순응성 및 상호운용성 테스트들을 통과한 제품들에 대한 인증 마크인, Worldwide Interoperability for Microwave Access를 나타내는 축약어인 WiMAX 네트워크들이라 지칭된다. 통신 칩(1206)은 모바일 통신용 글로벌 시스템(GSM), 범용 패킷 라디오 서비스(GPRS), 유니버설 모바일 통신 시스템(UMTS), 고속 패킷 액세스(HSPA), 이벌브드 HSPA(E-HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1206)은 EDGE(Enhanced Data for GSM), GSM EDGE 라디오 액세스 네트워크(GERAN), 유니버설 지상 라디오 액세스 네트워크(UTRAN), 또는 이벌브드 UTRAN(E-UTRAN)에 따라 동작할 수 있다. 통신 칩(1206)은 코드 분할 다중 액세스(CDMA), 시분할 다중 액세스(TDMA), 디지털 인핸스드 코드리스 통신(DECT), 에볼루션-데이터 옵티마이즈드(EV-DO), 이들의 파생물들, 뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(1206)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(1200)는 복수의 통신 칩들(1206)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1206)은 Wi-Fi 및 블루투스와 같은 더 단거리의 무선 통신에 전용될 수 있고, 제2 통신 칩(1206)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더 장거리의 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(1200)의 프로세서(1204)는 패키지 기판(예를 들어, 도 1의 패키지 기판(116)을 포함할 수 있는 IC 어셈블리 내로 포함되는 IC 다이(예를 들어, 도 1의 IC 다이(106))일 수 있다. 예를 들어, 도 1의 회로 보드(124)는 마더보드(1202)일 수 있고, 프로세서(1204)는 IC 다이(106)일 수 있다. 프로세서(1204)와 마더보드(1202)는 본원에 기술된 바와 같은 패키지-레벨 상호접속들을 사용하여 함께 커플링될 수 있다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환시키는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(1206)은 패키지 기판(예를 들어, 도 1의 패키지 기판(116))을 포함할 수 있는 IC 어셈블리 내에 포함되는 IC 다이(예를 들어, IC 다이(106))일 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(1200) 내에 하우징되는 또다른 컴포넌트(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이스)는 IC 어셈블리 내에 포함되는 IC 다이(예를 들어, IC 다이(106))일 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(1200)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인용 디지털 보조 단말(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(1200)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
예들
다양한 실시예들에 따르면, 본 개시내용은 다수의 예들을 기술한다. 예 1은, 반도체 기판; 반도체 기판의 제1 측면 상에 배치되는 복수의 능동 컴포넌트들; 반도체 기판의 제2 측면 상에 배치되는 복수의 수동 컴포넌트들을 포함하는 집적 회로(IC) 다이를 포함할 수 있고, 제2 측면은 제1 측면의 반대편에 배치되고, 복수의 수동 컴포넌트들은 커패시터들 또는 저항기들로 구성된 그룹으로부터 선택된다.
예 2는 예 1의 발명 대상을 포함할 수 있고, 반도체 기판 내에 배치되고, 복수의 수동 컴포넌트들 중 하나 이상과 반도체 기판의 제1 측면 사이에 전기적 신호들을 라우팅하도록 구성되는 복수의 기판 관통 비아(TSV)들을 더 포함한다.
예 3은 예 1의 발명 대상을 포함할 수 있고, 반도체 기판의 제1 측면 상에 배치되는 전기적 절연성 재료의 하나 이상의 층들 ― 전기적 절연성 재료의 하나 이상의 층들은 복수의 능동 컴포넌트들을 캡슐화함 ― ; 전기적 절연성 재료의 하나 이상의 층들 내에 배치되는 복수의 다이-레벨 상호접속들; 및 전기적 절연성 재료의 하나 이상의 층들에 배치되는 전기적 라우팅 피쳐들 ― 전기적 라우팅 피쳐들은 다이-레벨 상호접속들을 복수의 능동 컴포넌트들과 전기적으로 커플링시키도록 구성됨 ― 을 더 포함한다.
예 4는 예 3의 발명 대상을 포함할 수 있고, 전기적 절연성 재료의 하나 이상의 층들은 전기적 절연성 재료의 하나 이상의 제1 층들이고, 전기적 라우팅 피쳐들은 제1 전기적 라우팅 피쳐들이고, IC 다이는: 반도체 기판의 제2 측면 상에 배치되는 하나 이상의 재배선 층(RDL)들을 더 포함하고, 하나 이상의 재배선 층들은: 반도체 기판의 제2 측면 상에 배치되는 전기적 절연성 재료의 하나 이상의 제2 층들 ― 전기적 절연성 재료의 하나 이상의 제2 층들은 복수의 수동 컴포넌트들을 캡슐화함 ― ; 전기적 절연성 재료의 하나 이상의 제2 층들 내에 배치되는 복수의 입력/출력(I/O) 상호접속 구조체들; 및 전기적 절연성 재료의 하나 이상의 제2 층들 내에 배치되는 제2 전기적 라우팅 피쳐들을 포함하고, 제2 전기적 라우팅 피쳐들은 복수의 I/O 상호접속 구조체들을 복수의 수동 컴포넌트들과 전기적으로 커플링시키도록 구성된다.
예 5는 예 1의 발명 대상을 포함할 수 있고, 복수의 수동 컴포넌트들은 복수의 금속-절연체-금속(MIM) 커패시터들을 포함하고, 복수의 MIM 커패시터들 각각은 제1 금속층, 제1 금속층 상에 배치되는 커패시터 유전체 층, 및 커패시터 유전체 층 상에 배치되는 제2 금속층을 포함한다.
예 6은 예 1의 발명 대상을 포함할 수 있고, 복수의 수동 컴포넌트들은 복수의 트렌치 커패시터들을 포함하고, 복수의 트렌치 커패시터들 각각은 반도체 기판 내에 형성되는 하나 이상의 트렌치들 상에 배치되는 제1 금속층, 제1 금속층 상에 배치되는 커패시터 유전체 층, 및 커패시터 유전체 층 상에 배치되는 제2 금속층을 포함한다.
예 7은 예 5 또는 6의 발명 대상을 포함할 수 있고, 제1 및 제2 금속층들은 반도체 기판의 제2 측면 상에 배치되는 하나 이상의 재배선 층(RDL)들 내에 배치되는 제1 및 제2 상호접속 구조체들과 각자 전기적으로 커플링된다.
예 8은 예 5 또는 6의 발명 대상을 포함할 수 있고, 제1 금속층은 반도체 기판 내에 배치되는 TSV와 전기적으로 커플링되고, TSV는 반도체 기판의 제1 측면을 반도체 기판의 제2 측면과 전기적으로 커플링시킨다.
예 9는 예 8의 발명 대상을 포함할 수 있고, 제2 금속층은 IC 다이의 전기적 라우팅 구조체와 전기적으로 커플링되고, 전기적 라우팅 구조체는: 반도체 기판 내에 배치되는 추가적인 TSV ― 추가적인 TSV는 기판의 제1 측면을 반도체 기판의 제2 측면과 전기적으로 커플링시킴 ― ; 또는 반도체 기판의 제2 측면 상에 배치되는 하나 이상의 재배선 층(RDL)들 내에 배치되는 상호접속 구조체로 구성되는 그룹으로부터 선택된다.
예 10은 예 1의 발명 대상을 포함할 수 있고, 복수의 수동 컴포넌트들은 복수의 박막 저항기들을 포함하고, 각각의 박막 저항기는 제1 단자 및 제2 단자를 포함한다.
예 11은 예 10의 발명 대상을 포함할 수 있고, 제1 및 제2 단자는 반도체 기판의 제2 측면 상에 배치되는 하나 이상의 재배선 층(RDL)들에 배치되는 제1 및 제2 상호접속 구조체들과 각자 전기적으로 커플링된다.
예 12는 예 10의 발명 대상을 포함할 수 있고, 제1 단자는 반도체 기판 내에 배치되는 TSV와 전기적으로 커플링되고, TSV는 반도체 기판의 제1 측면을 반도체 기판의 제2 측면과 전기적으로 커플링시킨다.
예 13은 예 12의 발명 대상을 포함할 수 있고, 제2 단자는 IC 다이의 전기적 라우팅 구조체와 전기적으로 커플링되고, 전기적 라우팅 구조체는: 반도체 기판 내에 배치되는 추가적인 TSV ― 추가적인 TSV는 기판의 제1 측면을 반도체 기판의 제2 측면과 전기적으로 커플링시킴 ― ; 또는 반도체 기판의 제2 측면 상에 배치되는 하나 이상의 재배선 층(RDL)들 내에 배치되는 상호접속 구조체로 구성되는 그룹으로부터 선택된다.
예 14는 예 1의 발명 대상을 포함할 수 있고, 복수의 능동 컴포넌트들은 트랜지스터들을 포함한다.
예 15는 예 1의 발명 대상을 포함할 수 있고, 반도체 기판은 실리콘 웨이퍼를 포함한다.
예 16은: 반도체 기판을 제공하는 것; 반도체 기판의 제1 측면 상에 복수의 능동 컴포넌트들을 형성하는 것; 반도체 기판의 제2 측면 상에 복수의 수동 컴포넌트들을 형성하는 것을 포함하는 집적 회로(IC) 다이 어셈블리를 형성하는 방법을 포함할 수 있고, 반도체 기판의 제2 측면은 반도체 기판의 제1 측면의 반대편에 배치된다.
예 17은 예 16의 발명 대상을 포함할 수 있고, 복수의 수동 컴포넌트들은: 금속-절연체-금속(MIM) 커패시터들 ― 복수의 수동 컴포넌트들을 형성하는 것은: 반도체 기판의 제2 측면 상에 제1 금속층을 퇴적시키는 것; 제1 금속층 상에 커패시터 유전체 층을 퇴적시키는 것; 및 커패시터 유전체 층 상에 제2 금속층을 퇴적시키는 것을 포함함 ― ; 및 트렌치 커패시터들 ― 복수의 수동 컴포넌트들을 형성하는 것은: 반도체 기판의 제2 측면의 표면 내에 하나 이상의 트렌치들을 형성하는 것; 하나 이상의 트렌치들 상에 제1 금속층을 퇴적시키는 것; 제1 금속층 상에 커패시터 유전체 층을 퇴적시키는 것; 및 커패시터 유전체 층 상에 제2 금속층을 퇴적시키는 것을 포함함 ― 로 구성되는 그룹으로부터 선택된다.
예 18은 예 17의 발명 대상을 포함할 수 있고, 수동 컴포넌트들 상에 하나 이상의 재배선 층(RDL)들을 형성하는 것을 더 포함하고, 하나 이상의 RDL들은 복수의 상호접속 구조체들을 포함하고, 하나 이상의 RDL들은 복수의 상호접속 구조체들 중의 제1 및 제2 상호접속 구조체를 각자 제1 및 제2 금속층들과 전기적으로 커플링시키도록 형성된다.
예 19는 예 17의 발명 대상을 포함할 수 있고, 반도체 기판은 반도체 기판의 제1 측면과 반도체 기판의 제2 측면을 전기적으로 커플링시키는, 그 내부에 배치되는 TSV를 포함하고, 제1 금속층은 TSV와 전기적으로 커플링하도록 형성된다.
예 20은 예 17의 발명 대상을 포함할 수 있고, 제2 금속층은 IC 다이의 전기적 라우팅 구조체와 전기적으로 커플링하도록 형성되고, 전기적 라우팅 구조체는: 반도체 기판 내에 형성되는 추가적인 TSV ― 추가적인 TSV는 반도체 기판의 제1 측면을 반도체 기판의 제2 측면과 커플링시킴 ― ; 또는 내부에 형성된 상호접속 구조체들을 갖는 반도체 기판의 제2 측면 상에 형성되는 하나 이상의 재배선 층(RDL)들로 구성되는 그룹으로부터 선택된다.
예 21은 예 16의 발명 대상을 포함할 수 있고, 복수의 능동 컴포넌트들 상에 전기적 절연성 재료의 하나 이상의 층들을 퇴적시키는 것; 전기적 절연성 재료의 하나 이상의 층들 내에 전기적 라우팅 피쳐들을 형성하는 것; 및 전기적 절연성 재료의 하나 이상의 층들의 표면 내에 복수의 다이-레벨 상호접속 구조체들을 형성하는 것을 더 포함하고, 복수의 다이-레벨 상호접속 구조체들은 전기적 라우팅 피쳐들을 통해 복수의 능동 컴포넌트들과 전기적으로 커플링된다.
예 22는 예 21의 발명 대상을 포함할 수 있고, 전기적 절연성 재료는 제1 전기적 절연성 재료이고, 전기적 라우팅 피쳐들은 제1 전기적 라우팅 피쳐들이며, 복수의 수동 컴포넌트들 상에 제2 전기적 절연성 재료의 하나 이상의 층들을 퇴적시키는 것; 제2 전기적 절연성 재료의 하나 이상의 층들 내에 전기적 라우팅 피쳐들을 형성하는 것; 및 제2 전기적 절연성 재료의 하나 이상의 층들 내에 복수의 입력/출력(I/O) 상호접속 구조체들을 형성하는 것을 더 포함하고, 복수의 I/O 상호접속 구조체들은 전기적 라우팅 피쳐들을 통해 복수의 수동 컴포넌트들 중 하나 이상과 전기적으로 커플링된다.
예 23은: 집적 회로(IC) 다이; 및 IC 다이와 전기적으로 커플링되는 패키지 기판을 포함하고, IC 다이는 반도체 기판의 제1 측면 상에 배치되는 복수의 능동 컴포넌트들; 반도체 기판의 제2 측면 상에 배치되는 복수의 수동 컴포넌트들 ― 반도체 기판의 제2 측면은 반도체 기판의 제1 측면의 반대편에 배치됨 ― ; 복수의 능동 컴포넌트들과 전기적으로 커플링되는 제1 복수의 입력/출력(I/O) 상호접속 구조체들; 및 복수의 수동 컴포넌트들과 전기적으로 커플링되는 제2 복수의 I/O 상호접속 구조체들을 가지고, 패키지 기판은 IC 다이의 전기적 신호들을 라우팅하도록 구성되는 집적 회로(IC) 패키지 어셈블리를 포함할 수 있다.
예 24는 예 23의 발명 대상을 포함할 수 있고, IC 다이는 제1 IC 다이이고, 반도체 기판의 제2 측면 상에 배치되는 제2 IC 다이를 더 포함하고, 제2 IC 다이는 제2 복수의 I/O 상호접속 구조체들과 커플링되어 제1 IC 다이와 제2 IC 다이 사이에 전기적 신호들을 라우팅하는 제3 복수의 I/O 상호접속 구조체들을 포함한다.
예 25는 예 23의 발명 대상을 포함할 수 있고, 수동 컴포넌트들은 금속-절연체-금속(MIM) 커패시터들; 트렌치 커패시터들; 및 박막 저항기들로 구성되는 그룹으로부터 선택된다.
다양한 실시예들은 위에서 연결 형태(및)로 기술되는 실시예들의 대안적인 (또는) 실시예들을 포함하는(예를 들어, "및"은 "및/또는"일 수 있음) 전술된 실시예들의 임의의 적절한 조합을 포함할 수 있다. 또한, 일부 실시예들은, 실행될 때 전술된 실시예들 중 임의의 것의 동작들을 초래하는, 그 내부에 저장되는, 명령들을 가지는 하나 이상의 제조 물품들(예를 들어, 비-일시적 컴퓨터-판독가능한 매체)을 포함할 수 있다. 또한, 일부 실시예들은 전술된 실시예들의 다양한 동작들을 수행하기 위한 임의의 적절한 수단들을 가지는 장치들 또는 시스템들을 포함할 수 있다.
요약서에 기술된 것을 포함하는, 예시된 구현예들의 위 기재는 완전한 것으로도, 또는 본 개시내용의 실시예들을 개시된 정확한 형태들로 제한하는 것으로도 의도되지 않는다. 예시의 목적으로 특정 구현예들 및 예들이 본원에 기술되지만, 관련 기술분야의 통상의 기술자가 인식할 바와 같이, 다양한 등가적 수정들이 본 개시내용의 범위 내에서 가능하다.
이러한 수정들은 위의 상세한 기재의 견지에서 본 개시내용의 실시예들에 대해 이루어질 수 있다. 후속하는 청구항들에서 사용되는 용어들은 본 개시내용의 다양한 실시예들을 명세서 및 청구항들에 개시되는 특정 구현예들로 제한하는 것으로 해석되지 않아야 한다. 오히려, 범위는 후속하는 청구항들에 의해서 전적으로 결정되며, 이는 수립된 청구항 해석 원칙들에 따라 해석되어야 한다.

Claims (25)

  1. 집적 회로(IC) 다이로서,
    반도체 기판;
    상기 반도체 기판의 제1 측면 상에 배치되는 복수의 능동 컴포넌트들; 및
    상기 반도체 기판의 제2 측면 상에 배치되는 복수의 수동 컴포넌트들
    을 포함하고, 상기 제2 측면은 상기 제1 측면의 반대편에 배치되고, 상기 복수의 수동 컴포넌트들은 커패시터들 또는 저항기들로 구성된 그룹으로부터 선택되는 IC 다이.
  2. 제1항에 있어서, 상기 반도체 기판 내에 배치되고, 상기 복수의 수동 컴포넌트들 중 하나 이상과 상기 반도체 기판의 상기 제1 측면 사이에 전기적 신호들을 라우팅하도록 구성되는 복수의 기판 관통 비아(TSV)들을 더 포함하는 IC 다이.
  3. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 측면 상에 배치되는 전기적 절연성 재료의 하나 이상의 층들 ― 상기 전기적 절연성 재료의 하나 이상의 층들은 복수의 능동 컴포넌트들을 캡슐화(encapsulate)함 ― ;
    상기 전기적 절연성 재료의 하나 이상의 층들 내에 배치되는 복수의 다이-레벨 상호접속(die-level interconnect)들; 및
    상기 전기적 절연성 재료의 하나 이상의 층들 내에 배치되는 전기적 라우팅 피쳐(electrical routing feature)들을 더 포함하고, 상기 전기적 라우팅 피쳐들은 상기 다이-레벨 상호접속들을 상기 복수의 능동 컴포넌트들과 전기적으로 커플링시키도록 구성되는 IC 다이.
  4. 제3항에 있어서, 상기 전기적 절연성 재료의 하나 이상의 층들은 전기적 절연성 재료의 하나 이상의 제1 층들이고, 상기 전기적 라우팅 피쳐들은 제1 전기적 라우팅 피쳐들이고, 상기 IC 다이는:
    상기 반도체 기판의 상기 제2 측면 상에 배치되는 하나 이상의 재배선 층(redistribution layer)(RDL)들을 더 포함하고, 상기 하나 이상의 재배선 층들은:
    상기 반도체 기판의 상기 제2 측면 상에 배치되는 전기적 절연성 재료의 하나 이상의 제2 층들 ― 상기 전기적 절연성 재료의 하나 이상의 제2 층들은 상기 복수의 수동 컴포넌트들을 캡슐화함 ― ;
    상기 전기적 절연성 재료의 하나 이상의 제2 층들 내에 배치되는 복수의 입력/출력(I/O) 상호접속 구조체들; 및
    상기 전기적 절연성 재료의 하나 이상의 제2 층들 내에 배치되는 제2 전기적 라우팅 피쳐들을 포함하고, 상기 제2 전기적 라우팅 피쳐들은 상기 복수의 I/O 상호접속 구조체들을 상기 복수의 수동 컴포넌트들과 전기적으로 커플링시키도록 구성되는 IC 다이.
  5. 제1항에 있어서, 상기 복수의 수동 컴포넌트들은 복수의 금속-절연체-금속(metal-insulator-metal)(MIM) 커패시터들을 포함하고, 상기 복수의 MIM 커패시터들 각각은 제1 금속층, 상기 제1 금속층 상에 배치되는 커패시터 유전체 층, 및 상기 커패시터 유전체 층 상에 배치되는 제2 금속층을 포함하는 IC 다이.
  6. 제1항에 있어서, 상기 복수의 수동 컴포넌트들은 복수의 트렌치 커패시터들을 포함하고, 상기 복수의 트렌치 커패시터들 각각은 상기 반도체 기판 내에 형성되는 하나 이상의 트렌치들 상에 배치되는 제1 금속층, 상기 제1 금속층 상에 배치되는 커패시터 유전체 층, 및 상기 커패시터 유전체 층 상에 배치되는 제2 금속층을 포함하는 IC 다이.
  7. 제5항 또는 제6항에 있어서, 상기 제1 및 제2 금속층들은 상기 반도체 기판의 상기 제2 측면 상에 배치되는 하나 이상의 재배선 층(RDL)들 내에 배치되는 제1 및 제2 상호접속 구조체들과 각자 전기적으로 커플링되는 IC 다이.
  8. 제5항 또는 제6항에 있어서, 상기 제1 금속층은 상기 반도체 기판 내에 배치되는 TSV와 전기적으로 커플링되고, 상기 TSV는 상기 반도체 기판의 상기 제1 측면을 상기 반도체 기판의 상기 제2 측면과 전기적으로 커플링시키는 IC 다이.
  9. 제8항에 있어서, 상기 제2 금속층은 상기 IC 다이의 전기적 라우팅 구조체와 전기적으로 커플링되고, 상기 전기적 라우팅 구조체는:
    상기 반도체 기판 내에 배치되는 추가적인 TSV ― 상기 추가적인 TSV는 상기 기판의 상기 제1 측면을 상기 반도체 기판의 상기 제2 측면과 전기적으로 커플링시킴 ― ; 또는
    상기 반도체 기판의 상기 제2 측면 상에 배치되는 하나 이상의 재배선 층(RDL)들 내에 배치되는 상호접속 구조체
    로 구성되는 그룹으로부터 선택되는 IC 다이.
  10. 제1항에 있어서, 상기 복수의 수동 컴포넌트들은 복수의 박막 저항기들을 포함하고, 각각의 박막 저항기는 제1 단자 및 제2 단자를 포함하는 IC 다이.
  11. 제10항에 있어서, 상기 제1 및 제2 단자는 상기 반도체 기판의 상기 제2 측면 상에 배치되는 하나 이상의 재배선 층(RDL)들에 배치되는 제1 및 제2 상호접속 구조체들과 각자 전기적으로 커플링되는 IC 다이.
  12. 제10항에 있어서, 상기 제1 단자는 상기 반도체 기판 내에 배치되는 TSV와 전기적으로 커플링되고, 상기 TSV는 상기 반도체 기판의 상기 제1 측면을 상기 반도체 기판의 상기 제2 측면과 전기적으로 커플링시키는 IC 다이.
  13. 제12항에 있어서, 상기 제2 단자는 상기 IC 다이의 전기적 라우팅 구조체와 전기적으로 커플링되고, 상기 전기적 라우팅 구조체는:
    상기 반도체 기판 내에 배치되는 추가적인 TSV ― 상기 추가적인 TSV는 상기 기판의 상기 제1 측면을 상기 반도체 기판의 상기 제2 측면과 전기적으로 커플링시킴 ― ; 또는
    상기 반도체 기판의 상기 제2 측면 상에 배치되는 하나 이상의 재배선 층(RDL)들 내에 배치되는 상호접속 구조체
    로 구성되는 그룹으로부터 선택되는 IC 다이.
  14. 제1항에 있어서, 상기 복수의 능동 컴포넌트들은 트랜지스터들을 포함하는 IC 다이.
  15. 제1항에 있어서, 상기 반도체 기판은 실리콘 웨이퍼를 포함하는 IC 다이.
  16. 집적 회로(IC) 다이 어셈블리를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계;
    상기 반도체 기판의 제1 측면 상에 복수의 능동 컴포넌트들을 형성하는 단계;
    상기 반도체 기판의 제2 측면 상에 복수의 수동 컴포넌트들을 형성하는 단계
    를 포함하고, 상기 반도체 기판의 상기 제2 측면은 상기 반도체 기판의 상기 제1 측면의 반대편에 배치되는 방법.
  17. 제16항에 있어서, 상기 복수의 수동 컴포넌트들은:
    금속-절연체-금속(MIM) 커패시터들 ― 상기 복수의 수동 컴포넌트들을 형성하는 단계는, 상기 반도체 기판의 상기 제2 측면 상에 제1 금속층을 퇴적시키는 단계; 상기 제1 금속층 상에 커패시터 유전체 층을 퇴적시키는 단계; 및 상기 커패시터 유전체 층 상에 제2 금속층을 퇴적시키는 단계를 포함함 ― ; 및
    트렌치 커패시터들 ― 상기 복수의 수동 컴포넌트들을 형성하는 단계는, 상기 반도체 기판의 상기 제2 측면의 표면 내에 하나 이상의 트렌치들을 형성하는 단계; 상기 하나 이상의 트렌치들 상에 제1 금속층을 퇴적시키는 단계; 상기 제1 금속층 상에 커패시터 유전체 층을 퇴적시키는 단계; 및 상기 커패시터 유전체 층 상에 제2 금속층을 퇴적시키는 단계를 포함함 ― 로 구성되는 그룹으로부터 선택되는 방법.
  18. 제17항에 있어서, 상기 수동 컴포넌트들 상에 하나 이상의 재배선 층(RDL)들을 형성하는 단계를 더 포함하고, 상기 하나 이상의 RDL들은 복수의 상호접속 구조체들을 포함하고, 상기 하나 이상의 RDL들은 상기 복수의 상호접속 구조체들 중의 제1 및 제2 상호접속 구조체를 각자 상기 제1 및 제2 금속층들과 전기적으로 커플링시키도록 형성되는 방법.
  19. 제17항에 있어서, 상기 반도체 기판은 상기 반도체 기판의 상기 제1 측면과 상기 반도체 기판의 상기 제2 측면을 전기적으로 커플링시키는, 내부에 배치되는 TSV를 포함하고, 상기 제1 금속층은 상기 TSV와 전기적으로 커플링하도록 형성되는 방법.
  20. 제17항에 있어서, 상기 제2 금속층은 상기 IC 다이의 전기적 라우팅 구조체와 전기적으로 커플링하도록 형성되고, 상기 전기적 라우팅 구조체는:
    상기 반도체 기판 내에 형성되는 추가적인 TSV ― 상기 추가적인 TSV는 상기 반도체 기판의 상기 제1 측면을 상기 반도체 기판의 상기 제2 측면과 커플링시킴 ― ; 또는
    내부에 형성된 상호접속 구조체들을 갖는 상기 반도체 기판의 상기 제2 측면 상에 형성되는 하나 이상의 재배선 층(RDL)들
    로 구성되는 그룹으로부터 선택되는 방법.
  21. 제16항에 있어서,
    상기 복수의 능동 컴포넌트들 상에 전기적 절연성 재료의 하나 이상의 층들을 퇴적시키는 단계;
    상기 전기적 절연성 재료의 하나 이상의 층들 내에 전기적 라우팅 피쳐들을 형성하는 단계; 및
    상기 전기적 절연성 재료의 하나 이상의 층들의 표면 내에 복수의 다이-레벨 상호접속 구조체들을 형성하는 단계
    를 더 포함하고, 상기 복수의 다이-레벨 상호접속 구조체들은 상기 전기적 라우팅 피쳐들을 통해 상기 복수의 능동 컴포넌트들과 전기적으로 커플링되는 방법.
  22. 제21항에 있어서, 상기 전기적 절연성 재료는 제1 전기적 절연성 재료이고, 상기 전기적 라우팅 피쳐들은 제1 전기적 라우팅 피쳐들이며,
    상기 복수의 수동 컴포넌트들 상에 제2 전기적 절연성 재료의 하나 이상의 층들을 퇴적시키는 단계;
    상기 제2 전기적 절연성 재료의 하나 이상의 층들 내에 전기적 라우팅 피쳐들을 형성하는 단계; 및
    상기 제2 전기적 절연성 재료의 하나 이상의 층들 내에 복수의 입력/출력(I/O) 상호접속 구조체들을 형성하는 단계
    를 더 포함하고, 상기 복수의 I/O 상호접속 구조체들은 상기 전기적 라우팅 피쳐들을 통해 상기 복수의 수동 컴포넌트들 중 하나 이상과 전기적으로 커플링되는 방법.
  23. 집적 회로(IC) 패키지 어셈블리로서,
    집적 회로(IC) 다이; 및
    상기 IC 다이와 전기적으로 커플링되는 패키지 기판
    을 포함하고,
    상기 IC 다이는
    반도체 기판의 제1 측면 상에 배치되는 복수의 능동 컴포넌트들;
    상기 반도체 기판의 제2 측면 상에 배치되는 복수의 수동 컴포넌트들 ― 상기 반도체 기판의 상기 제2 측면은 상기 반도체 기판의 상기 제1 측면의 반대편에 배치됨 ― ;
    상기 복수의 능동 컴포넌트들과 전기적으로 커플링되는 제1 복수의 입력/출력(I/O) 상호접속 구조체들; 및
    상기 복수의 수동 컴포넌트들과 전기적으로 커플링되는 제2 복수의 I/O 상호접속 구조체들
    을 가지고, 상기 패키지 기판은 상기 IC 다이의 전기적 신호들을 라우팅하도록 구성되는 IC 패키지 어셈블리.
  24. 제23항에 있어서, 상기 IC 다이는 제1 IC 다이이고, 상기 반도체 기판의 상기 제2 측면 상에 배치되는 제2 IC 다이를 더 포함하고, 상기 제2 IC 다이는 상기 제2 복수의 I/O 상호접속 구조체들과 커플링되어 상기 제1 IC 다이와 상기 제2 IC 다이 사이에 전기적 신호들을 라우팅하는 제3 복수의 I/O 상호접속 구조체들을 포함하는 IC 패키지 어셈블리.
  25. 제23항에 있어서, 상기 수동 컴포넌트들은:
    금속-절연체-금속(MIM) 커패시터들;
    트렌치 커패시터들; 및
    박막 저항기들
    로 구성되는 그룹으로부터 선택되는 IC 패키지 어셈블리.
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