KR100678640B1 - Ｍｉｍ 커패시터를 구비하는 반도체 집적 회로 장치 및이의 제조 방법 - Google Patents

Ｍｉｍ 커패시터를 구비하는 반도체 집적 회로 장치 및이의 제조 방법 Download PDF

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원석준
송민우
김원홍
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Abstract

MIM 커패시터를 포함하는 반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 하부 전극, 하부 전극 상의 유전막, 및 유전막 상의 물리 기상 증착(PVD) 상부전극과 기판에 RF 바이어스를 인가하는 이온화된 물리 기상 증착(IPVD) 상부전극이 적층된 상부 전극을 포함하는 MIM 커패시터를 포함한다.
MIM 커패시터, 커패시턴스 전압 계수, PVD, IPVD, RF 바이어스

Description

ＭＩＭ 커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조 방법{Semiconductor integrated circuit device having MIM capacitor and fabrication method thereof}
도 1a 내지 도 1c는 본 발명의 몇몇 실시예들에 따른 반도체 집적 회로 장치의 MIM 커패시터를 나타내는 단면도들이다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 집적 회로 장치의 MIM 커패시터의 제조 공정을 나타내는 순서도이다.
도 3은 본 발명의 실시예들에 따른 제조 방법에 사용되는 PVD(Physical Vapor Depostion) 장치의 개략적인 단면도이다.
도 4는 본 발명의 실시예들에 따른 제조 방법에 사용되는 IPVD(Ionized PVD) 장치의 개략적인 단면도이다.
도 5는 상부 전극을 IPVD TiN막만으로 형성한 경우의 커패시턴스(C)-전압(V) 커브이다.
도 6a 및 도 6b는 상부 전극을 PVD TiN막만으로 형성한 MIM 커패시터의 C-V 커브와 웨이퍼 상의 커패시턴스 맵이다.
도 7은 PVD TiN 베리어막을 구비하는 MIM 커패시터와 PVD TiN 베리어막과 IPVD TiN 베리어막의 적층 구조를 구비하는 MIM 커패시터의 누설 전류 특성을 나타 내는 그래프이다.
도 8은 상부 전극을 IPVD TiN막만으로 형성하되, 하부 전극 형성후 NH3 플라즈마 처리를 추가한 MIM 커패시터의 C-V 커브이다.
도 9a 및 도 9b는 상부 전극을 PVD TiN막만으로 형성하되, 하부 전극 형성후 NH3 플라즈마 처리를 추가한 MIM 커패시터의 C-V 커브와 웨이퍼 상의 커패시턴스 맵이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 MIM 커패시터의 C-V 커브와 웨이퍼상의 커패시턴스 맵을 나타낸다.
도 11a 내지 도 11c는 본 발명의 다른 몇몇 실시예들에 따른 반도체 집적 회로 장치의 MIM 커패시터의 단면도들이다.
도 12는 본 발명의 다른 몇몇 실시예들에 따른 반도체 집적 회로 장치의 MIM 커패시터의 제조 공정을 나타내는 순서도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 하부 전극 110: 주 하부 전극
120a: 접합막 120b: PVD 베리어막
120c: IPVD 베리어막 120: 캡핑막
200: 유전막 300, 400: 상부 전극
310, 410: PVD 상부 전극 320, 420: IPVD 상부 전극
본 발명은 MIM 커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조 방법에 관한 것이다.
커패시터는 그 접합 구조에 따라서, MOS(metal-oxide-silicon)커패시터, pn 접합 커패시터, 폴리실리콘-절연체-폴리실리콘(PIP) 커패시터, MIM 커패시터 등으로 구분된다. 이 중에서 MIM 커패시터를 제외한 나머지 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데는 한계를 나타내고 있다. 또, 단결정 실리콘 또는 다결정 실리콘 전극에 바이어스(bias) 전압을 인가하였을 경우에는 공핍(depletion) 영역이 발생하고, 전압이 불안정하게 되어 커패시턴스 값이 일정하게 유지되지 않는다.
따라서, MIM 커패시터가 RF 소자, 다양한 아날로그/혼합 모드 신호 소자(Analog/Mixed-signal devices) 등에 적용되고 있다. 예를 들어, 고주파 회로의 RF 커패시터, 유무선 통신의 아날로그 커패시터 또는 필터, 이미지 센서의 커패시터, LDI(LCD Driver IC) 등에 MIM 커패시터가 적용되고 있다.
일반적으로, MIM 커패시터의 커패시턴스는 전압에 대한 2차 방정식으로 표시된다. 따라서, MIM 커패시터의 커패시턴스를 구비하는 반도체 집적 회로 장치가 예측 가능한 범위내에서 에러없이 동작하기 위해서는 2차 방정식의 각 항의 계수인 커패시턴스 전압 계수(Voltage Coefficients of Capacitance, 이하 VCC), 특히 2차 항의 VCC가 일정 값 이하로 유지되어야 하며, 웨이퍼 상에 형성되는 다수의 MIM 커패시터의 VCC의 산포가 가능한 작아야 한다.
본 발명이 이루고자 하는 기술적 과제는 양호한 특성의 MIM 커패시터를 포함하는 반도체 집적 회로 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 양호한 특성의 MIM 커패시터를 포함하는 반도체 집적 회로 장치의 제조 방법에 관한 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 집적 회로 장치는 하부 전극, 상기 하부 전극 상의 유전막, 및 상기 유전막 상의 물리 기상 증착(PVD) 상부전극과 기판에 RF 바이어스를 인가하는 이온화된 물리 기상 증착(IPVD) 상부전극이 적층된 상부 전극을 포함하는 MIM 커패시터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 몇몇 실시예들에 따른 반도체 집적 회로 장치는 하부 전극, 상기 하부 전극 상의 유전막, 및 상기 유전막 상의 제1 RF 기판 바이어스 인가 이온화된 물리 기상 증착(IPVD) 제1 IPVD 상부전극과 상기 제1 RF 기판 바이어스보다 큰 제2 RF 기판 바이어스 인가 이온화된 물리 기상 증착(IPVD) 제2 IPVD 상부전극이 적층된 상부 전극을 포함하는 MIM 커패시터 를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 MIM 커패시터를 포함하는 반도체 집적 회로 장치의 제조 방법은 하부 전극을 형성하고, 상기 하부 전극 상에 유전막을 형성하고, 상기 유전막 상에 물리 기상 증착(PVD)과 기판에 RF 바이어스를 인가하는 이온화된 물리 기상 증착(IPVD)을 차례대로 사용하여 PVD 상부전극과 IPVD 상부전극이 적층된 상부 전극을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 MIM 커패시터를 포함하는 반도체 집적 회로 장치의 제조 방법은 하부 전극을 형성하고, 상기 하부 전극 상에 유전막을 형성하고, 상기 유전막 상에 기판에 제1 RF 바이어스를 인가하는 이온화된 물리 기상 증착(IPVD)과 제1 RF 바이어스보다 큰 제2 RF 바이어스를 인가하는 IPVD을 차례대로 사용하여 제1 IPVD 상부전극과 제2 IPVD 상부전극이 적층된 상부 전극을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다.
도 1a 내지 도 4는 본 발명의 몇몇 실시예들에 따른 MIM 커패시터를 커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조 방법을 설명하기 위한 도면들 이다.
도 1a 내지 도 1c를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 집적 회로 장치의 MIM 커패시터는 하부 전극(100), 유전막(200), 및 상부 전극(300)을 포함한다.
본 발명의 몇몇 실시예들에 따른 반도체 집적 회로 장치의 MIM 커패시터는 정상적인 커패시턴스(C)-전압(V) 커브를 나타내고, VCC 산포가 양호하도록 하기 위해서 상부 전극(300)이 물리화학기상증착(PVD) 상부 전극(310)과 이온화된 물리화학기상증착(IPVD) 상부 전극(320)을 포함한다. 도 1a 내지 도 1c에서는 상부 전극(300)을 구성하는 물질로 TiN을 예시하여 도시하였으나, Ti, TaN, Ta, W, WN, HfN, ZrN 등도 상부 전극 물질로 사용될 수 있다.
PVD 상부 전극(310)은 MIM 커패시터가 정상적인 C-V를 커브를 나타내고 VCC 산포가 양호해지도록 하는 역할을 하고, IPVD 상부 전극(320)은 후속의 비아 식각 공정시 상부 전극이 쉽게 식각되지 않도록 하는 상호 협력 작용을 한다.
도 2에 도시되어 있는 바와 같이, 상부 전극(300)의 형성 공정(S3)은 순차적으로 진행되는 PVD 상부 전극 형성 공정(S31)과 IPVD 상부 전극 형성 공정(S32)을 포함한다.
PVD 상부 전극 형성 공정(S31)은 도 3에 도시되어 있는 PVD 장치를 사용하여 실시한다. 도 3을 참조하면, PVD 장치의 챔버(10)의 하부에는 반도체 기판(미도시)이 로딩되는 페데스탈(pedestal)(12)이, 상부에는 증착 물질 타겟(14)이 설치된다. 타겟(14) 뒷면에 설치된 마그넷(16)에 의해 챔버(10) 내부에 자장이 인가되고 이 자장에 의해 챔버(10) 내로 주입된 반응 가스가 하여 높은 밀도의 플라즈마(11)를 형성한다. 플라즈마(11) 중의 양이온이 음의 DC 전압(18) 인가되는 타겟(14)에 충돌하여 스퍼터된 타겟 입자를 생성하고 스퍼터된 타겟 입자가 페데스탈(12) 상의 기판(미도시)에 증착된다.
IPVD 상부 전극 형성 공정(S32)은 IPVD 장치를 사용하여 실시한다. IPVD 장치란 도 3의 PVD 장치와 달리 스퍼터된 타겟 입자를 이온화하고 기판에 RF 바이어스를 인가하여 직진성을 향상시켜 스텝 커버리지를 높일 수 있는 장치를 지칭한다. IPVD 장치로는 AMAT 사의 IMP(Ion Matel Plasma) 스퍼터, AMAT 사의 SIP(Self Ionized Plasma) 스퍼터, NOVELLUS 사의 HCM(Hollow Cathode Magnetron) 스퍼터가 사용될 수 있다.
본 발명의 실시예들에서는 IPVD 장치로 SIP 스퍼터를 사용한 경우를 예시할 것이나, SIP 스퍼터 대신 IMP 스퍼터, HCM 스퍼터가 사용될 수 있음은 물론이다. SIP 스퍼터 장치의 자세한 내용은 미국특허 6,183,614호, 6306265호, 6790323호 및 미국공개특허 20050051424호 등에 개시되어 있으며, 상기 특허의 내용은 본 명세서에 충분히 개시된 것처럼 원용되어 통합된다.
도 4는 본 발명의 실시예들에 따른 제조 방법에 사용된 SIP 스퍼터의 개략적인 단면도이다. 도 4를 참조하면, 챔버(20)의 하부에는 반도체 기판(미도시)이 로딩되는 페데스탈(22)이 상부에는 증착 물질 타겟(24)이 설치된다. 타겟(24) 뒷면에 설치된 마그넷(26)에 의해 챔버(20) 내부에 자장이 인가되고 이 자장에 의해 챔버(20) 내로 주입된 반응 가스가 하여 높은 밀도의 플라즈마(21)를 형성한다. 플라즈 마(21) 중의 양이온이 음의 DC 전압(28)이 인가된 타겟(14)에 충돌하여 스퍼터된 타겟 입자를 생성한다. 마그넷(26)은 또한 스퍼터된 타겟 입자를 이온화시켜서 이온화된 타겟 입자를 생성한다. 이온화된 타겟 입자는 RF 전원(29)으로부터 페데스탈(22)에 인가된 RF 기판 바이어스에 의해 직진성이 향상된 상태로 기판상에 증착된다.
이와 같이 본 발명에서 상부 전극(300)을 PVD 상부 전극(310)과 IPVD 상부 전극(320)의 적층 구조로 형성하는 것은 아래와 같은 새로운 문제의 인식에 기초한다.
현재까지는 PVD 상부 전극 또는 IPVD 상부 전극이 단독으로 사용되어 왔다. 그런데, 발명자는 종래와 같은 상부 전극 구조로는, 도 5 내지 도 6b에 도시되어 있는 바와 같이, 원하는 MIM 커패시터의 특성을 얻을 수 없다는 것을 발견하였으며 이와 같은 발견은 현재까지 그 어느 누구에 의해서도 제시된 바가 없었다.
구체적으로, 도 5는 상부 전극을 1000Å 두께의 IPVD TiN막만으로 형성한 경우의 C-V 커브이다.
일반적으로 정상적인 C-V 커브의 경우 C는 아래 수학식 1과 같이 V의 2차 방정식으로 표시된다.
C=C0(αV2+βV+1)
상기 식중 C0 는 V가 0일때의 커패시턴스를 나타낸다.
상기 식으로부터 알수 있듯이 α(ppm/ V2)가 가능한 작고 β(ppm/ V)가 가능한 0에 가까울수록 C축을 기준으로 대칭적이며 선형에 가까운 C-V 커브가 얻어지고, 그 결과 예측 가능한 동작 특성을 가지는 MIM 커패시터를 구현할 수 있음을 알 수 있다. 현재 아날로그/혼합 신호 소자에서는 1200(ppm/ V2) 이하의 α가 요구되며, α의 산포(이하 VCC 산포)는 대략 10% 이하가 될 것이 요구된다.
그런데 도 5에 도시되어 있는 C-V 커브는 상기 조건에서 완전히 벗어난 비정상적인 커브를 나타낸다. 또, 웨이퍼 중심부의 C-V 커브(①)와 웨이퍼 오른쪽 가장자리부의 C-V커브(②) 대비 웨이퍼 왼쪽 가장자리부의 C-V커브(③)간의 VCC 산포가 10% 이상으로 매우 큼을 알 수 있다.
한편, 도 6a 및 도 6b는 상부 전극을 1000Å 두께의 PVD막만으로 형성한 경우의 C-V 커브와 웨이퍼 상의 커패시턴스 맵이다.
도 6a에 도시되어 있는 바와 같이, 상부 전극을 PVD막만으로 형성할 경우 C-V 커브는 정상적으로 나타나고, 웨이퍼 중심부의 C-V 커브(①)대비 웨이퍼 왼쪽 및 오른쪽 가장자리부의 C-V커브(②, ③)간의 VCC 산포가 약 7.5% 정도로 양호함을 알 수 있다. 그러나, 도 6b에 도시되어 있는 바와 같이 상부 전극을 PVD막만으로 형성할 경우 MIM 커패시터의 커패시턴스가 음의 값을 나타내는 페일(fail) 지점이 웨이퍼 가장자리 부분에서 다수 발견된다. 도 6b에 도시되어 있는 수치는 커패시턴스(fF/㎛2)를 나타낸다.
도 5 내지 도 6b의 결과에 대한 다양하고 심층적인 분석을 통해, 본 발명자 는 상부전극을 IPVD막만으로 형성할 경우 이온화된 타겟 입자가 RF 기판 바이어스에 의해 직진성이 강화된 채로 유전막 상에 형성되기 때문에 유전막의 표면에 부정적인 영향을 미치고 그 결과 유전막과 상부 전극의 계면 특성이 불안정해져서 C-V 커브가 비정상적으로 나타나고 VCC 산포가 매우 크게 나타나며, 상부전극을 PVD막만으로 형성할 경우 막의 치밀성이 떨어지게 되어 후속의 비아 식각시 상부 전극의 식각 저항성이 낮아서 하부의 유전막까지 식각 공정에 노출되고 그 결과 MIM 커패시터가 정상 동작하지 못하고 페일(fail)이 나게 됨을 발견하였다.
따라서, 본 발명자는 본 발명의 몇몇 실시예들에서와 같이, 유전막과 접촉하는 상부 전극 부분은 타겟 입자가 이온화되지 않고 RF 기판 바이어스가 인가되지 않아서 유전막 표면에 부정적인 영향을 미치지 않는 PVD 상부 전극(310)으로 형성하고, 비아 식각에 노출되는 상부 전극 부분은 막질이 치밀한 IPVD 상부 전극(320)으로 형성하는 방법을 창안하였다. 본 발명의 몇몇 실시예들에서와 같은 상부 전극(300)을 채용함으로써 MIM 커패시터가 정상적인 C-V 커브를 나타내고 VCC 산포가 양호해지도록 함과 동시에 후속의 비아 식각 공정시 상부 전극이 쉽게 식각되지 않도록 하여 MIM 커패시터의 페일이 발생하지 않도록 하는 상승적인 효과를 얻을 수 있다.
한편, IPVD 상부 전극(320)의 두께가 상부 전극(300) 전체 두께의 50% 이하가 되는 것이 상술한 상호 협력의 상승적인 효과를 최대화할 수 있다. 예컨대, IPVD 상부 전극(320)과 PVD 상부 전극(310)의 두께비는 2:8 내지 4:6이 되는 것이 바람직하다.
그리고, IPVD 상부 전극(320) 형성시 인가되는 DC 파워는 10 내지 30kW이고, 사용하는 RF 파워의 주파수는 약 13.56MHz이고 인가되는 RF 파워는 100 내지 1000W일 수 있다. 일반적으로는 400 내지 500W의 RF 파워가 인가될 수 있다.
다시 도 1a 내지 도 1c를 참조하면, 상술한 상부 전극(300)과 함께 MIM 커패시터를 구성하는 하부 전극(100)은 주 하부 전극(110)과 캡핑 하부 전극(120)으로 구성된다.
주 하부 전극(110)은 우수한 전기전도성을 가지는 알루미늄 또는 구리 등으로 구성될 수 있다.
캡핑 하부 전극(120)은 주 하부 전극(110)과의 원활한 접합이 가능하도록 하는 접합막(120a)과 주 하부 전극(110)을 구성하는 물질의 확산을 방지할 수 있는 베리어막(120b, 120c, 또는 120c/120b)의 적층 구조로 형성될 수 있다. 도 1a 내지 도 1c에서는 베리어막/접합막의 적층 구조로 TiN/Ti 적층 구조를 예시하고 있으나, TaN/Ta 또는 WN/W 적층 구조 등도 사용될 수 있다.
도 2의 제조 공정 순서도를 다시 참조하면, S1은 베리어막 형성 단계를 나타내며, 주 하부 전극(110)과 접합막(120a)이 형성되어 있는 기판 상에 a 경로를 거쳐 도 1a와 같이 PVD 베리어막(120b)이 형성될 수도 있고, b 경로를 거쳐 도 1b와 같이 IPVD 베리어막(120c)이 형성될 수도 있고, c 경로를 거쳐 도 4c와 같이 PVD 베리어막(120b)과 IPVD 베리어막(120c)의 적층 구조로 형성될 수도 있다.
베리어막을 IPVD 베리어막(120c) 또는 PVD 베리어막(120b)과 IPVD 베리어막(120c)의 적층 구조로 형성할 경우 누설 전류 특성이 향상된다.
이는 도 7의 누설 전류 특성 그래프에 의해 입증된다. 도 7에 도시되어 있는 바와 같이, PVD TiN 베리어막을 포함하는 MIM 커패시터의 누설전류 특성(①)보다 IPVD TiN 베리어막(400Å)/PVD TiN 베리어막(400Å)(120c/120b)을 포함하는 MIM 커패시터의 누설전류 특성(②)이 보다 양호함을 알 수 있다.
IPVD 베리어막(120c)의 두께는 베리어막의 전체 두께의 50% 이하가 되는 것이 누설전류 특성을 향상시키고 VCC의 산포를 양호하게 할 수 있다. 예컨대, IPVD 베리어막(120c)과 PVD 베리어막(120b)의 두께비는 1:1 내지 1:10이 되는 것이 바람직하다.
다시 도 2의 제조 공정 순서도를 참조하면, 도 2에서 S2는 유전막(200) 형성 공정을 나타낸다. 유전막(200)은 Al, Hf, Zr, La, Si, Ta, Ti, Sr, Ba, Pb, Cr, Mo, W, Y, Mn의 산화물이나 질화물, 이들의 조합물로 이루어진 단층막 또는 단층막의 조합으로 이루어진 다층막으로 구성될 수 있다. 따라서, 유전막의 형성 공정(S2)은 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정들에 따라 다양하게 형성될 수 있으므로 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
한편, 베리어막 형성 공정(S1)후 유전막 형성 공정(S2)전에 하부 전극(100)의 표면을 질화하는 질화 공정(S4)을 선택적으로 더 실시할 수도 있다. 질화 처리 공정(S4)은 질소계, 예컨대 NH3, N2 가스의 플라즈마 처리일 수 있다. 질화 공정은 100 내지 500°C에서 10초 내지 10분간 실시될 수 있다. 이 또한, MIM 커패시터의 C-V 커브와 VCC 산포에 질화 처리가 영향을 미칠 수 있다는 발명자의 새로운 발견에 기초한다.
도 8은 도 5의 측정 대상인 MIM 커패시터(1000Å 두께의 IPVD TiN 상부 전극 포함)와 실질적으로 동일하되, 하부 전극 형성후 NH3 플라즈마 처리를 추가한 경우의 C-V 커브를 나타낸다. NH3 플라즈마 처리는 300°C에서 1분간 실시하였다.
도 5와 도 8을 비교해보면 NH3 플라즈마 처리를 추가함으로써 C-V 커브가 상대적으로 정상화됨을 알 수 있다. 그러나, NH3 플라즈마 처리만으로는 VCC 산포를 감소시키는데 한계가 있음을 알 수 있다.
도 9a 및 도 9b는 도 6a 및 도 6b의 측정 대상인 MIM 커패시터(1000Å 두께의 PVD TiN 상부 전극 포함)와 실질적으로 동일하되, 하부 전극 형성후 NH3 플라즈마 처리(300°C에서 1분간)를 추가한 경우의 C-V 커브와 웨이퍼 상의 커패시턴스 맵을 나타낸다.
도 9a와 도 6a를 비교해보면 NH3 플라즈마 처리를 추가함으로써 C-V 커브가 상대적으로 더 양호해지고, VCC 산포 또한 더 작아짐을 알 수 있다. 그러나, 도 9b에 도시되어 있는 바와 같이 NH3 플라즈마 처리만으로는 웨이퍼 가장자리에서 발생하는 페일을 방지할 수는 없음을 알 수 있다.
도 8 내지 도 9b의 결과에 대한 다양하고 심층적인 분석을 통해 본 발명자는 질화 공정(S4)이 하부 전극(100) 표면에 형성되어 있는 자연산화막을 제거하고 하 부 전극(100) 표면을 질화함으로써 하부 전극(100)과 유전막(200) 사이의 계면 특성을 향상시켜 VCC 산포를 보다 더 양호하게 할 수 있음을 발견하였다.
따라서, 본 발명자는 본 발명의 몇몇 실시예들에서와 같이, 질화 처리된 하부 전극(100)과 PVD 상부 전극(310)과 IPVD 상부 전극(320)이 적층된 상부 전극(300)을 조합함으로써 VCC 산포가 보다 더 양호해진 MIM 커패시터를 구현할 수 있도록 하였다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 MIM 커패시터의 C-V 커브와 웨이퍼상의 커패시턴스 맵을 나타낸다.
도 10a 및 도 10b는 Al 주 하부 전극(110), 50Å 두께의 Ti 접합막(120a), 400Å 두께의 PVD TiN 베리어막(120b), 및 질화된 표면을 가지며 400Å 두께의 IPVD TiN 베리어막(120c)으로 이루어진 하부 전극(100), HfO2+O2-HfNO 유전막(200), 600 두께의 PVD TiN 상부전극(310)과 400Å 두께의 IPVD TiN 상부전극(320)으로 이루어진 상부 전극(300)을 포함하는 MIM 커패시터를 대상으로 측정한 것이다.
도 10a에 도시되어 있는 바와 같이 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 MIM 커패시터는 정상적인 C-V 커브를 나타내고, α의 값이 769 내지 829(ppm/V2)으로 1200(ppm/V2)보다 현저하게 작으며, 웨이퍼 중심부의 C-V 커브(①)대비 웨이퍼 왼쪽 및 오른쪽 가장자리부의 C-V커브(②, ③)간의 VCC 산포가 약 7.5%로 양호함을 알 수 있다. 또, 도 10b에 도시되어 있는 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 MIM 커패시터 제조 방법을 적용하면, 웨이퍼상에 형성되는 MIM 커패시터에서 커패시턴스 페일이 발생하지 않음을 알 수 있다.
도 11a 내지 도 11c는 본 발명의 다른 몇몇 실시예들에 따른 반도체 집적 회로 장치의 MIM 커패시터의 단면도들이고, 도 12는 본 발명의 다른 몇몇 실시예들에 따른 반도체 집적 회로 장치의 MIM 커패시터의 제조 공정을 나타내는 순서도이다.
도 1 내지 도 10b를 참조하여 설명한 몇몇 실시예들과 상부 전극(400)의 구조와 상부 전극 형성 공정(S3')만 차이가 있으므로 이 부분에 대해서만 설명하고, 나머지 구성 요소 및 이들의 제조 공정의 설명은 도 1 내지 도 10b를 참조한 설명으로 대신한다.
본 발명의 다른 몇몇 실시예들에 따른 반도체 집적 회로 장치의 MIM 커패시터는 제1 IPVD 상부 전극(410)과 제2 IPVD 상부 전극(420)으로 이루어진 상부 전극(400)을 포함한다.
도 12의 제조 공정 순서도에 도시되어 있는 바와 같이 상부 전극(400)의 형성 공정(S3')은 제1 RF 기판 바이어스를 인가하는 제1 IPVD 상부 전극 형성 공정(S31')과 제1 RF 기판 바이어스보다 큰 제2 RF 기판 바이어스를 인가하는 제2 IPVD 상부 전극 형성 공정(S32')을 포함한다.
제1 RF 기판 바이어스를 가능한 작게 함으로써 도 1a 내지 도 1c에 도시되어 있는 PVD 상부 전극(310)과 실질적으로 유사한 특성을 가지는 제1 IPVD 상부 전극(410)을 형성함으로써 MIM 커패시터가 정상적인 C-V 커브를 나타내고 VCC 산포가 양호하도록 할 수 있다. 또, 제1 RF 기판 바이어스보다 큰 제2 RF 기판 바이어스를 인가하여 제2 IPVD 상부 전극(420)을 형성함으로써 후속의 비아 식각 공정시 상부 전극이 쉽게 식각되지 않도록 하여 MIM 커패시터의 페일을 방지할 수 있다. 도 11a 내지 도 11c에서는 상부 전극(400)을 구성하는 물질로 TiN을 예시하여 도시하였으나, Ti, TaN, Ta 등도 상부 전극 물질로 사용될 수 있다.
제1 RF 기판 바이어스는 100 내지 400W 일수 있으며, 제2 RF 기판 바이어스는 400 내지 1000W일 수 있다.
본 발명이 하나 또는 그 이상의 실시예들에 관련하여 설명되었지만, 당업자라면 첨부 도면 및 상세한 설명을 읽고 이해함으로써 등가의 대안들 및 변형들이 이루어질 수 있음을 알 수 있을 것이다. 또한, 본 발명의 특정한 특징이 몇 개의 실시예들중 단지 하나와 관련하여 설명되었지만, 이러한 특징은 어떠한 소정의 또는 특정한 응용에 바람직하고 유익할 때, 다른 실시예들의 하나 이상의 특징들과 결합될 수 있다.
본 발명의 실시예들에 따른 반도체 집적 회로 장치의 MIM 커패시터는 정상적인 C-V 커브를 나타내며 VCC 산포가 양호하다. 따라서, 반도체 집적 회로 장치의 안정적이고 에러 없는 동작이 가능하도록 할 수 있다. 또, 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 MIM 커패시터 제조 방법을 사용하면, 웨이퍼의 위치에 상관없이 전 영역에 걸쳐 원하는 커패시턴스 값을 가지는 MIM 커패시터를 제조할 수 있다.

Claims (23)

  1. 하부 전극;
    상기 하부 전극 상의 유전막; 및
    상기 유전막 상의 물리 기상 증착(PVD) 상부전극과 기판에 RF 바이어스를 인가하는 이온화된 물리 기상 증착(IPVD) 상부전극이 적층된 상부 전극을 포함하는 MIM 커패시터를 포함하는 반도체 집적 회로 장치.
  2. 제1 항에 있어서, 상기 IPVD 상부 전극의 두께는 상기 상부 전극 전체 두께의 50% 이하인 반도체 집적 회로 장치.
  3. 제1 항에 있어서, 상기 하부 전극은 PVD 베리어막과 상기 PVD 베리어막상의 IPVD 베리어막을 포함하는 반도체 집적 회로 장치.
  4. 제1 항에 있어서, 상기 하부 전극 표면은 질화된 반도체 집적 회로 장치.
  5. 하부 전극;
    상기 하부 전극 상의 유전막; 및
    상기 유전막 상의 제1 RF 기판 바이어스 인가 이온화된 물리 기상 증착(IPVD) 제1 IPVD 상부전극과 상기 제1 RF 기판 바이어스보다 큰 제2 RF 기판 바이 어스 인가 이온화된 물리 기상 증착(IPVD) 제2 IPVD 상부전극이 적층된 상부 전극을 포함하는 반도체 집적 회로 장치.
  6. 제5 항에 있어서, 상기 제2 IPVD 상부 전극의 두께는 상기 상부 전극 전체 두께의 50% 이하인 반도체 집적 회로 장치.
  7. 제5 항에 있어서, 상기 하부 전극은 PVD 베리어막과 상기 PVD 베리어막상의 IPVD 베리어막을 포함하는 반도체 집적 회로 장치.
  8. 제5 항에 있어서, 상기 하부 전극 표면은 질화된 반도체 집적 회로 장치.
  9. 물리 기상 증착(PVD) 베리어막과 상기 PVD 베리어막 상의 이온화된 물리 기상 증착(IPVD) 베리어막을 포함하며, 표면이 질화된 하부 전극;
    상기 하부 전극 상의 유전막; 및
    상기 유전막 상의 PVD 상부전극과 IPVD 상부전극이 적층된 상부 전극을 포함하는 MIM 커패시터를 포함하는 반도체 집적 회로 장치.
  10. 제9 항에 있어서, 상기 제2 IPVD 상부 전극의 두께는 상기 상부 전극 전체 두께의 50% 이하인 반도체 집적 회로 장치.
  11. 하부 전극을 형성하고,
    상기 하부 전극 상에 유전막을 형성하고,
    상기 유전막 상에 물리 기상 증착(PVD)과 기판에 RF 바이어스를 인가하는 이온화된 물리 기상 증착(IPVD)을 차례대로 사용하여 PVD 상부전극과 IPVD 상부전극이 적층된 상부 전극을 형성하는 것을 포함하는 MIM 커패시터를 포함하는 반도체 집적 회로 장치의 제조 방법.
  12. 제11 항에 있어서, 상기 IPVD 상부 전극의 두께는 상기 상부 전극 전체 두께의 50% 이하인 반도체 집적 회로 장치의 제조 방법.
  13. 제11 항에 있어서, 상기 하부 전극을 형성하는 것은 PVD 베리어막과 IPVD 베리어막을 차례대로 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  14. 제13 항에 있어서, 상기 유전막을 형성하기 전에 상기 하부 전극 표면을 질화처리하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  15. 제14 항에 있어서, 상기 질화처리는 질소계 플라즈마 처리인 반도체 집적 회로 장치의 제조 방법.
  16. 하부 전극을 형성하고,
    상기 하부 전극 상에 유전막을 형성하고,
    상기 유전막 상에 기판에 제1 RF 바이어스를 인가하는 이온화된 물리 기상 증착(IPVD)과 제1 RF 바이어스보다큰 제2 RF 바이어스를 인가하는 IPVD을 차례대로 사용하여 제1 IPVD 상부전극과 제2 IPVD 상부전극이 적층된 상부 전극을 형성하는 것을 포함하는 MIM 커패시터를 포함하는 반도체 집적 회로 장치의 제조 방법.
  17. 제16 항에 있어서, 상기 제2 IPVD 상부 전극의 두께는 상기 상부 전극 전체 두께의 50% 이하인 반도체 집적 회로 장치의 제조 방법.
  18. 제16 항에 있어서, 상기 하부 전극을 형성하는 것은 PVD 베리어막과 IPVD 베리어막을 차례대로 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  19. 제16 항에 있어서, 상기 유전막을 형성하기 전에 상기 하부 전극 표면을 질화처리하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  20. 제19 항에 있어서, 상기 질화처리는 질소계 플라즈마 처리인 반도체 집적 회로 장치의 제조 방법.
  21. 물리 기상 증착(PVD)과 기판에 RF 바이어스를 인가하는 이온화된 물리 기상 증착(IPVD)을 차례대로 사용하여 PVD 베리어막과 IPVD 베리어막을 포함하는 하부 전극을 형성하고,
    상기 하부 전극 표면을 질화처리하고,
    상기 질화처리된 하부 전극 상에 유전막을 형성하고,
    상기 유전막 상에 상기 PVD와 상기 IPVD를 차례대로 사용하여 PVD 상부전극과 IPVD 상부전극이 적층된 상부 전극을 형성하는 것을 포함하는 MIM 커패시터를 포함하는 반도체 집적 회로 장치의 제조 방법.
  22. 제21 항에 있어서, 상기 IPVD 상부 전극의 두께는 상기 상부 전극 전체 두께의 50% 이하인 반도체 집적 회로 장치의 제조 방법.
  23. 제21 항에 있어서, 상기 질화처리는 질소계 플라즈마 처리인 반도체 집적 회로 장치의 제조 방법.
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