JP2001210800A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001210800A JP2001210800A JP2000014305A JP2000014305A JP2001210800A JP 2001210800 A JP2001210800 A JP 2001210800A JP 2000014305 A JP2000014305 A JP 2000014305A JP 2000014305 A JP2000014305 A JP 2000014305A JP 2001210800 A JP2001210800 A JP 2001210800A
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Abstract
(57)【要約】
【課題】強誘電体キャパシタの形成工程を有する半導体
装置の製造方法に関し、強誘電体膜を劣化させずにその
上に導電膜を形成すること。 【解決手段】半導体基板１の上方にキャパシタの下部電
極３を形成する工程と、下部電極３上に強誘電体膜４を
形成する工程と、ＤＣパルス放電のスパッタにより上部
電極５を強誘電体膜４の上に形成する工程とを含む。
装置の製造方法に関し、強誘電体膜を劣化させずにその
上に導電膜を形成すること。 【解決手段】半導体基板１の上方にキャパシタの下部電
極３を形成する工程と、下部電極３上に強誘電体膜４を
形成する工程と、ＤＣパルス放電のスパッタにより上部
電極５を強誘電体膜４の上に形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、強誘電体キャパシタの形成
工程を有する半導体装置の製造方法に関する。
方法に関し、より詳しくは、強誘電体キャパシタの形成
工程を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体プロセスにおいて、近年、新材料
を使用した素子が用いられようとしている。特に最近で
は、分極ヒステリシスを利用して情報を記憶させるＦｅ
ＲＡＭの開発も行われている。その中で、記憶素子にあ
たる材料にＰＺＴや、LaがドープされたＰＬＺＴ等の酸
化物の化合物材料、さらには、カルシウム（Ca）やスト
ロンチウム（Sr）がドープされた改良型ＰＬＺＴが用い
られる。また、半導体素子の高密度化に伴ってセルサイ
ズが徐々に小さくなることから、誘電率の高い材料、例
えばＢＳＴ((Ba,Sr)TiO3) 等が使用されようとしてい
る。
を使用した素子が用いられようとしている。特に最近で
は、分極ヒステリシスを利用して情報を記憶させるＦｅ
ＲＡＭの開発も行われている。その中で、記憶素子にあ
たる材料にＰＺＴや、LaがドープされたＰＬＺＴ等の酸
化物の化合物材料、さらには、カルシウム（Ca）やスト
ロンチウム（Sr）がドープされた改良型ＰＬＺＴが用い
られる。また、半導体素子の高密度化に伴ってセルサイ
ズが徐々に小さくなることから、誘電率の高い材料、例
えばＢＳＴ((Ba,Sr)TiO3) 等が使用されようとしてい
る。
【０００３】それらのＰＺＴ、ＰＬＺＴ、ＢＳＴは強・
高誘電体材料と呼ばれ、複数の元素からなる酸化物材料
から形成されている。従来の素子形成技術では、そのよ
うな酸化物材料である強・高誘電体材料を形成し、熱処
理によって結晶化した後に、その上に電極材料を形成す
る工程が一般に採用されている。
高誘電体材料と呼ばれ、複数の元素からなる酸化物材料
から形成されている。従来の素子形成技術では、そのよ
うな酸化物材料である強・高誘電体材料を形成し、熱処
理によって結晶化した後に、その上に電極材料を形成す
る工程が一般に採用されている。
【０００４】その電極材料は、導電性材料であることか
ら直流（ＤＣ）放電を用いて形成されている。
ら直流（ＤＣ）放電を用いて形成されている。
【０００５】
【発明が解決しようとする課題】以上述べたようなキャ
パシタ誘電体材料は主に酸化物系材料であり、これを挟
むようにして電極材料が形成されてキャパシタが構成さ
れている。このような酸化物材料は、その後の工程で用
いられる還元雰囲気、特に水素に非常に弱いので、その
工程中に還元雰囲気に晒され且つ熱がかかると酸化物材
料は容易に劣化してしまう。
パシタ誘電体材料は主に酸化物系材料であり、これを挟
むようにして電極材料が形成されてキャパシタが構成さ
れている。このような酸化物材料は、その後の工程で用
いられる還元雰囲気、特に水素に非常に弱いので、その
工程中に還元雰囲気に晒され且つ熱がかかると酸化物材
料は容易に劣化してしまう。
【０００６】また、強・高誘電体膜の形成後にこれを結
晶化しても、次の電極形成工程でＤＣスパッタ法を用い
ると、プラズマが強・高誘電体膜の表面に暴露されるこ
とから、強・高誘電体膜と電極の界面にダメージが入る
といった問題がある。本発明の目的は、強誘電体膜を劣
化させずにその上に導電膜を形成することができる半導
体装置の製造方法を提供することにある。
晶化しても、次の電極形成工程でＤＣスパッタ法を用い
ると、プラズマが強・高誘電体膜の表面に暴露されるこ
とから、強・高誘電体膜と電極の界面にダメージが入る
といった問題がある。本発明の目的は、強誘電体膜を劣
化させずにその上に導電膜を形成することができる半導
体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記した課題は、半導体
基板の上方にキャパシタの下部電極を形成する工程と、
下部電極上に強誘電体膜を形成する工程と、ＤＣパルス
放電のスパッタにより上部電極を強誘電体膜の上に形成
する工程とを有することを特徴とする半導体装置の製造
方法により解決される。この場合、下部電極を形成する
際にＤＣパルス放電のスパッタを用いてもよい。また、
上記したＤＣパルス放電のデューティ比は３０〜７０％
の範囲内にあることが好ましい。
基板の上方にキャパシタの下部電極を形成する工程と、
下部電極上に強誘電体膜を形成する工程と、ＤＣパルス
放電のスパッタにより上部電極を強誘電体膜の上に形成
する工程とを有することを特徴とする半導体装置の製造
方法により解決される。この場合、下部電極を形成する
際にＤＣパルス放電のスパッタを用いてもよい。また、
上記したＤＣパルス放電のデューティ比は３０〜７０％
の範囲内にあることが好ましい。
【０００８】少なくとも上部電極は、プラチナ、イリジ
ウム、酸化イリジウム、ストロンチウム・ルテニウム酸
素、ルテニウム、酸化ルテニウムのうちのいずれかの単
層膜又は積層膜から構成されたものでもよく、強誘電体
膜は、ＰＺＴ、ＰＬＺＴ、ＢＳＴ、ＳＢＴ（チタン酸ス
トロンチウムビスマス）、パラジウム含有酸化物のいず
れかから形成されてもよい。
ウム、酸化イリジウム、ストロンチウム・ルテニウム酸
素、ルテニウム、酸化ルテニウムのうちのいずれかの単
層膜又は積層膜から構成されたものでもよく、強誘電体
膜は、ＰＺＴ、ＰＬＺＴ、ＢＳＴ、ＳＢＴ（チタン酸ス
トロンチウムビスマス）、パラジウム含有酸化物のいず
れかから形成されてもよい。
【０００９】次に、本発明の作用について説明する。本
発明によれば、キャパシタの電極を形成する時に、ＤＣ
パルス放電を用いるようにしている。ＤＣパルス放電
は、ＤＣパワーをオン、オフすることによってターゲッ
トと基板の間に供給することによって得られる。これに
より、電極形成雰囲気のプラズマ中の電子温度を下げる
ことが可能になる。この電子温度が下がると、半導体基
板の電位とプラズマの電位の差が小さくなることから、
半導体基板に向けて入射するイオンのエネルギーが小さ
くなり、これにより、強誘電体と電極の界面のダメージ
が低減され、その後の工程を経ても強誘電体の劣化を抑
制することが可能になる。
発明によれば、キャパシタの電極を形成する時に、ＤＣ
パルス放電を用いるようにしている。ＤＣパルス放電
は、ＤＣパワーをオン、オフすることによってターゲッ
トと基板の間に供給することによって得られる。これに
より、電極形成雰囲気のプラズマ中の電子温度を下げる
ことが可能になる。この電子温度が下がると、半導体基
板の電位とプラズマの電位の差が小さくなることから、
半導体基板に向けて入射するイオンのエネルギーが小さ
くなり、これにより、強誘電体と電極の界面のダメージ
が低減され、その後の工程を経ても強誘電体の劣化を抑
制することが可能になる。
【００１０】なお、電極・ターゲット間の印加パワーを
最適にすることと、プラズマ中の電子温度を十分に下げ
ることを考慮すると、ＤＣパルス放電に必要なパルス電
力のデューティ比を３０〜７０％の範囲に設定すること
が望ましい。
最適にすることと、プラズマ中の電子温度を十分に下げ
ることを考慮すると、ＤＣパルス放電に必要なパルス電
力のデューティ比を３０〜７０％の範囲に設定すること
が望ましい。
【００１１】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。 （第１の実施の形態）図１(a) 〜(d) は、本発明の実施
形態に係る半導体装置のキャパシタの層構造を示す断面
図である。
基づいて説明する。 （第１の実施の形態）図１(a) 〜(d) は、本発明の実施
形態に係る半導体装置のキャパシタの層構造を示す断面
図である。
【００１２】まず、図１(a) に示すように、シリコン等
の半導体基板（不図示）１上の絶縁膜２の上に、連続放
電であるＤＣスパッタ法によりチタン（Ti）膜３ａと第
一のプラチナ（Pt）膜３ｂを順に形成する。これらのチ
タン膜３ａと第一のプラチナ膜３ｂは、キャパシタの下
部電極３として使用される。なお、絶縁膜２は、単層構
造であってもよいし多層構造であっても良い。
の半導体基板（不図示）１上の絶縁膜２の上に、連続放
電であるＤＣスパッタ法によりチタン（Ti）膜３ａと第
一のプラチナ（Pt）膜３ｂを順に形成する。これらのチ
タン膜３ａと第一のプラチナ膜３ｂは、キャパシタの下
部電極３として使用される。なお、絶縁膜２は、単層構
造であってもよいし多層構造であっても良い。
【００１３】次に、図１(b) に示すように、高周波（Ｒ
Ｆ）スパッタ法によってプラチナ膜３ｂの上にＰＬＺＴ
よりなる酸化物の強誘電体膜４を形成する。その後に、
図１(c) に示すように、強誘電体膜４の上に第二のプラ
チナ膜をキャパシタの上部電極５として形成する。第二
のプラチナ膜は、図２に示すスパッタ装置を用いて後述
する条件で形成される。
Ｆ）スパッタ法によってプラチナ膜３ｂの上にＰＬＺＴ
よりなる酸化物の強誘電体膜４を形成する。その後に、
図１(c) に示すように、強誘電体膜４の上に第二のプラ
チナ膜をキャパシタの上部電極５として形成する。第二
のプラチナ膜は、図２に示すスパッタ装置を用いて後述
する条件で形成される。
【００１４】次に、レジストパターン（不図示）を使用
するフォトリソグラフィー法により上部電極５を所定の
形状にパターニングする。これにより、絶縁膜２の上に
はキャパシタ６が形成される。なお、下部電極３と酸化
物誘電体膜４は、第二のプラチナ膜５のパターニングの
前又は後にパターニングされる。上記したスパッタ装置
は、図２に示すように、基板側電極１１とターゲット１
２を相対向して収納するチャンバ１０を有し、基板側電
極１１とターゲット１２には、マッチング回路１３を介
して電源１４が接続されている。その電源１４は、デュ
ーティ比を変えて電力を供給し得る構成となっている。
そのデューティ比が１００％の場合には連続出力、即ち
通常のＤＣ出力がターゲット１２と電極１１の間に供給
され、またデューティ比が１００％よりも小さい場合に
はＤＣ出力をオン、オフして得られたパルス出力がター
ゲット１２と電極１１の間に供給される。
するフォトリソグラフィー法により上部電極５を所定の
形状にパターニングする。これにより、絶縁膜２の上に
はキャパシタ６が形成される。なお、下部電極３と酸化
物誘電体膜４は、第二のプラチナ膜５のパターニングの
前又は後にパターニングされる。上記したスパッタ装置
は、図２に示すように、基板側電極１１とターゲット１
２を相対向して収納するチャンバ１０を有し、基板側電
極１１とターゲット１２には、マッチング回路１３を介
して電源１４が接続されている。その電源１４は、デュ
ーティ比を変えて電力を供給し得る構成となっている。
そのデューティ比が１００％の場合には連続出力、即ち
通常のＤＣ出力がターゲット１２と電極１１の間に供給
され、またデューティ比が１００％よりも小さい場合に
はＤＣ出力をオン、オフして得られたパルス出力がター
ゲット１２と電極１１の間に供給される。
【００１５】また、チャンバ１０には、アルゴン、酸素
等のスパッタ用ガス源１５に接続されるガス導入口１６
と、排気ポンプ（不図示）に接続される排気口１７が設
けられている。上記したプラチナよりなる上部電極５を
形成する場合に、チャンバ１０内にアルゴンガスと酸素
ガスをそれぞれ流量１００sccmで導入し、ガス圧を０．
７Paとし、ＤＣパワーを１．０kWとし、電力のパルス幅
を１００μｓｅｃとしてデューティ比を３０〜１００％
の範囲で変化させ、その条件の違いによるキャパシタ６
の分極電荷密度Ｑswと分極ヒステリシスのＶ９０を調べ
たところ、図３、図４に示すような特性が得られた。な
お、Ｖ９０は、キャパシタの分極ヒステリシスの飽和電
圧値に対して９０％の電圧値を意味する。
等のスパッタ用ガス源１５に接続されるガス導入口１６
と、排気ポンプ（不図示）に接続される排気口１７が設
けられている。上記したプラチナよりなる上部電極５を
形成する場合に、チャンバ１０内にアルゴンガスと酸素
ガスをそれぞれ流量１００sccmで導入し、ガス圧を０．
７Paとし、ＤＣパワーを１．０kWとし、電力のパルス幅
を１００μｓｅｃとしてデューティ比を３０〜１００％
の範囲で変化させ、その条件の違いによるキャパシタ６
の分極電荷密度Ｑswと分極ヒステリシスのＶ９０を調べ
たところ、図３、図４に示すような特性が得られた。な
お、Ｖ９０は、キャパシタの分極ヒステリシスの飽和電
圧値に対して９０％の電圧値を意味する。
【００１６】図３に示したＱswとデューティ比の関係に
よれば、電源１４から供給される電力のデューティ比を
１００％、即ちＤＣ電力として連続放電にすることによ
りＱswが大きく低下し、デューティ比を小さくしてパル
ス放電とすることによりＱswの低下が抑制されることが
わかる。図４に示したＶ９０とデューティ比の関係によ
れば、電源１４から供給される電力のデューティ比を１
００％にすることによりＶ９０が大きくなり、デューテ
ィ比を小さくするにつれてＶ９０の上昇が抑制されるこ
とがわかった。
よれば、電源１４から供給される電力のデューティ比を
１００％、即ちＤＣ電力として連続放電にすることによ
りＱswが大きく低下し、デューティ比を小さくしてパル
ス放電とすることによりＱswの低下が抑制されることが
わかる。図４に示したＶ９０とデューティ比の関係によ
れば、電源１４から供給される電力のデューティ比を１
００％にすることによりＶ９０が大きくなり、デューテ
ィ比を小さくするにつれてＶ９０の上昇が抑制されるこ
とがわかった。
【００１７】次に、上記したキャパシタ６の上部電極５
としてプラチナ膜の代わりに酸化イリジウム（IrO x ，
ｘは成分数）膜を図２に示すスパッタ装置を使用して形
成し、その後にこれを所定の形状にパターニングした。
そして、その酸化イリジウム膜の形成条件を変えてキャ
パシタ６のＱswとＶ９０を調べたところ、図５、図６に
示すような特性が得られた。その酸化イリジウム膜を形
成する際には、チャンバ１０内にアルゴンガスを導入
し、ガス圧を０．８Paとし、ＤＣパワーを１．０kWと
し、電力のパルス幅を１００μｓｅｃとしてデューティ
比を３０〜１００％の範囲で変化させた。
としてプラチナ膜の代わりに酸化イリジウム（IrO x ，
ｘは成分数）膜を図２に示すスパッタ装置を使用して形
成し、その後にこれを所定の形状にパターニングした。
そして、その酸化イリジウム膜の形成条件を変えてキャ
パシタ６のＱswとＶ９０を調べたところ、図５、図６に
示すような特性が得られた。その酸化イリジウム膜を形
成する際には、チャンバ１０内にアルゴンガスを導入
し、ガス圧を０．８Paとし、ＤＣパワーを１．０kWと
し、電力のパルス幅を１００μｓｅｃとしてデューティ
比を３０〜１００％の範囲で変化させた。
【００１８】図５に示したＱswとデューティ比の関係か
ら、電源１４から供給される電力のデューティ比を１０
０％、即ち連続放電にすることによりＱswの低下が大き
くなったが、デューティ比を小さくしてパルス放電する
ことによりＱswの低下が抑制されることがわかった。図
６に示したＶ９０とデューティ比の関係によれば、電源
１４から供給される電力のデューティ比を１００％にす
ることによりＶ９０が大きくなったが、デューティ比を
小さくすることによりＶ９０が低下することがわかっ
た。
ら、電源１４から供給される電力のデューティ比を１０
０％、即ち連続放電にすることによりＱswの低下が大き
くなったが、デューティ比を小さくしてパルス放電する
ことによりＱswの低下が抑制されることがわかった。図
６に示したＶ９０とデューティ比の関係によれば、電源
１４から供給される電力のデューティ比を１００％にす
ることによりＶ９０が大きくなったが、デューティ比を
小さくすることによりＶ９０が低下することがわかっ
た。
【００１９】以上のように、デューティ比を１００％よ
りも小さくするとＱswが大きくなり且つＶ９０が小さく
なるのは、電極形成雰囲気のプラズマ中の電子温度が下
がり、半導体基板の電位とプラズマの電位の差が小さく
なって、半導体基板に向けて入射するイオンのエネルギ
ーが小さくなるからである。ところで、上記したように
キャパシタ６の上部電極５をプラチナ膜から形成した後
にキャパシタ６の上に絶縁性カバー膜（不図示）を形成
した後のＱsw及びＶ９０を調べ、さらに、上部電極５を
酸化イリジウム膜から形成した後にキャパシタ６の上に
絶縁性カバー膜（不図示）を形成した後のＱsw及びＶ９
０を調べたところ、それぞれ表１のような結果が得られ
た。なお、絶縁性カバー膜としてＴＥＯＳ使用のシリコ
ン酸化膜を形成した。
りも小さくするとＱswが大きくなり且つＶ９０が小さく
なるのは、電極形成雰囲気のプラズマ中の電子温度が下
がり、半導体基板の電位とプラズマの電位の差が小さく
なって、半導体基板に向けて入射するイオンのエネルギ
ーが小さくなるからである。ところで、上記したように
キャパシタ６の上部電極５をプラチナ膜から形成した後
にキャパシタ６の上に絶縁性カバー膜（不図示）を形成
した後のＱsw及びＶ９０を調べ、さらに、上部電極５を
酸化イリジウム膜から形成した後にキャパシタ６の上に
絶縁性カバー膜（不図示）を形成した後のＱsw及びＶ９
０を調べたところ、それぞれ表１のような結果が得られ
た。なお、絶縁性カバー膜としてＴＥＯＳ使用のシリコ
ン酸化膜を形成した。
【００２０】
【表１】 表１によれば、上部電極５の形成時にＤＣパルス放電に
することにより、その後に絶縁膜形成工程を経ても劣化
の小さい強誘電体膜を提供できることがわかった。
することにより、その後に絶縁膜形成工程を経ても劣化
の小さい強誘電体膜を提供できることがわかった。
【００２１】ところで、上記した説明ではＤＣパルス電
力のデューティ比を変化させて特性を調査したが、電力
のオフ時間を長くしてデューティを下げると、電力オン
時の印加パワーを高くしなければならず、また整合もと
りずらくなる。これに対して、そのデューティを上げて
いくと、オフ時に電子温度が下がりきらず、ＤＣ電力を
パルスにした意味がなくなってしまう。そこで、デュー
ティ比としては３０〜７０％の範囲内に設定することが
好ましい。
力のデューティ比を変化させて特性を調査したが、電力
のオフ時間を長くしてデューティを下げると、電力オン
時の印加パワーを高くしなければならず、また整合もと
りずらくなる。これに対して、そのデューティを上げて
いくと、オフ時に電子温度が下がりきらず、ＤＣ電力を
パルスにした意味がなくなってしまう。そこで、デュー
ティ比としては３０〜７０％の範囲内に設定することが
好ましい。
【００２２】さらに、上記した実施形態では、キャパシ
タの強誘電体膜／上部電極の組み合わせとしてＰＬＺＴ
／プラチナ膜とＰＬＺＴ／酸化イリジウム膜をあげて説
明したが、強誘電体膜はＰＬＺＴ以外のＰＺＴ、ＢＳ
Ｔ、ＳＢＴ等の酸化物を用いても同様な効果が得られる
し、また、上部電極として、プラチナ、酸化イリジウム
の他にイリジウム、ＳＲＯ（ストロンチウム・ルテニウ
ム酸素）、RuO x （酸化ルテニウム）でも同様な効果が
得られる。
タの強誘電体膜／上部電極の組み合わせとしてＰＬＺＴ
／プラチナ膜とＰＬＺＴ／酸化イリジウム膜をあげて説
明したが、強誘電体膜はＰＬＺＴ以外のＰＺＴ、ＢＳ
Ｔ、ＳＢＴ等の酸化物を用いても同様な効果が得られる
し、また、上部電極として、プラチナ、酸化イリジウム
の他にイリジウム、ＳＲＯ（ストロンチウム・ルテニウ
ム酸素）、RuO x （酸化ルテニウム）でも同様な効果が
得られる。
【００２３】なお、上記した下部電極３を構成するプラ
チナ膜３ｂの形成の際に、ＤＣ放電ではなく、上部電極
５と同じ条件のＤＣパルス放電を使用してもよい。
チナ膜３ｂの形成の際に、ＤＣ放電ではなく、上部電極
５と同じ条件のＤＣパルス放電を使用してもよい。
【００２４】
【発明の効果】以上述べたように本発明によれば、キャ
パシタの電極を形成する時に、ＤＣパルス放電を用いる
ようにしたので、電極を形成する雰囲気におけるプラズ
マ中の電子温度を下げ、半導体基板に向けて入射するイ
オンのエネルギーを小さくして強誘電体膜と電極の界面
のダメージを低減することができ、しかもその後の工程
を経ても強誘電体膜の劣化を抑制することが可能にな
る。
パシタの電極を形成する時に、ＤＣパルス放電を用いる
ようにしたので、電極を形成する雰囲気におけるプラズ
マ中の電子温度を下げ、半導体基板に向けて入射するイ
オンのエネルギーを小さくして強誘電体膜と電極の界面
のダメージを低減することができ、しかもその後の工程
を経ても強誘電体膜の劣化を抑制することが可能にな
る。
【図１】本発明の実施形態に係る半導体装置のキャパシ
タの形成工程を示す断面図である。
タの形成工程を示す断面図である。
【図２】本発明の実施形態に係る強誘電体キャパシタの
電極の形成に使用されるスパッタ装置の概要構成図であ
る。
電極の形成に使用されるスパッタ装置の概要構成図であ
る。
【図３】本発明の実施形態に係る強誘電体キャパシタの
上部電極としてプラチナを使用した場合のキャパシタ分
極特性と電力パルスのデューティ比の関係を示す図であ
る。
上部電極としてプラチナを使用した場合のキャパシタ分
極特性と電力パルスのデューティ比の関係を示す図であ
る。
【図４】本発明の実施形態に係る強誘電体キャパシタの
上部電極としてプラチナを使用した場合のキャパシタの
飽和電圧の９０％となる値と電力パルスのデューティ比
の関係を示す図である。
上部電極としてプラチナを使用した場合のキャパシタの
飽和電圧の９０％となる値と電力パルスのデューティ比
の関係を示す図である。
【図５】本発明の実施形態に係る強誘電体キャパシタの
上部電極として酸化イリジウムを使用した場合のキャパ
シタ分極特性と電力パルスのデューティ比の関係を示す
図である。
上部電極として酸化イリジウムを使用した場合のキャパ
シタ分極特性と電力パルスのデューティ比の関係を示す
図である。
【図６】本発明の実施形態に係る強誘電体キャパシタの
上部電極として酸化イリジウムを使用した場合のキャパ
シタの飽和電圧の９０％となる値と電力パルスのデュー
ティ比の関係を示す図である。
上部電極として酸化イリジウムを使用した場合のキャパ
シタの飽和電圧の９０％となる値と電力パルスのデュー
ティ比の関係を示す図である。
１…半導体基板、２…絶縁膜、３…下部電極、４…誘電
体膜、５…上部電極、６…キャパシタ、１０…チャン
バ、１１…基板側電極、１２…ターゲット、１３…マッ
チング回路、１４…電源、１５…ガス源、１６…ガス導
入口、１７…排気口。
体膜、５…上部電極、６…キャパシタ、１０…チャン
バ、１１…基板側電極、１２…ターゲット、１３…マッ
チング回路、１４…電源、１５…ガス源、１６…ガス導
入口、１７…排気口。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４５１ Ｆターム(参考） 4K029 AA06 BA02 BA17 BA43 BD01 CA05 DC34 4M104 AA01 BB06 CC05 DD37 DD39 EE02 EE05 EE16 GG16 HH20 5F083 FR01 GA21 JA14 JA15 JA17 JA38 JA39 JA43 PR22 5F103 AA08 DD27 DD28 DD30 HH03 LL14 LL20 NN05 NN10 RR06
Claims (3)
- 【請求項１】半導体基板の上方にキャパシタの下部電極
を形成する工程と、前記下部電極上に強誘電体膜を形成
する工程と、 ＤＣパルス放電のスパッタにより上部電極を前記強誘電
体膜の上に形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】前記下部電極を形成する際にもＤＣパルス
放電のスパッタが用いられることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】前記ＤＣパルス放電のデューティ比は３０
〜７０％の範囲内にあることを特徴とする請求項１、請
求項２のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014305A JP2001210800A (ja) | 2000-01-24 | 2000-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014305A JP2001210800A (ja) | 2000-01-24 | 2000-01-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001210800A true JP2001210800A (ja) | 2001-08-03 |
Family
ID=18541782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014305A Withdrawn JP2001210800A (ja) | 2000-01-24 | 2000-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001210800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7563672B2 (en) | 2005-11-12 | 2009-07-21 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit devices including metal-insulator-metal capacitors |
-
2000
- 2000-01-24 JP JP2000014305A patent/JP2001210800A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7563672B2 (en) | 2005-11-12 | 2009-07-21 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit devices including metal-insulator-metal capacitors |
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