KR20190045129A - 커패시터 구조물 및 이의 제조 방법 - Google Patents

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Abstract

구조물은 반도체 기판, 및 도체-절연체-도체 커패시터를 포함한다. 도체-절연체-도체 커패시터는 반도체 기판 상에 배치되고, 제 1 도체, 질소 함유 유전체층, 및 제 2 도체를 포함한다. 질소 함유 유전체층은 제 1 도체 상에 배치되고, 제 2 도체는 질소 함유 유전체층 상에 배치된다.

Description

커패시터 구조물 및 이의 제조 방법{CAPACITOR STRUCTURE AND METHOD OF MAKING THE SAME}
커패시터는 많은 상이한 집적 회로 애플리케이션들에 배치되므로, 금속-산화물-반도체(metal-oxide-semiconductor; MOS) 커패시터, PN 접합 커패시터, 폴리실리콘-절연체-폴리실리콘(polysilicon-insulator-polysilicon; PIP) 커패시터, 및 금속-절연체-금속(metal-insulator-metal; MIM) 커패시터와 같은 다양한 타입의 커패시터들이 원하는 목적에 맞게 개발된다.
온칩 수동 소자들 중, MIM 커패시터는, 예를 들어, 낮은 전극 저항으로 인해 무선 주파수 집적 회로(radio frequency integrated circuit; RFIC), 혼합 신호(아날로그/디지털 회로) 애플리케이션, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM), 저항 랜덤 액세스 메모리(resistive random access memory; RRAM), 로직 동작 회로, 및 다이오드에 종종 이용된다. MIM은 보통 전력 네트워크 잡음을 차단하기 위해 디커플링 커패시터로서 사용된다. MIM 커패시터는 아날로그-디지털 변환, 필터링, 및 전송 라인의 종료와 같은 아날로그 기능을 갖는다. MIM은 또한 주파수 및 온도 특성 때문에 다른 타입의 커패시터에 비해 장점을 제공한다. 많은 통신 애플리케이션들에서, 구체적으로, 휴대용 디바이스에서, 저손실 및 비교적 작은 온도 선형성이 크게 요구된다. 종래의 MIM 커패시터는 두 개의 전극, 및 절연체 역할을 하는 두 개의 전극 사이에 개재된 유전체층을 포함한다. 커패시턴스, 인가된 전압 당 MIM 커패시터에 의해 유지되는 전하의 양은 특정 요인, 즉, 두 개의 전극의 면적과 유전체층의 유전 상수에 의존한다. MIM 커패시터는 일반적으로 금속 상호 접속 레벨에서 형성되고, 금속의 불량한 기계적 또는 화학적 안정성으로 인해 야기되는 일부 역효과를 보인다.
본 발명개시에 따른 일부 실시예들에서, 구조물이 제공된다. 구조물은 반도체 기판, 및 반도체 기판 상에 배치된 도체-절연체-도체 커패시터를 포함한다. 도체-절연체-도체 커패시터는 제 1 도체, 제 1 도체 상에 배치된 질소 함유 유전체층, 및 질소 함유 유전체층 상에 배치된 제 2 도체를 포함한다.
본 발명개시에 따른 일부 실시예들에서, 구조물이 제공된다. 구조물은 반도체 기판, 및 그 위에 배치된 도체-절연체-도체 커패시터를 포함한다. 도체-절연체-도체 커패시터는 제 1 도체, 제 1 도체 상에 배치된 유전체층, 유전체층 상에 배치된 다층 차단층, 및 차단층 상에 배치된 제 2 도체를 포함한다.
본 발명개시에 따른 일부 실시예들에서, 방법이 제공된다. 방법은 반도체 기판을 제공하는 단계를 포함한다. 그런 다음, 제 1 도체가 반도체 기판 상에 퇴적된다. 그 뒤에, 유전체층이 제 1 도체 상에 퇴적된다. 유전체층은 표면을 갖고, 그 표면은 질소 가스로 처리된다. 마지막으로, 제 2 도체가 유전체층의 처리된 표면 상에 퇴적된다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라 반도체 기판 상에 배치된 질소 함유 금속-절연체-금속 커패시터를 도시하는 횡단면도이다.
도 2a는 본 발명개시의 일부 실시예들에 따라 차단층을 갖는 질소 함유 금속-절연체-금속 커패시터를 도시하는 횡단면도이다.
도 2b는 본 발명개시의 일부 실시예들에 따라 복수의 차단층을 갖는 질소 함유 금속-절연체-금속 커패시터를 도시하는 횡단면도이다.
도 3은 본 발명개시의 일부 실시예들에 따라 복수의 차단층을 갖는 금속-절연체-금속 커패시터를 도시하는 횡단면도이다.
도 4는 본 발명개시의 일부 실시예들에 따라 질소 가스 처리된 금속-절연체-금속 커패시터를 제조하는 방법을 도시하는 흐름도이다.
도 5a 내지 도 5e는 본 발명개시의 일부 실시예들에 따라 질소 가스 처리된 금속-절연체-금속 커패시터를 제조하는 방법이다.
도 6a 내지 도 6f는 본 발명개시의 일부 실시예들에 따라 복수의 차단막을 갖는 질소 가스 처리된 금속-절연체-금속 커패시터를 제조하는 방법이다.
다음의 발명개시는 제공된 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
본 발명개시는 커패시터 구조물 및 이의 제조 방법에 관한 것이다. 실시예들은 특정한 문맥, 즉, 금속-절연체-금속(metal-insulator-metal; MIM) 커패시터에 대하여 기술될 것이다.
MIM 커패시터는 많은 집적 회로 애플리케이션들에서, 특히, 셀룰러 폰 및 무선 디바이스와 같은 고주파 통신 애플리케이션에서 널리 이용된다. 커패시터는 일반적으로 밑에 있는 반도체 기판에 의해 야기되는 기생 커패시턴스의 영향을 최소화하기 위해서, 집적 회로의 가장 바깥쪽 금속층들(예컨대, M5 층과 M6 층 사이)에 배치된다. 일반적으로 말하면, 디커플링 애플리케이션은 누설 전류에 대한 낮은 요구 사항을 갖고, 아날로그 애플리케이션은 더욱 면밀한 커패시터 매칭 및 비교적 매끄러운 전압 선형성을 요구한다. 디바이스 오동작을 피하기 위해서, 작은 규모로 변동하는 원하는 범위 내에서 커패시턴스를 유지하는 것이 중요하다. 바람직한 저항 및 커패시턴스(RC) 지연 시간에 의해, 구리(Cu)의 이용이 일반 회로 성능을 개선하지만, 그러나, 비아 홀이 상부 상호 접속부와 하부 상호 접속부를 연결시키기 위해 형성되는 경우, 동작 동안에 구리 오염을 MIM 디바이스 내에 몰아넣을 수 있다. 이러한 원하지 않는 구리 원자/입자는 결정립계(grain boundary), 결함 또는 핀홀을 따라 이동하고, 이는 평탄화에서 문제로 이어질 수 있고, 최악의 경우에 파괴 전압을 감소시킬 수 있다.
보다 구체적으로, 구리 원자/입자가 이온화 에너지를 극복하고 이온된 이후에, 구리 이온이 유전체층으로 이동하여 캐소드 표면에 쌓인다. 구리 이온의 응집(aggregation)은 이온화 에너지 문턱값의 감소 및 전위의 증가를 야기한다. 그런 다음, 구리 이온은 캐소드에서 구리 원자로 환원되고, 이온화 에너지 및 전위의 불균형은 더욱 증가한다. 따라서, 이것은 유전체 파괴의 티핑 포인트로 이어진다.
M4 레벨에서 초기에 발생할 수 있는 에칭 동안, 구리 입자가 플라즈마 또는 대기에 도입된다. 바이어스를 인가하면, 구리 원자는 전극에 걸쳐 드리프트되고, 유전체층으로 확산된다. 구리의 오염은 앞서 언급한 바와 같이 유전체 파괴 전압 문턱값의 감소를 야기한다. 낮은 유전체 파괴 전압은 디바이스 파괴와 강하게 관련된다. 비교적으로 낮은 농도, 즉, 9E10의 구리 원자는 조기 전압 파괴를 동반할 것이다. 게다가, 후속의 비아 홀 충전 공정에 의해 충전될 수 없는 구리 결정 및 핀홀이 형성된다. 이러한 타입의 초기 단계 결함이 종종 관찰되므로, 에칭 공정에서 구리 오염을 최소화하는 것이 중요하다.
본 발명개시의 일부 실시예들에 따라, 질소 함유 커패시터(200)를 도시하는 도 1을 참조한다. 질소 함유 커패시터(200)는 반도체 기판(100) 상에 배치된다. 반도체 기판(100)은 고주파 애플리케이션 등을 위한 변조 도핑 전계 효과 트랜지스터(modulation doped filed effect transistor; MODFET), 금속 반도체 전계 효과 트랜지스터(metal-semiconductor field effect transistor; MESFET)와 같은 부분적으로 완전한 반도체 회로를 갖는다. 부분적으로 완전한 반도체 기판의 상세한 구조는 명확함을 위해 도시되지 않는다. 기판은 통상적으로 로직 애플리케이션에 종종 이용되는 다양한 유전체층들을 갖는 실리콘이지만, 본 발명개시는 다른 반도체 기판에도 적용 가능하다.
질소 함유 커패시터(200)는 반도체 기판(100) 상에 배치된다. 도 1에 도시된 바와 같이, 일부 실시예들에서, 질소 함유 커패시터(200)는 제 1 도체(210), 그 위에 후속적으로 적층된 질소 함유 유전체층(230), 및 제 2 도체(250), 및 상위층들(270)을 포함한다. 제 1 도체(210) 및 제 2 도체(250)는 티타늄 질화물 등으로 만들어질 수 있다. 제 1 도체 및 제 2 도체는 원하는 성능을 제공하기 위해서, 동일한 물질 또는 상이한 물질을 이용할 수 있다. 제 1 도체(210)는 반도체 기판(100) 상에 배치된다. 질소 함유 유전체층(230)은 제 1 도체(210) 상에 배치된다. 보다 구체적으로, 유전체층(230)의 표면이 질소 가스에 의해 처리된다. 이러한 인터페이스 질화는 질소 가스의 일부분이 유전체층(230) 위에 분산되도록 허용하고, 더욱 중요하게, 유전체층(230)의 일부분을 침투하도록 허용한다. 이러한 처리는 5 옹스트롬(Å) 이내의 유전체층(230)의 두께를 점유하고, 동시에, 유전체층(230)에 라미네이트하는 얇은 질소 함유막(230a)을 야기한다. 다시 말해서, 질소 함유 유전체층(230)은 그 일부분에 소량의 질소 입자를 포함한다.
유전체층(230)을 위한 물질은 하나 이상의 산화물 물질을 포함할 수 있다. 적합한 산화물 물질의 예는, 하프늄 산화물, 알루미늄(II) 산화물, 탄탈룸 산화물 및 지르코늄 산화물, 또는 이들의 유도체, 또는 이들의 조합을 포함한다. 다른 산화물 물질은, 하프늄 실리케이트, 하프늄 실리콘 산화질화물, 란타늄 산화물, 란타늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합을 포함한다. 하나 이상의 산화물 물질들 각각은 또한 티타늄, 지르코늄 또는 이들의 조합의 그룹으로부터 선택된 물질로 도핑될 수 있다. 질소 가스는 질소(N2), 수소 질화물(암모니아, NH3), 아산화질소(N2O) 및 이들의 조합의 그룹으로부터 선택된다.
제 2 도체(250)는 질소 함유 유전체층(230) 상에 배치된다. 디커플링 커패시터의 경우, 그 뒤에, 실리콘 산화질화물층이 제 2 도체(250) 상에 배치되고, 이어서 산화 처리를 이용하는 실리콘 질화물층이 그 위에 배치된다. 그런 다음, 커패시터는 패턴화되고, 다음으로, 질화물층은 익스트림 로우-k(extremely low-k; ELK) 유전체층으로 충전되어, 그 상부를 마무리한다. 당업자는 제 2 도체(250) 위에 물질들을 적층하는 것은 상이한 요구 사항에 따라 달라질 수 있다는 것을 인식해야 하고, 이하에, 이들은 도 1에 도시된 바와 같이 상위층(270)으로서 총괄하여 지정된다. 비아 홀(290)은 종래의 포토리소그래픽 기술에 의해 형성된다. 비아 홀(290)은 금속 상호 접속부를 위해 에칭되고, 제 1 도체(210) 및 제 2 도체(250)를 노출시킨다.
밑에 있는 금속층(예컨대, M4)을 노출시키기 위해 에칭을 수행할 때, 특히, 로직 동작에서, 구리 입자는 플라즈마 또는 대기에 필연적으로 분배된다. 질소 함유층(230)의 존재 시에, 바이어스를 인가하면, 구리 입자는 디캡 영역에서 비아 홀(290)을 통해 얇은 질소 함유막(230a)에 걸쳐 확산될 가능성이 더 적으므로, 핀홀의 발생 또는 결정립계 형성을 감소시킬 수 있다. 얇은 질소 함유막(230a)은 높은 파괴 전압 또는 구리 오염에 의해 유도되는 다른 검출을 유지하기 위해서, 유전체층(230)의 캐소드로의 빠른 구리 드리프팅을 방지한다. 일반적으로, 질소 함유층(230)의 도입은 구리-유도 전압 파괴를 감쇠시킨다.
본 발명개시의 일부 실시예들에 따라 차단층(240)을 갖는 질소 함유 금속-절연체-금속 커패시터(201)의 횡단면도를 도시하는 도 2a를 참조한다. 질소 함유 MIM 커패시터(201)는 앞서 기술된 바와 같은 커패시터(200)와 유사하고, 차이가 반복을 피하기 위해 이하에 상세히 설명될 것이다. 커패시터(200)의 기존 구조물에 더하여, 커패시터(201)는 질소 함유층(230) 상에 배치된 차단층(240)을 더 포함하고, 이는 질소 가스 처리된 유전체층(230)과 제 2 도체(250) 사이에 개재된다. 차단층(240)은 탄탈룸(Ta), 탄탈룸 질화물(TaN) 또는 티타늄 질화물(TiN)의 단일 막으로 형성될 수 있다. 대안적으로, 차단층(240)은 다층성일 수 있다. 다시 말해서, 차단층(240)은 적어도 두 개의 차단막으로 구성될 수 있다. 다층 차단층(240)은 Ta, TaN 또는 TiN으로 만들어진 차단막의 스택을 가질 수 있다. 차단막 각각의 물질은 Ta, TaN 및 TiN의 그룹에서 독립적으로 선택되므로, 차단층(240)은 상이한 물질로 만들어진 막을 가질 수 있다는 것을 유념해야 한다. 명확함을 위해, 다층 차단층(240)은 도 2a에서 벌크 블록으로서 도시된다.
차단층(240)으로서 탄탈룸, 탄탈룸 질화물, 또는 티타늄 질화물의 이용에 더하여, 도 2b는 본 발명개시의 일부 실시예들에 따라 또 다른 질소 함유 커패시터(202)를 도시한다. 커패시터(201)와 커패시터(202) 간의 차이가 이하에 기술된다. 질소 함유 커패시터(202)는 커패시터(201)와 유사하지만, 차단층(240)은 상이한 형태로 있다. 보다 구체적으로, 차단층(240)은 질소 함유 차단막으로 형성된다. 도 2b에 도시된 바와 같이, 차단층(240)은 제 1 차단막(241) 및 제 2 차단막(242)을 포함한다. 더욱이, 차단막 각각, 즉, 제 1 차단막(241) 및 제 2 차단막(242)은 질소 가스에 의해 처리된다. 인터페이스 질화는 제 1 차단막(241)의 표면에 질소 침투를 야기하므로, 그 위에 얇은 질소막(241a)이 형성된다. 제 2 차단막(242)은 제 1 질소 함유 차단막 상에 배치되고, 그런 다음, 마찬가지로, 인터페이스 질화는 제 2 차단막(242)의 표면 상에 동일한 효과를 갖도록 수행된다. 차단층(240)은 결국 다층 차단막의 스택이 되고, 이들 각각은 그 표면에서 질소성이 된다. 마지막으로, 제 2 도체(250) 및 상위층들(270)은 계속하여 제 2 질소 함유 차단막(242) 상에 배치된다. 차단층(240) 및 질소 처리의 조합은, 에칭 시에 구리 확산에 대하여 더욱 철저한 보호를 허용한다. 다시 말해서, 구리 입자에 대한 저항을 나타내는 질소 함유 유전체층(230)에 더하여, 커패시터(202)는 복수의 질소 함유 차단막에 의해 구리 축적의 경향을 더욱 저하시킨다. 다층 차단층(240)은, 첫째 이용되는 물질 및 둘째 다층 구조물 때문에, 구리 결정화를 최소화한다. 다층 구조물은 차단 기능을 보강할 뿐만 아니라, 임의의 잠재적 결함 발생을 끝낼 수 있다. 구체적으로, 차단막은 시간적인 측면에서 구리 확산을 늦춘다. 핀홀 또는 결정립계가 형성되더라도, 결점이 작은 치수 및 비교적 작은 영역에 포함되도록 다른 차단막이 차단층의 별개의 인터페이스를 만들기 때문에, 그 성장이 중단된다. 전체적인 결과는 구리 오염이 최소화되고, 유전체 파괴 전압이 적정한 수준에서 유지될 수 있다는 것이다.
질소 함유 차단막의 수는 도 2b에 도시된 바와 같이 두 개로 제한되지 않는다는 것을 이해해야 한다. 차단층(240)은 실제 실행에 따라 단일 층으로 구성되거나, 네 개, 일곱 개 또는 그 이상으로 구성될 수 있다. 도 2a 및 도 2b에 도시된 실시예는 본 발명개시의 범위를 제한하기 위한 것이 아니다.
구리 확산에 대항하는 특성을 크게 나타내는 탄탈룸 질화물이 R. A. Araujo에 의해 경험적 연구로 입증되었다. 표 1에 도시된 바와 같이, 검출 중인 불순물은 구리였고, 티타늄 질화물은 주어진 치수 및 온도 하에서 결정립계 형성으로부터 물질을 보호하는데 이용되었다. 마지막 열은, 바이어스가 25 nm 두께의 기판에 인가될 때의 구리 확산 시간을 도시한다. 마지막 열에 있는 숫자는 방정식 처리에 의한 추정치였다. 400-650 ℃에서, TiN은 0.052 초만큼 구리 확산을 지연시킬 수 있다는 것을 표 1로부터 알 수 있다. 이것이 TaN이 되면, 효과는 20,000 초로 많이 성장하고, 이는 TiN에 비해 상당한 증가이다.
표 1
TiN 또는 TaN을 통한 구리의 확산
불순물 나노결정 메커니즘 D0[㎠s-1] 온도[℃] 시간[s]
Cu TiN 결정립계 6.0E-11 400-650 5.2E-02
Cu TaN 결정립계 1.6E-16 600-700 2.0E4
차단층(240)은 특정 배치와 함께 더욱 특정 물질 요구 사항을 가질 수 있다. 일부 실시예들에서, 커패시터(202)는 복수의 제 1 차단막(241) 및 복수의 제 2 차단막(242)을 포함한다. 보다 구체적으로, 제 1 차단막(241)의 물질은 티타늄 질화물이다. 복수의 제 1 차단막(241)은 여러 주기의 티타늄 질화물 퇴적에 의해 구성되고, 티타늄 질화물 라미네이트 각각은 질화 가스에 의해 처리된다. 제 2 차단막(242)의 물질은 탄탈룸 질화물이다. 유사하게, 제 2 차단막(242)은 여러 주기의 탄탈룸 질화물 퇴적에 의해 구성되고, 탄탈룸 질화물 각각은 질소 가스에 의해 처리된다. 질소 함유 티타늄 질화물로 만들어진 제 1 차단막(241)의 적층은, 질소 함유 유전체층(230) 상에 배치된다. 질소 함유 탄탈룸 질화물로 만들어진 제 2 차단막(242)의 적층은 제 1 차단막(241) 상에 배치되고, 제 2 도체(250)에 가깝다. 제 2 차단막(242)의 더미는 5 옹스트롬(Å) 이상인 집단 두께를 갖는다. 제 2 차단막(242)의 두께가 5 Å 미만이면, 구리 확산을 차단하는 효과는 손상될 수 있다. 이러한 배치는 적정한 파괴 전압을 유지하기 위해 커패시터에 유익하고, 동시에 유전체 기능은 최소로 영향을 받는다. 질소 함유 유전체층(230)에 대한 티타늄 질화물의 근접성은, 유사한 물질로 인해 커패시터의 성능을 보장한다. 탄탈룸 질화물을 이용하는 제 2 차단막(242)은 표 1에 도시된 바와 같이 구리 확산에 대항하여 더욱 강력한 장벽을 제공할 수 있다. 복수의 차단막은 구리 오염 또는 구리-유도 낮은 파괴 전압을 감소시키기 위해서, 다중 인터페이스의 개별 차단층(240)을 생성한다.본 발명개시에 따른 일부 실시예들에서, MIM 커패시터 구조물(300)이 제공된다. 이제 도 3을 주목한다. 구조물(300)은 반도체 기판(101), 제 1 도체(310), 유전체층(330), 다층 차단층(340), 제 2 도체(350) 및 상위층들(370)을 포함한다. 제 1 도체(310)는 반도체 기판(101) 상에 배치되고, 유전체층(330)은 제 1 도체(310) 상에 배치된다. 다층 차단층(340)은 유전체층(330) 상에 배치된다. 다층 차단층(340)은 하나 이상의 차단막을 갖는다. 본 실시예에서, 다층 차단층(340)은 제 1 차단막(341) 및 제 2 차단막(342)을 포함한다. 차단막의 물질은 탄탈룸, 탄탈룸 질화물, 티타늄 질화물 등일 수 있다. 제 1 차단막(341) 및 제 2 차단막(342)은 상이한 물질로 만들어질 수 있다는 것을 이해해야 한다. 게다가, 차단막의 수는 도 3에 도시된 바와 같은 두 개로 제한되지 않는다. 차단층(340)은 원하는 목적에 따라, 네 개, 일곱 개, 또는 그 이상의 차단막을 포함할 수 있다. 제 2 도체(350)는 제 2 차단막(342) 상에 배치된다. Ta, TaN 또는 TiN은 구리 확산을 지연시키는데 양호한 능력을 나타내므로, 이러한 물질의 이용 및 차단층(340)과 같은 다층 구조물은 금속층 에칭을 수행할 때에 구리 오염을 효과적으로 최소화할 수 있다는 것이 앞서 논의되었다.
일부 실시예들에서, 복수의 제 1 차단막이 유전체층(330) 상에 배치된다. 제 1 차단막은 TiN으로 만들어진다. TaN으로 만들어진 복수의 제 2 차단막이 제 1 차단막 상에 배치되고, 제 2 도체(350)는 제 2 차단막 상에 배치된다. 제 2 차단막은 5 옹스트롬(Å) 이내의 집단 두께를 갖는다. 이러한 배치는 TiN 및 TaN의 전기적 특성에 기인한다. TiN은 유전체층(330) 상에 적은 영향을 미치고, TaN은 표 1에 도시된 바와 같이 TiN보다 더욱 양호한 구리 지연을 보인다. 이와 관련하여, 구리 입자는 제 1 차단막 및 제 2 차단막에 의해 차단된다. 핀홀 또는 결정립계가 형성되더라도, 다층 차단층(340)은 얇은 프로파일 및 불리한 활동을 중지시킬 다수의 인터페이스 블록 때문에 추가의 결함 성장을 억제한다.
본 발명개시는 또한 커패시터 구조물을 제조하는 방법을 제공한다. 도 4 및 해당 설명은 질소 함유 캐패시터를 제조하는 단계를 도시하는 흐름도에 관한 것이고, 이것은 본 명세서에 기술된 본 발명개시의 양태를 제한하는 것으로서 해석되거나 이해되기 위한 것이 아니다. 먼저, 반도체 기판이 제공된다. 다음으로, 제 1 도체가 반도체 기판 상에 퇴적된다. 그런 다음, 유전체층이 제 1 도체 상에 퇴적된다. 유전체층은 제 1 도체와의 인터페이스에 대향하는 표면을 갖는다. 유전체층의 표면은 질소 가스로 처리된다. 마지막으로, 제 2 도체가 유전체층의 처리된 표면 상에 퇴적된다.
이제, 본 발명개시의 일부 실시예들에 따라 질소 가스 처리된 금속-절연체-금속 커패시터를 제조하는 방법을 도시하는 도 5a 내지 도 5e를 주목한다. MIM 커패시터는 상이한 애플리케이션들에 배치될 수 있고, 이하에, 설명은 핵심 커패시터 요소의 구성에 집중한다. 당업자는 커패시터가 디바이스와 적절히 통합하도록 추가의 처리를 필요로 할 수 있다는 것을 이해해야 한다.
도 5a에 도시된 바와 같이, 반도체 기판(400)이 제공된다. 반도체 기판(400)은 부분적으로 완전할 수 있고, 예를 들어, MODFET 또는 MESFET의 일부분일 수 있다. 본 실시예에서, 기판(400)은 도핑된 실리케이트 글래스층을 갖는 실리콘 카빈이다. 다음으로, 도 5b에 도시된 바와 같이, 제 1 도체(410)가 반도체 기판(400) 상에 퇴적된다. 제 1 도체(410)는 열 분해, 화학적 기상 증착(chemical vapor deposition; CVD), 펄스 화학적 기상 증착, 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PE-CVD), 원격 플라즈마 강화 화학적 기상 증착, 원자층 증착(atomic layer deposition; ALD), 플라즈마 강화 원자층 증착(plasma enhanced atomic layer deposition; PE-ALD), 물리적 기상 증착(physical vapor deposition; PVD) 또는 이들의 조합과 같은 다양한 퇴적 기술들에 의해 퇴적될 수 있다. 이제 도 5c를 주목한다. 제 1 도체(410)의 퇴적에 뒤이어, 유전체층(420a)이, 예를 들어, 물리적 기상 증착에 의해, 제 1 도체(410) 상에 퇴적된다. 그 뒤에, 유전체층(420a)은 질소 가스에 의해 처리된다. 질소 가스 처리는 도 5d의 유전체층(420a) 상의 얇은 질소 함유막(420b)의 형성을 야기한다. 게다가, 질소 입자는 유전체층(420a)의 표면을 통해 침투하고, 5 옹스트롬 미만의 유전체층(420a)의 두께를 침입한다. 그 결과, 유전체층은 유전체층(420a) 및 얇은 질소 함유막(420b)을 포함하는 질소 함유 유전체층으로 변환된다. 마지막으로, 제 2 도체(430)가 도 5e에 도시된 바와 같이 질소 처리된 유전체층 상에 퇴적된다.
질소(N2), 수소 질화물(암모니아, NH3), 아산화질소(N2O) 등을 포함하는 질소 가스로 유전체층(420a)을 처리함으로써, 얇은 질소 함유막(420b)은 그 보호 기능을 확장하기 위해서 유전체층(420a)을 코팅할뿐만 아니라, 유전체층(420a)의 일부분을 점유하기 때문에, 커패시터는 구리 확산에 대항하여 큰 저항을 나타낸다. 금속의 캐소드에서의 구리 원자의 응집은 구리 이온화로 이어지고, 그 축적 효과는 전류 증가이기 때문에, 이러한 차단 효과는 중요하다. 구리 입자로 인한 높은 전류는 디바이스 제조에서 문제 상황을 일으킬 저하된 파괴 전압으로 이어진다.
도 6a 내지 도 6f는 본 발명개시의 일부 실시예들에 따라, 차단막을 갖는 질소 가스 처리된 금속-절연체-금속 커패시터를 제조하는 방법이다. 도 6a는 도 5d에 도시된 중간물에서 시작하고, 기초의 제조는 동일하다. 이제 도 6b를 주목한다. 유전체층(420a)의 표면이 질소 가스로 처리되고 얇은 질소 함유막(420b)이 그 위에 형성된 이후에, 제 1 차단막(440a)이 유전체층(420a)의 처리된 표면 상에 퇴적된다. 제 1 차단막(440a)은, 예를 들어, 물리적 기상 증착에 의해 퇴적된다. 제 1 차단막(440a)의 물질은 탄탈룸, 탄탈룸 질화물, 티타늄 질화물 등일 수 있다. 차단막의 퇴적에 더하여, 제 1 차단막(440a)은 도 6c에 도시된 바와 같이, 그 위에 얇은 질소 함유막(440b)을 형성하기 위해 질소 가스로 처리된다. 질소 가스 처리에 뒤이어, 제 2 차단막(442a)이, 예를 들어, 도 6d에 도시된 바와 같이 물리적 기상 증착에 의해 퇴적된다. 제 2 차단막(442a)은 제 1 차단막(440a)과 같은 물질 또는 그것과는 상이한 물질로 만들어질 수 있다. 마찬가지로, 도 6e에서, 제 2 차단막(442a)은 그 위에 얇은 질소 함유막(442b)을 형성하기 위해서 질소 가스로 처리된다. 마지막으로, 도 6f에 도시된 바와 같이, 제 2 도체(430)가 질소 가스 처리된 제 2 차단막(442b) 위에 퇴적된다.
얇은 질소 함유막(440b 및 442b)와 함께 제 1 차단막(440a) 및 제 2 차단막(442a)은 구리 확산을 차단하는 능력을 향상시킨다. 도 6a 내지 도 6f에 도시된 바와 같이, 다수의 퇴적이 이 방법의 핵심이다. 우선, 벌키 블록 대신에 층층으로 차단막을 퇴적할 때, 차단막 각각이 비교적 얇은 프로파일을 갖기 때문에, 핀홀 또는 결정립계는 형성될 가능성이 더 적다. 둘째, 핀홀 또는 결정립계가 형성되더라도, 개별 형성 공정, 즉, 연이은 층의 퇴적으로 인해 그 발생은 중단된다. 셋째, 질소 가스 처리된 차단막은, 다른 단계들이 구리 오염 전에 일어나도록 허용하기 위해서 윈도우를 생성하도록 하여, 구리 확산의 속도를 효과적으로 늦출 수 있다. 종합적으로, 구리 유도 전압 파괴는 다단계 퇴적 공정으로 발생할 가능성이 더 적다.
차단막의 수는 앞서 기술된 실시예들로 제한되지 않는다는 것을 이해해야 한다. 다시 말해서, 유전체층(420b)의 처리된 표면 상에 퇴적된 한 개, 세 개, 여덟 개 또는 그 이상의 차단막이 있을 수 있다. 인터페이스 질화 처리는 또한 차단막 각각에 선택적이다. 예를 들어, 제 1 차단막(440a)은 질소 가스 처리없이 퇴적될 수 있다. 인터페이스 질화는 구리 확산을 더욱 방지하는 방법이며, 또한, 차단막 단독으로도 상이한 정도로 동일한 기능을 나타낸다는 것을 역시 이해해야 한다.
일부 실시예들에서, 차단막의 물질 및 배치는 더욱 구체적이다. 예를 들어, 티타늄 질화물로 만들어진 복수의 제 1 차단막이, 예를 들어, 물리적 기상 증착에 의해 유전체층(420b)의 길소 가스 처리된 표면 상에 형성된다. 다음으로, 티타늄 질화물로 만들어진 복수의 제 2 차단막이 복수의 제 1 차단막 상에 형성된다. 제 2 차단막은 5 옹스트롬(Å) 이내의 집단 두께를 갖는다. 제 1 차단막 및 제 2 차단막 각각은 질소 가스에 의해 제각기 처리될 수 있다. 이제, 도 6e를 주목하고, 도 6e는 결과 생성물의 유사한 다수의 퇴적을 도시한다. 티타늄 질화물 및 탄탈룸 질화물의 배치는 전기적 특성 성능에서 중요성을 갖는다. 보다 구체적으로, 티타늄 질화물은 보통의 유전체층 동작을 유지하기 위해서, 유전체층에 대한 전기적으로 최소 불리한 영향을 나타낸다. 반면에, 표 1에 도시된 바와 같이, 탄탈룸 질화물은 구리 확산에 대한 더욱 지속적인 저항을 나타낸다. 구리 확산의 시간은 25 nm 두께의 유전체층에 대해 20000 초 동안 드래그될 수 있다. 대략 7 nm의 두께를 갖는 유전체층의 경우, 구리 확산 시간은 대략 540 초로 여전히 비교적 느릴 것이다. 지연된 확산은 구리 오염 전에 다른 절차가 일어나도록 충분한 시간을 허용할 수 있다.
본 발명개시는 질소 함유 유전체층을 갖는 커패시터 구조물을 제공한다. 질소 가스가 질소 함유 유전체층의 일부분 내에 침투하고, 초기 단계에 낮은 파괴 전압을 야기할 수 있는 빠른 구리 확산으로부터 유전체층을 보호하기 위해서 그 위에 박막을 형성한다. 질소 함유 유전체층에 더하여, 차단층의 추가는 구리 입자 분열에 맞서 커패시터 능력을 더욱 향상시킨다. 차단층은 다수 층의 차단막을 포함한다. 다층 구조물로 인해, 구리 유도 핀홀 또는 결정립계는 차단막 각각의 얇은 프로파일로 인해 형성 가능성이 더 적다. 게다가, 차단막 각각은, 커패시터가 질소 함유막 및 차단막 양자 모두의 존재 시에, 빠른 구리 확산으로부터 철저히 보호되도록, 질소 가스에 의해 처리될 수 있다. 질소 가스 없는 차단막 단독은 또한 구리 입자 침입을 효과적으로 억제할 수 있다. 본 발명개시는 또한 커패시터 구조물을 제조하는 방법을 제공한다. 제 1 도체가 부분적으로 완전한 반도체 구조물 상에 배치되고, 그런 다음, 유전체층이 퇴적된다. 유전체층은 나중에 질소 가스에 의해 처리되고, 얇은 질소 함유막이 유전체층 위에 형성되며, 동시에, 유전체층의 일부분은 소량의 질소 가스를 포함한다. 인터페이스 질화는 에칭 시에 빠른 구리 확산을 방지할 수 있다. 게다가, 차단막은 처리된 유전체층 상에 층층으로 퇴적된다. 다수의 퇴적은 각각의 막의 얇은 프로파일 및 개별 형성 공정으로 인해, 핀홀 또는 결정립계 발생을 효과적으로 방지할 수 있다. 구리 오염의 정도는 질소 함유 유전체층 또는 차단막의 존재시에 최소화되고, 다수의 퇴적 및 개별 차단막 형성은 전압 파괴와 같은 축적 전기적 결함을 더욱 억제한다.
본 발명개시에 따른 일부 실시예들에서, 구조물이 제공된다. 구조물은 반도체 기판, 및 반도체 기판 상에 배치된 도체-절연체-도체 커패시터를 포함한다. 도체-절연체-도체 커패시터는 제 1 도체, 제 1 도체 상에 배치된 질소 함유 유전체층, 및 질소 함유 유전체층 상에 배치된 제 2 도체를 포함한다.
본 발명개시에 따른 일부 실시예들에서, 구조물이 제공된다. 구조물은 반도체 기판, 및 그 위에 배치된 도체-절연체-도체 커패시터를 포함한다. 도체-절연체-도체 커패시터는 제 1 도체, 제 1 도체 상에 배치된 유전체층, 유전체층 상에 배치된 다층 차단층, 및 차단층 상에 배치된 제 2 도체를 포함한다.
본 발명개시에 따른 일부 실시예들에서, 방법이 제공된다. 방법은 반도체 기판을 제공하는 단계를 포함한다. 그런 다음, 제 1 도체가 반도체 기판 상에 퇴적된다. 그 뒤에, 유전체층이 제 1 도체 상에 퇴적된다. 유전체층은 표면을 갖고, 그 표면은 질소 가스로 처리된다. 마지막으로, 제 2 도체가 유전체층의 처리된 표면 상에 퇴적된다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 금속-절연체-금속 커패시터를 제조하는 방법에 있어서,
    반도체 기판 상에 제1 도체를 퇴적하는 단계;
    상기 제1 도체 상에 제 1 유전체층 - 상기 제 1 유전체층은 표면을 가짐 - 을 퇴적하는 단계;
    상기 제 1 유전체층 내로 질소 가스의 질소 입자들이 침투하도록 그리고 상기 제 1 유전체층의 표면 위에 질소 함유막을 형성하도록 상기 제 1 유전체층의 표면을 상기 질소 가스로 처리하는 단계;
    상기 질소 함유막 상에 제2 도체를 퇴적하는 단계;
    상기 제 1 유전체층 및 상기 제2 도체 상에 제 2 유전체층을 퇴적하는 단계; 및
    상기 제1 도체를 노출시키도록 상기 제 2 유전체층 내에 그리고 상기 제 1 유전체층을 관통하여 비아 홀을 형성하는 단계
    를 포함하는 금속-절연체-금속 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 질소 함유막 상에 차단막을 퇴적하는 단계를 더 포함하고, 상기 차단막은 탄탈룸(Ta), 탄탈룸 질화물(TaN), 또는 티타늄 질화물(TiN)로 만들어지는 것인, 금속-절연체-금속 커패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 질소 함유막 상에 복수의 차단막들을 각각 형성하는 단계를 더 포함하는, 금속-절연체-금속 커패시터 제조 방법.
  4. 제 3 항에 있어서, 상기 복수의 차단막들 각각은 탄탈룸, 탄탈룸 질화물, 또는 티타늄 질화물로 만들어지는 것인, 금속-절연체-금속 커패시터 제조 방법.
  5. 제 4 항에 있어서,
    상기 복수의 차단막들 각각을 질소 가스에 의해 각각 처리하는 단계를 더 포함하는, 금속-절연체-금속 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 질소 함유막 상에 복수의 제 1 차단막들을 형성하는 단계; 및
    상기 제 1 차단막들 상에 복수의 제 2 차단막들을 형성하는 단계를 더 포함하고, 상기 제 1 차단막들은 티타늄 질화물로 만들어지며, 상기 제 2 차단막들은 탄탈룸 질화물로 만들어지는 것인, 금속-절연체-금속 커패시터 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 및 제2 차단막들 각각을 질소 가스에 의해 각각 처리하는 단계를 더 포함하는, 금속-절연체-금속 커패시터 제조 방법.
  8. 금속-절연체-금속 커패시터를 제조하는 방법에 있어서,
    반도체 기판의 바로 위에 제 1 도체를 퇴적하여 상기 제 1 도체 전체가 동일한 물질로 만들어지도록 상기 제 1 도체를 퇴적하는 단계; 및
    상기 제 1 도체 상에 제 1 유전체층 - 상기 제 1 유전체층은 표면을 가짐 - 을 퇴적하는 단계;
    상기 제 1 유전체층 내로 질소 가스의 질소 입자들이 침투하도록 그리고 상기 제 1 유전체층의 표면 위에 질소 함유막을 형성하도록 상기 제 1 유전체층의 표면을 상기 질소 가스로 처리하는 단계;
    상기 질소 함유막 상에, 제 1 도전성 재료를 포함하는 차단막을 퇴적하는 단계;
    상기 차단막 상에, 상기 차단막의 제 1 도전성 재료와는 상이한 제 2 도전성 재료를 포함하는 제 2 도체를 퇴적하는 단계; 및
    상기 제 2 도체와 상기 제 1 유전체층 상에 제 2 유전체층을 퇴적하는 단계;
    상기 제 1 도체와 상기 제 2 도체 각각을 노출시키도록 제 1 비아 홀과 제 2 비아 홀을 형성하는 단계를 포함하고, 상기 제 1 비아 홀은 상기 제 2 유전체층과 상기 제 1 유전체층을 관통하고, 상기 제 2 비아 홀은 상기 제 2 유전체층을 관통하는 것인, 금속-절연체-금속 커패시터 제조 방법.
  9. 금속-절연체-금속 커패시터를 제조하는 방법에 있어서,
    반도체 기판 상에 제 1 도체를 퇴적하는 단계;
    상기 제 1 도체 상에 제 1 유전체층 - 상기 제 1 유전체층은 표면을 가짐 - 을 퇴적하는 단계;
    상기 제 1 유전체층 내로 질소 가스의 질소 입자들이 침투하도록 그리고 상기 제 1 유전체층의 표면 위에 질소 함유막을 형성하도록 상기 제 1 유전체층의 표면을 상기 질소 가스로 처리하는 단계;
    상기 질소 함유막 바로 위에 제 2 도체를 퇴적하여 상기 제 2 도체 전체가 동일한 물질로 만들어지도록 상기 제 2 도체를 퇴적하는 단계;
    상기 제 1 유전체층 상에 제 2 유전체층을 퇴적하는 단계; 및
    상기 제 1 도체를 노출시키도록 상기 제 2 유전체층 내에 그리고 상기 제 1 유전체층을 관통하여 비아 홀을 형성하는 단계
    를 포함하는 금속-절연체-금속 커패시터 제조 방법.
  10. 제 8 항에 있어서,
    상기 차단막 상에 제2 차단막을 퇴적하는 단계를 더 포함하는, 금속-절연체-금속 커패시터 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728719B2 (en) * 2014-04-25 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage resistant RRAM/MIM structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000053454A (ko) * 1999-01-12 2000-08-25 루센트 테크놀러지스 인크 이중 다마스크 캐패시터를 갖는 집적 회로 디바이스 및관련 제조 방법
US20030008455A1 (en) * 2001-06-12 2003-01-09 Kyong- Min Kim Method for fabricating capacitor of semiconductor memory device
US20050062130A1 (en) * 2003-09-23 2005-03-24 Anthony Ciancio Semiconductor device and making thereof
US20070222071A1 (en) * 2005-02-14 2007-09-27 Bum Ki Moon Nitrogen Rich Barrier Layers and Methods of Fabrication Thereof
US20100090342A1 (en) * 2008-10-15 2010-04-15 Hui-Lin Chang Metal Line Formation Through Silicon/Germanium Soaking
US20100117197A1 (en) * 2004-12-30 2010-05-13 Jin-Youn Cho Semiconductor device and method for fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406447A (en) * 1992-01-06 1995-04-11 Nec Corporation Capacitor used in an integrated circuit and comprising opposing electrodes having barrier metal films in contact with a dielectric film
US6426249B1 (en) * 2000-03-16 2002-07-30 International Business Machines Corporation Buried metal dual damascene plate capacitor
KR100728962B1 (ko) * 2004-11-08 2007-06-15 주식회사 하이닉스반도체 지르코늄산화막을 갖는 반도체소자의 캐패시터 및 그 제조방법
US20060128127A1 (en) * 2004-12-13 2006-06-15 Jung-Hun Seo Method of depositing a metal compound layer and apparatus for depositing a metal compound layer
US7759747B2 (en) * 2006-08-31 2010-07-20 Micron Technology, Inc. Tantalum aluminum oxynitride high-κ dielectric
JP2011228462A (ja) * 2010-04-19 2011-11-10 Taiyo Yuden Co Ltd 薄膜キャパシタ
US8530320B2 (en) * 2011-06-08 2013-09-10 International Business Machines Corporation High-nitrogen content metal resistor and method of forming same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000053454A (ko) * 1999-01-12 2000-08-25 루센트 테크놀러지스 인크 이중 다마스크 캐패시터를 갖는 집적 회로 디바이스 및관련 제조 방법
US20030008455A1 (en) * 2001-06-12 2003-01-09 Kyong- Min Kim Method for fabricating capacitor of semiconductor memory device
US20050062130A1 (en) * 2003-09-23 2005-03-24 Anthony Ciancio Semiconductor device and making thereof
US20100117197A1 (en) * 2004-12-30 2010-05-13 Jin-Youn Cho Semiconductor device and method for fabricating the same
US20070222071A1 (en) * 2005-02-14 2007-09-27 Bum Ki Moon Nitrogen Rich Barrier Layers and Methods of Fabrication Thereof
US20100090342A1 (en) * 2008-10-15 2010-04-15 Hui-Lin Chang Metal Line Formation Through Silicon/Germanium Soaking

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