KR101090932B1 - 캐패시터 및 그의 제조방법 - Google Patents

캐패시터 및 그의 제조방법 Download PDF

Info

Publication number
KR101090932B1
KR101090932B1 KR1020080133890A KR20080133890A KR101090932B1 KR 101090932 B1 KR101090932 B1 KR 101090932B1 KR 1020080133890 A KR1020080133890 A KR 1020080133890A KR 20080133890 A KR20080133890 A KR 20080133890A KR 101090932 B1 KR101090932 B1 KR 101090932B1
Authority
KR
South Korea
Prior art keywords
capacitor
separator
upper electrode
hard mask
dielectric film
Prior art date
Application number
KR1020080133890A
Other languages
English (en)
Other versions
KR20100075248A (ko
Inventor
조진연
강영수
김종일
구상근
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020080133890A priority Critical patent/KR101090932B1/ko
Priority to EP09252370.3A priority patent/EP2202783B1/en
Priority to US12/603,124 priority patent/US8159046B2/en
Priority to JP2009280591A priority patent/JP2010153855A/ja
Publication of KR20100075248A publication Critical patent/KR20100075248A/ko
Priority to US12/985,812 priority patent/US8445991B2/en
Application granted granted Critical
Publication of KR101090932B1 publication Critical patent/KR101090932B1/ko
Priority to US13/415,947 priority patent/US8530323B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

본 발명은 MIM 캐패시터 제조공정시 폴리머나 전도성 잔류물이 발생되는 것을 최소화하고, 이를 통해 상부전극과 하부전극 간 또는 이웃한 도전층(배선)과의 단락을 방지하여 누설전류를 개선시킬 수 있는 캐패시터 및 그의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 하부전극과, 상기 하부전극의 일부를 덮도록 상기 하부전극 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 상부전극과, 상기 상부전극 상에 형성된 하드 마스크 패턴과, 상기 하드 마스크 패턴, 상기 상부전극 및 상기 유전체막의 측벽에 스페이서 형태로 형성된 분리막을 포함하는 캐패시터를 제공한다.
MIM, 상부전극, 하부전극, 캐패시터

Description

캐패시터 및 그의 제조방법{CAPACITOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 캐패시터 제조방법, 더욱 상세하게는, MIM(Metal-Insulator-Metal) 캐패시터 및 그의 제조방법에 관한 것이다.
MIM 캐패시터는 아날로그 및 RF(Radio Frequency) 회로에서 매우 중요하게 사용된다. MIM 캐패시터는 직렬 저항이 낮은 높은 Q(Quality factor)값의 캐패시터를 구현할 수 있다. 그리고, 낮은 써멀 버짓(thermal budget) 및 낮은 전원전압, 그리고 작은 기생성분을 가지기 때문에 아날로그 캐패시터의 대표적인 구조로 이용되고 있다.
도 1a 내지 도 1e는 종래기술에 따른 MIM 캐패시터의 제조방법을 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(101) 상에 형성된 하부배선(102) 상에 하부전극(103), 유전체막(104) 및 상부전극(105)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상부전극(105A)을 식각한다. 이 과정에서 유전체막(104A) 또한 일부 식각되고, 일정 두께는 하부전극(103) 상에 잔류될 수 있다.
이어서, 도 1c에 도시된 바와 같이, 잔류되는 유전체막(104B)을 식각한다.
이어서, 도 1d에 도시된 바와 같이, 하부전극(103A)과 하부배선(102A)을 식각한다.
이어서, 도 1e에 도시된 바와 같이, 층간 절연막(106)을 형성한 후 배선공정을 실시하여 층간 절연막(106) 내부에 고립된 제1 및 제2 비아(107, 108)를 형성하고, 그 상부에 상부배선(111)을 형성한다. 상부배선(111)은 적층막(109, 110)으로 형성한다.
그러나, 종래기술에 따른 MIM 캐패시터 제조방법에서는 제조공정 과정에서 발생되는 폴리머(polymer)나 각종 전도성 잔류물(residue)에 의해 상부전극(105A)과 하부전극(103A) 또는 하부전극(103A)의 일부로 작용하는 하부배선(102A)이 전기적으로 분리되지 않고 상호 단락된다. 이로 인해 누설전류가 발생되는 문제가 있다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, MIM 캐패시터 제조공정시 폴리머나 전도성 잔류물이 발생되는 것을 최소화하고, 이를 통해 상부전극과 하부전극 간 또는 이웃한 도전층(배선)과의 단락을 방지하여 누설전류를 개선시킬 수 있는 캐패시터 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 하부전극과, 상기 하부전극의 일부를 덮도록 상기 하부전극 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 상부전극과, 상기 상부전극 상에 형성된 하드 마스크 패턴과, 상기 하드 마스크 패턴, 상기 상부전극 및 상기 유전체막의 측벽에 스페이서 형태로 형성된 분리막을 포함하는 캐패시터를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 하부전극 상에 유전체막을 형성하는 단계와, 상기 유전체막 상에 상부전극을 형성하는 단계와, 상기 상부전극 상에 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 유전체막이 일정 두께로 잔류되도록 상기 상부전극을 식각하는 단계와, 상기 하드 마스크 패턴과 상기 유전체막의 상부면을 따라 분리막을 형성하는 단계와, 상기 분리막과 잔류된 유전체막을 식각 하여 상기 하드 마스크 패턴, 상기 상부전극 및 상기 유전체막의 측벽에 스페이서 형태로 상기 분리막을 잔류시키는 단계와, 상기 하부전극을 분리시키는 단계를 포함하는 캐패시터의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 상부전극과 유전체막의 측벽에 스페이서 형태로 보호막을 형성하여 상부전극과 하부전극을 전기적으로 분리시킴으로써 상부전극과 하부전극이 단락되는 것을 원천적으로 방지하여 캐패시터의 누설전류 특성을 개선시킬 수 있다.
둘째, 본 발명에 의하면, 상부배선과 중첩되지 않은 하부전극 상에 잔류된 유전체막을 모두 제거한 상태에서 상부배선과 하부전극을 접속하는 비아 형성공정을 실시함으로써 잔류되는 유전체막에 의해 야기되는 비아 저항을 개선시킬 수 있다.
셋째, 본 발명에 의하면, 상부전극 상에 하드 마스크 패턴을 형성하고, 측벽에는 스페이서 형태의 분리막을 함께 형성하여 상부전극을 완전히 외부 환경으로부터 격리시킴으로써 캐패시터의 누설전류 특성을 개선시켜 신뢰성을 향상시킬 수 있다.
넷째, 본 발명에 의하면, 하드 마스크 패턴 형성공정 후 상부전극 식각 전에 감광막 패턴을 제거하여 감광막 패턴이 존재하지 않은 상태에서 상부전극 식각공정을 진행함으로써 상부전극 식각공정시 감광막 패턴으로 인해 야기되는 폴리머를 억제할 수 있다.
다섯째, 본 발명에 의하면, 상부전극 식각공정시 메인식각공정의 식각시간을 과도식각공정의 식각시간보다 길게 가져감으로써 상부전극 식각공정 후 하부전극 상부에 잔류되는 유전체막의 두께를 웨이퍼 내에서 20Å 편차범위 내로 균일하게 형성할 수 있다.
이하, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예1
도 2a 내지 도 2d는 본 발명의 실시예1에 따른 MIM 캐패시터의 제조방법을 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(201) 상에 하부배선(202)을 형성한다. 이때, 하부배선(202)은 전이금속으로 이루어진 군에서 선택된 어느 하나의 금속으로 형성한다. 바람직하게는 Al, Cu 또는 Pt 중 어느 하나의 금속으로 형성한다. 하부배선(202)의 두께는 해당 층의 배선공정에서 필요로 하는 비저항(Rs)값에 따라 변화될 수 있다.
이어서, 하부배선(202) 상에 하부전극(203)을 형성한다. 이때, 하부전극(203)은 반사 방지 특성을 갖는 막으로서, Ru, SrRuO3, Pt, TaN, WN, TiN, TiAlN, Co, Cu, Hf 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 이루어질 수 있다.
이어서, 하부전극(203) 상에 유전체막(204)을 형성한다. 이때, 유전체막(204)은 절연막으로서, SiN, SiO2, Al2O3, HfO, Ta2O5, SrTiO3, CaTiO3, LaAlO3, BaZrO3, BaZrTiO3 또는 SrZrTiO3로 이루어진 군에서 선택된 어느 하나로 이루어질 수 있다.
이어서, 유전체막(204) 상에 상부전극(205)을 형성한다. 이때, 상부전극(205)은 하부전극(203)과 동일한 물질로 형성한다. 예컨대, Ru, SrRuO3, Pt, TaN, WN, TiN, TiAlN, Co, Cu, Hf 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 이루어질 수 있다.
이어서, 도 2b에 도시된 바와 같이, 상부전극(205A)을 식각한다. 이때, 식각공정은 과도식각공정으로 실시한다. 즉, 식각공정을 통해 상부전극(205A)이 모두 식각되는 한편 그 하부에 형성된 유전체막(204A) 또한 일정 두께로 식각되어 일부만이 하부전극(203) 상부에 잔류된다. 예컨대, 식각공정은 메인가스로 염소를 기반으로 하는 가스를 사용하고, 첨가가스로 질소 또는 이르곤 가스로 이루어진 군에서 선택된 어느 하나의 가스를 사용한다. 염소를 기반으로 하는 가스로는 Cl2, BCl3, CCl, HCl, CF3Cl, SiCl4 또는 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 사용할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 도 2b에서 잔류된 유전체막(204A), 하부전극(203A) 및 하부배선(202A)을 순차적으로 식각하여 기판(201)을 국부적으로 노출시킨다. 이로써, 도 2c에서와 같이 목표로 하는 MIM 캐패시터의 프로파일이 형성된다.
이어서, 도 2d에 도시된 바와 같이, 배선공정을 실시한다. 배선공정은 다음과 같다. 먼저, MIM 캐패시터를 포함하는 기판(201) 상에 층간 절연막(206)을 형성한 후 식각공정을 실시하여 상부전극(205A)과 하부전극(203A)이 각각 국부적으로 노출되는 제1 및 제2 홀(미도시)을 형성한다. 이후, 상기 제1 및 제2 홀이 매립되도록 제1 및 제2 비아(207, 208)를 형성한다. 그런 다음, 제1 및 제2 비아(207, 208)과 전기적으로 접속되도록 층간 절연막(206) 상에 복수 개의 상부배선(211)을 형성한다.
상부배선(211)은 실질적으로 금속배선으로 기능하는 제1 도전층(209)과, 제1 도전층(209) 상에 형성된 제2 도전층(210)을 포함한다. 제1 도전층(209)은 전이금 속으로 이루어진 군에서 선택된 어느 하나의 금속으로 형성한다. 예컨대, Al, Cu 또는 Pt 형성한다. 제2 도전층(210)은 Ru, SrRuO3, Pt, TaN, WN, TiN, TiAlN, Co, Cu, Hf 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 이루어질 수 있다.
본 발명의 실시예1에 따른 MIM 캐패시터의 제조방법에서는 도 2c에 도시된 바와 같이 하부전극(203A) 상부에 유전체막(204A)을 일정 두께로 잔류시켜 상부전극(205A)과 하부전극(203A)을 전기적으로 분리시킴으로써 제조공정에서 발생되는 여러 가지 잔류물에 의해 상부전극(205A)과 하부전극(203A)이 단락되는 것을 방지할 수 있다.
도 3은 종래기술과 본 발명의 실시예1을 통해 제조된 MIM 캐패시터의 누설전류 특성을 보여주는 도면이다. 도 3에 도시된 바와 같이, 본 발명의 실시예1을 통해 제조된 MIM 캐패시터의 누설전류 특성이 종래기술에서보다 개선된 것을 알 수 있다.
본 발명의 실시예1에서는 도 1c에서와 같이 유전체막의 일부가 하부전극 상에 잔류되게 된다. 그리고, 유전체막이 HfO, Al2O3, Ta2O5와 같은 높은 유전상수를 갖는 금속산화물로 형성되는 경우, 잔류되는 유전체막은 후속 공정에 나쁜 영향을 미칠 수 있다.
도 4는 금속배선을 도시한 평면도이다. 도 4에 도시된 바와 같이, 하부전극 상에 유전체막이 잔류되는 경우에는 유전체막을 추가로 식각해야 하기 때문에 감광 막 마진이 부족하고, 금속성 폴리머 발생으로 인하여 금속배선이 프로파일이 불량해지게 된다.
도 5는 비아를 도시한 평면이다. 도 5에 도시된 바와 같이, 하부전극 상에 유전체막이 잔류되는 경우 접속배선이 형성되는 비아를 형성하기 위한 식각공정시 비아 내부에 금속성 폴리머가 잔류된다. 이와 같이 비아 내부에 금속성 폴리머가 잔류되면, 도 6에 도시된 바와 같이 비아저항이 증가하게 되어 소자 특성을 저하시킨다.
도 6은 종래기술과 본 발명의 실시예1에 따른 비아 저항을 보여주는 도면이다. 도 6에 도시된 바와 같이, 종래기술에 비해 실시예1에서 비아의 저항이 개선된 것을 알 수 있다. 즉, 하부전극 상에 유전체막을 잔류시키는 경우 비아의 저항이 증가하게 된다.
이하 실시예1보다 특성이 개선된 실시예2에 따른 MIM 캐패시터에 대해 설명한다.
실시예2
도 7a 내지 도 7f는 본 발명은 실시예2에 따른 MIM 캐패시터의 제조방법을 도시한 공정 단면도이다.
먼저, 도 7a에 도시된 바와 같이, 실시예1과 동일한 방법으로 하부배선(302)이 형성된 기판(301) 상에 하부전극(303), 유전체막(304) 및 상부전극(305)을 형성한다.
이어서, 상부전극(305) 상에 하드 마스크(306)를 형성한다. 이때, 하드 마스 크(306)는 산화막 또는 질화막으로 형성한다. 산화막으로는 USG(Undoped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 HDP(High Density Plasma)로 형성하고, 질화막으로는 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 이용하여 SiN 또는 SiON으로 형성한다. 또한, 하드 마스크(306)는 100~4000Å의 두께로 형성한다.
이어서, 도 7b에 도시된 바와 같이, 감광막 패턴을 형성한 후, 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 하드 마스크 패턴(306A)을 형성한다. 이때, 식각공정은 메인가스로 플루오로카본(fluorocarbon) 가스를 사용하고, 첨가가스로 산소(O2), 질소(N2) 또는 아르곤(Ar) 가스로 이루어진 군에서 선택된 어느 하나의 가스를 사용하여 실시할 수 있다. 플루오로카본 가스로는 CF4, CHF3, C2F6, C2F8, C4F8 또는 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 사용할 수 있다.
이어서, 상부전극(305A)을 식각한다. 이때, 식각공정은 상기 감광막 패턴을 식각 마스크로 이용하거나 하드 마스크 패턴(306A)만을 식각 마스크로 이용하여 실시할 수 있다. 식각공정은 메인가스로 염소를 기반으로 하는 가스를 사용하고, 첨가가스로 질소 또는 아르곤 가스로 이루어진 군에서 선택된 어느 하나의 가스를 사용하여 실시할 수 있다. 염소를 기반으로 하는 가스로는 Cl2, BCl3, CCl, HCl, CF3Cl, SiCl4 또는 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 사용할 수 있다.
식각공정시 하드 마스크 패턴(306A)만을 식각 마스크로 이용하는 경우에는 상부전극(305A)을 식각하기 전에 스트립(strip) 공정을 이용하여 상기 감광막 패턴을 제거한다. 이때, 스트립 공정은 산소 플라즈마(O2 plasma)를 이용하여 실시할 수 있다.
이와 같이, 상부전극(305A)을 식각하기 전에 상기 감광막 패턴을 제거하는 이유는 상기 감광막 패턴의 원료가 폴리머를 발생시키는 소스로 작용하기 때문이다.
한편, 상기 감광막 패턴을 상부전극(305A) 식각 전에 제거하는 것이 아니라 식각 후에 제거할 수도 있는데, 이 경우 상부전극(305A) 식각과정에서 상부전극(305A)의 주변부에 폴리머가 다량 발생되고, 이렇게 발생된 폴리머는 후속 세정공정을 통해서도 제거가 되지 않아 MIM 캐패시터의 누설전류의 소스로 작용할 수 있다. 따라서, 상부전극(305A)을 식각하기 전에 상기 감광막 패턴을 제거하는 것이 바람직하다.
다른 예로, 상부전극(305A)을 식각하기 위한 식각공정은 메인식각공정과 과도식각공정으로 2단계로 실시한다. 메인식각공정은 과도식각공정보다 길게 가져간다. 바람직하게 메인식각공정은 100~130초 동안 실시하고, 과도식각공정은 20~30초 동안 실시한다. 메인식각공정은 염소(Cl)와 질소(N2) 가스를 이용하여 실시하고, 과도식각공정은 붕소화염소(BCl3)와 아르곤(Ar) 가스를 이용하여 실시한다. 또한, 메 인식각공정은 노출되는 유전체막(304A)이 일정 두께 식각될 때까지 실시하는 것이 바람직하다.
이와 같은 방법으로 식각공정을 실시하는 이유는 상부전극(305A) 식각공정 후 잔류되는 유전체막(304A)의 두께 균일성을 확보하기 위함이다. 유전체막(304A)은 높은 유전상수를 갖는 금속 산화물, 즉 고유전율막으로 형성하는데, 고유전율막은 실리콘산화막에 비해 식각율이 현저하게 감소하게 되어 식각 균일도가 저하된다.
상부전극(305A) 식각공정시 메인식각공정에서는 염소와 질소를 사용하는데, 이 공정에서는 웨이퍼 주변부의 식각율이 빠르고, 동일 조건을 이용하여 상부전극(305A)을 식각한 후 노출되는 유전체막(304A)을 식각할 경우에는 웨이퍼 중앙부의 식각율이 높다. 과도식각공정에서는 붕소화염소와 아르곤 가스를 사용하는데, 이 공정에서는 고유전율막의 식각율이 웨이퍼의 주변부에서 빠른 양상을 보인다. 결국, 이를 조합하여 최종적인 고유전율막이 잔류되는 두께의 균일도가 결정되므로 기존의 방식에서와 같이 상부전극을 식각할 때 상부전극이 식각 완료되면 종말점을 잡고, 과도식각을 진행하는 것보다 메인식각공정을 이용해서 계속 고유전율막을 식각하여 균일도를 맞춘 후 과도식각공정을 이용하여 식각을 마무리한다면 균일도를 개선시킬 수 있다.
상부전극(305A) 식각공정에서, 메인식각공정과 과도식각공정을 통해 잔류되는 유전체막(304A)의 두께, 즉 유전체막(304A) 중 도 7d에서 스페이서 형태로 형성된 분리막(307A) 하부까지 확장된 부위의 두께는 그렇지 않은 부위, 즉 상부전 극(305A)과 하부전극(303) 사이에 형성된 부위보다 얇게 형성한다. 바람직하게는 30~100Å이 되도록 형성하고, 웨이퍼 내에서 10~20Å 편차 범위 내에서 균일한 두께를 갖도록 형성한다.
이어서, 도 7c에 도시된 바와 같이, 잔류된 유전체막(304A)과 하드 마스크 패턴(306A) 상부면을 따라 분리막(307)을 형성한다. 이때, 분리막(307)은 하드 마스크 패턴(306A)과 식각 선택비를 갖는 물질로 형성한다. 예컨대, 하드 마스크 패턴(306A)이 산화막으로 형성된 경우 질화막으로 형성하고, 질화막으로 형성된 경우 산화막으로 형성한다. 여기서, 산화막으로는 USG, TEOS 또는 HDP로 형성하고, 질화막으로는 SiN 또는 SiON으로 형성한다. 또한, 분리막(307)은 100~4000Å의 두께로 형성한다.
이어서, 도 7d에 도시된 바와 같이, 분리막(307A)을 식각하여 하드 마스크 패턴(306A), 상부전극(305A) 및 유전체막(30BA)의 측벽에 스페이서 형태로 잔류시킨다. 이때, 식각공정은 건식식각공정으로 실시한다. 바람직하게는 에치백(etch back) 공정 또는 블랭켓(blanket) 공정으로 실시한다. 그리고, 식각공정은 도 7c에서 하부전극(303) 상에 잔류된 유전체막(304B) 또한 함께 식각되도록 실시하는 것이 바람직하다. 이에 따라, 분리막(307A) 하부까지 확장된 부위의 측면(도 7d에서 외부로 노출되는 면)은 분리막(307A)의 측면(상부전극과 반대방향의 외측벽)과 정렬된다.
이어서, 도 7e에 도시된 바와 같이, 하부전극(303A)과 하부배선(302A)을 식각한다.
이어서, 도 7f에 도시된 바와 같이, 배선공정을 실시하여 제1 및 제2 접속배선(309, 310)과 상부배선(313)을 순차적으로 형성한다. 이때, 배선공정은 다음과 같은 방법으로 진행된다. 먼저, 층간 절연막(308)을 형성한 후 식각하여 상부전극(305A)과 하부전극(303A)이 각각 국부적으로 노출되는 제1 및 제2 비아(미도시)를 형성한다. 그런 다음, 상기 제1 및 제2 비아가 각각 매립되도록 제1 및 제2 접속배선(309, 310)을 형성한 후 이들(309, 310)과 각각 접속되는 상부배선(313)을 형성한다. 실시예1에서와 마찬가지로, 상부배선(313)은 제1 및 제2 도전층(311, 312)으로 이루어진다. 제1 도전층(311)은 전이금속들 중 어느 하나의 금속으로 이루어질 수 있으며, 제2 도전층(312)은 Ru, SrRuO3, Pt, TaN, WN, TiN, TiAlN, Co, Cu, Hf 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 이루어질 수 있다.
도 8은 종래기술, 실시예1 및 2를 통해 각각 제조된 MIM 캐패시터의 누설전류 특성을 보여주는 도면이다. 도 8에 도시된 바와 같이, 본 발명의 실시예2를 통해 제조된 MIM 캐패시터의 누설전류 특성이 실시예1과 같이 개선된 것을 알 수 있다.
도 9는 종래기술, 실시예1 및 2에 따른 비아 저항을 보여주는 도면이다. 도 6에 도시된 바와 같이, 종래기술과 실시예1에 비해 비아저항이 개선된 것을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래기술에 따른 MIM 캐패시터의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예1에 따른 MIM 캐패시터의 제조방법을 도시한 공정 단면도.
도 3은 종래기술과 본 발명의 실시예1에 따른 MIM 캐패시터의 누설전류 특성을 보여주는 도면.
도 4도 본 발명의 실시예1에 따른 MIM 캐패시터 제조방법을 통해 제조된 금속배선을 도시한 평면도.
도 5는 본 발명의 실시예1에 따른 MIM 캐패시터 제조방법을 통해 제조된 비아를 도시한 평면도.
도 6은 종래기술과 본 발명의 실시예1에 따른 MIM 캐패시터 제조방법을 통해제조된 비아의 저항 특성을 보여주는 도면.
도 7a 내지 도 7f는 본 발명의 실시예2에 따른 MIM 캐패시터의 제조방법을 도시한 공정 단면도.
도 8은 종래기술, 실시예1 및 2에 따른 MIM 캐패시터의 누설전류 특성을 보여주는 도면.
도 9는 종래기술, 실시예1 및 2에 따른 MIM 캐패시터를 통해 제조된 비아의 저항 특성을 보여주는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101, 201, 301 : 기판
102, 202, 302 : 하부배선
103, 203, 303 : 하부전극
104, 204, 304 : 유전체막
105, 205, 305 : 상부전극
106, 206, 308 : 층간 절연막
107, 207, 309 : 제1 접속배선
108, 208, 310 : 제2 접속배선
111, 211, 313 : 상부배선
306 : 하드 마스크
306A : 하드 마스크 패턴
307 : 분리막

Claims (39)

  1. 하부전극;
    상기 하부전극의 일부를 덮도록 상기 하부전극 상에 형성된 유전체막;
    상기 유전체막 상에 형성된 상부전극;
    상기 상부전극 상에 형성되며 산화막 또는 질화막으로 이루어진 하드 마스크 패턴; 및
    상기 하드 마스크 패턴, 상기 상부전극 및 상기 유전체막의 측벽에 스페이서 형태로 형성된 분리막
    을 포함하는 캐패시터.
  2. 제 1 항에 있어서,
    상기 유전체막은 상기 분리막 하부까지 확장된 캐패시터.
  3. 제 2 항에 있어서,
    상기 분리막 하부까지 확장된 부위의 측면은 상기 분리막 측면에 정렬된 캐패시터.
  4. 제 2 항에 있어서,
    상기 분리막 하부까지 확장된 부위는 웨이퍼 내에서 10~20Å 편차 범위 내에서 균일한 두께를 갖는 캐패시터.
  5. 제 2 항에 있어서,
    상기 분리막 하부까지 확장된 부위는 상기 상부전극과 상기 하부전극 사이에 형성된 부위보다 얇게 형성된 캐패시터.
  6. 제 2 항에 있어서,
    상기 분리막 하부까지 확장된 부위는 30~100Å로 형성된 캐패시터.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 분리막은 산화막 또는 질화막으로 이루어진 캐패시터.
  9. 제 1 항에 있어서,
    상기 분리막에 의해 상기 상부전극과 분리되어 상기 하부전극과 연결된 제1 비아; 및
    상기 하드 마스크 패턴을 관통하여 상기 상부전극과 연결된 제2 비아
    를 더 포함하는 캐패시터.
  10. 제 1 항에 있어서,
    상기 하부전극은 기판 상에 형성된 하부배선 상에 형성된 캐패시터.
  11. 제 1 항에 있어서,
    상기 하부전극과 상부전극은 각각 Ru, SrRuO3, Pt, TaN, WN, TiN, TiAlN, Co, Cu, Hf 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 이루어진 캐패시터.
  12. 제 1 항에 있어서,
    상기 유전체막은 SiN, SiO2, Al2O3, HfO, Ta2O5, SrTiO3, CaTiO3, LaAlO3, BaZrO3, BaZrTiO3 또는 SrZrTiO3로 이루어진 군에서 선택된 어느 하나로 이루어진 캐패시터.
  13. 제 1 항에 있어서,
    상기 분리막은 상기 유전체막에 의해 상기 하부전극과 분리된 캐패시터.
  14. 하부전극 상에 유전체막을 형성하는 단계;
    상기 유전체막 상에 상부전극을 형성하는 단계;
    상기 상부전극 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계;
    상기 유전체막이 일정 두께로 잔류되도록 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 상부전극을 식각하는 단계;
    상기 하드 마스크 패턴과 상기 유전체막의 상부면을 따라 분리막을 형성하는 단계;
    상기 분리막과 잔류된 유전체막을 식각하여 상기 하드 마스크 패턴, 상기 상부전극 및 상기 유전체막의 측벽에 스페이서 형태로 상기 분리막을 잔류시키는 단계; 및
    상기 하부전극을 분리시키는 단계
    를 포함하는 캐패시터의 제조방법.
  15. 제 14 항에 있어서,
    상기 분리막을 잔류시키는 단계에서는,
    상기 유전체막이 상기 분리막 하부까지 확장되도록 형성하는 캐패시터의 제조방법.
  16. 제 15 항에 있어서,
    상기 분리막 하부까지 확장된 상기 유전체막 부위의 측면은 상기 분리막 측면에 정렬되도록 형성하는 캐패시터의 제조방법.
  17. 제 15 항에 있어서,
    상기 분리막 하부까지 확장된 상기 유전체막 부위는 웨이퍼 내에서 10~20Å 편차 범위 내에서 균일한 두께를 갖도록 형성하는 캐패시터의 제조방법.
  18. 제 15 항에 있어서,
    상기 분리막 하부까지 확장된 상기 유전체막 부위는 상기 상부전극과 상기 하부전극 사이에 형성된 부위보다 얇게 형성하는 캐패시터의 제조방법.
  19. 제 15 항에 있어서,
    상기 분리막 하부까지 확장된 상기 유전체막 부위는 30~100Å로 형성하는 캐패시터의 제조방법.
  20. 제 14 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계에서는,
    감광막 패턴을 식각 마스크로 이용하여 상기 하드 마스크를 식각함으로써 상기 하드 마스크 패턴을 형성하는 캐패시터의 제조방법.
  21. 제 20 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계 후,
    상기 감광막 패턴을 제거하는 단계를 더 포함하는 캐패시터의 제조방법.
  22. 제 21 항에 있어서,
    상기 감광막 패턴을 제거하는 단계 후,
    세정공정을 실시하는 단계를 더 포함하는 캐패시터의 제조방법.
  23. 제 14 항에 있어서,
    상기 상부전극을 식각하는 단계에서는,
    메인식각공정과 과도식각공정을 실시하여 상기 상부전극을 식각하되, 상기 메인식각공정의 식각시간을 상기 과도식각공정보다 길게 가져가는 캐패시터의 제조방법.
  24. 제 23 항에 있어서,
    상기 메인식각공정은 100~130초 동안 실시하는 캐패시터의 제조방법.
  25. 제 23 항에 있어서,
    상기 과도식각공정은 20~30초 동안 실시하는 캐패시터의 제조방법.
  26. 제 23 항에 있어서,
    상기 메인식각공정은 염소와 질소 가스를 이용하여 실시하는 캐패시터의 제조방법.
  27. 제 23 항에 있어서,
    상기 과도식각공정은 붕소화염소와 아르곤 가스를 이용하여 실시하는 캐패시터의 제조방법.
  28. 제 23 항에 있어서,
    상기 메인식각공정은 상기 유전체막이 일부 식각될 때까지 실시하는 캐패시터의 제조방법.
  29. 제 14 항에 있어서,
    상기 하드 마스크는 산화막 또는 질화막으로 형성하는 캐패시터의 제조방법.
  30. 제 14 항에 있어서,
    상기 분리막은 산화막 또는 질화막으로 형성하는 캐패시터의 제조방법.
  31. 제 14 항에 있어서,
    상기 분리막을 잔류시키는 단계는 에치백 또는 블랭켓 공정으로 실시하는 캐패시터의 제조방법.
  32. 제 14 항에 있어서,
    상기 하부전극을 식각하는 단계 후에,
    상기 상부전극을 포함하는 기판을 덮도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막과 상기 하드 마스크 패턴을 식각하여 상기 하부전극과 상기 상부전극이 국부적으로 각각 노출되는 제1 및 제2 홀을 형성하는 단계;
    상기 제1 및 제2 홀이 각각 매립되도록 제1 및 제2 비아를 형성하는 단계; 및
    상기 제1 및 제2 비아와 각각 접속되도록 상기 층간 절연막 상에 상부배선을 형성하는 단계
    를 더 포함하는 캐패시터의 제조방법.
  33. 제 14 항에 있어서,
    상기 하부전극과 상부전극은 각각 Ru, SrRuO3, Pt, TaN, WN, TiN, TiAlN, Co, Cu, Hf 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 이루어진 캐패시터의 제조방법.
  34. 제 14 항에 있어서,
    상기 유전체막은 SiN, SiO2, Al2O3, HfO, Ta2O5, SrTiO3, CaTiO3, LaAlO3, BaZrO3, BaZrTiO3 또는 SrZrTiO3로 이루어진 군에서 선택된 어느 하나로 이루어진 캐패시터의 제조방법.
  35. 제 14 항에 있어서,
    상기 분리막을 잔류시키는 단계는 상기 유전체막에 의해 상기 하부전극과 분리되도록 형성하는 캐패시터의 제조방법.
  36. 제 14 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계는,
    메인가스로 플루오로카본 가스를 사용하고, 첨가가스로 산소, 질소 또는 아르곤 가스로 이루어진 군에서 선택된 어느 하나의 가스를 사용하여 실시하는 캐패시터의 제조방법.
  37. 제 36 항에 있어서,
    상기 플루오로카본 가스는 CF4, CHF3, C2F6, C2F8 또는 C4F8로 이루어진 군에서 선택된 어느 하나를 사용하는 캐패시터의 제조방법.
  38. 제 14 항에 있어서,
    상기 상부전극을 식각하는 단계는,
    메인가스로 염소를 기반으로 하는 가스를 사용하고, 첨가가스로 질소 또는 아르곤 가스로 이루어진 군에서 선택된 어느 하나의 가스를 사용하여 실시하는 캐패시터의 제조방법.
  39. 제 38 항에 있어서,
    상기 염소를 기반으로 하는 가스로는 Cl2, BCl3, CCl, HCl, CF3Cl, SiCl4 또는 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 사용하는 캐패시터의 제조방법.
KR1020080133890A 2008-12-24 2008-12-24 캐패시터 및 그의 제조방법 KR101090932B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020080133890A KR101090932B1 (ko) 2008-12-24 2008-12-24 캐패시터 및 그의 제조방법
EP09252370.3A EP2202783B1 (en) 2008-12-24 2009-10-07 Capacitor and method for fabricating the same
US12/603,124 US8159046B2 (en) 2008-12-24 2009-10-21 Capacitor and method for fabricating the same
JP2009280591A JP2010153855A (ja) 2008-12-24 2009-12-10 キャパシタ及びその製造方法
US12/985,812 US8445991B2 (en) 2008-12-24 2011-01-06 Semiconductor device with MIM capacitor and method for manufacturing the same
US13/415,947 US8530323B2 (en) 2008-12-24 2012-03-09 Capacitor and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080133890A KR101090932B1 (ko) 2008-12-24 2008-12-24 캐패시터 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20100075248A KR20100075248A (ko) 2010-07-02
KR101090932B1 true KR101090932B1 (ko) 2011-12-08

Family

ID=41467294

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080133890A KR101090932B1 (ko) 2008-12-24 2008-12-24 캐패시터 및 그의 제조방법

Country Status (4)

Country Link
US (2) US8159046B2 (ko)
EP (1) EP2202783B1 (ko)
JP (1) JP2010153855A (ko)
KR (1) KR101090932B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8445991B2 (en) 2008-12-24 2013-05-21 Magnachip Semiconductor, Ltd. Semiconductor device with MIM capacitor and method for manufacturing the same
JP5475807B2 (ja) * 2010-01-22 2014-04-16 株式会社東芝 半導体装置及びその製造方法
KR101718356B1 (ko) * 2010-09-01 2017-03-22 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8624353B2 (en) * 2010-12-22 2014-01-07 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device over semiconductor die with conductive bridge and fan-out redistribution layer
US9059192B2 (en) * 2011-04-01 2015-06-16 Himax Technologies Limited Metal-insulation-metal device
EP2711984A1 (en) * 2012-09-21 2014-03-26 Nxp B.V. Metal-insulator-metal capacitor formed within an interconnect metallisation layer of an integrated circuit and manufacturing method thereof
CN103021813A (zh) * 2012-12-21 2013-04-03 上海宏力半导体制造有限公司 Mim电容及其制作方法
US9257496B2 (en) * 2013-01-16 2016-02-09 United Microelectronics Corporation Method of fabricating capacitor structure
US9484220B2 (en) 2013-03-15 2016-11-01 International Business Machines Corporation Sputter etch processing for heavy metal patterning in integrated circuits
CN104392897A (zh) * 2014-04-30 2015-03-04 上海华力微电子有限公司 Mim电容的制作方法
JP6342728B2 (ja) * 2014-06-26 2018-06-13 ラピスセミコンダクタ株式会社 半導体装置の製造方法および半導体装置
CN105321836B (zh) * 2015-10-19 2018-06-26 上海华力微电子有限公司 Mim电容器的测试结构和测试方法
WO2018137051A1 (zh) * 2017-01-24 2018-08-02 周虎 一种离子储能方法及装置
JP2020202307A (ja) * 2019-06-11 2020-12-17 株式会社村田製作所 キャパシタ
US11621318B2 (en) * 2021-06-25 2023-04-04 Nanya Technology Corporation Capacitor, semiconductor device, and method for preparing capacitor
FR3140984A1 (fr) * 2022-10-14 2024-04-19 Stmicroelectronics (Tours) Sas Procédé de fabrication d'un condensateur

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353328A (ja) * 2001-05-30 2002-12-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6576526B2 (en) 2001-07-09 2003-06-10 Chartered Semiconductor Manufacturing Ltd. Darc layer for MIM process integration
KR100929626B1 (ko) 2002-11-25 2009-12-03 매그나칩 반도체 유한회사 엠아이엠 캐패시터 형성방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344964B1 (en) * 2000-07-14 2002-02-05 International Business Machines Corporation Capacitor having sidewall spacer protecting the dielectric layer
US6458650B1 (en) * 2001-07-20 2002-10-01 Taiwan Semiconductor Manufacturing Company CU second electrode process with in situ ashing and oxidation process
US6461914B1 (en) * 2001-08-29 2002-10-08 Motorola, Inc. Process for making a MIM capacitor
US6452779B1 (en) * 2002-03-25 2002-09-17 International Business Machines Corporation One-mask metal-insulator-metal capacitor and method for forming same
US6897501B2 (en) 2003-02-28 2005-05-24 Infineon Technologies Aktiengesellschaft Avoiding shorting in capacitors
US7301752B2 (en) 2004-06-04 2007-11-27 International Business Machines Corporation Formation of metal-insulator-metal capacitor simultaneously with aluminum metal wiring level using a hardmask
KR20060114056A (ko) 2005-04-27 2006-11-06 삼성전자주식회사 평판형 금속-절연체-금속 캐패시터의 제조방법
KR100838370B1 (ko) 2006-03-31 2008-06-13 주식회사 하이닉스반도체 하드마스크 형성 방법 및 그를 이용한 스토리지노드홀 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353328A (ja) * 2001-05-30 2002-12-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6576526B2 (en) 2001-07-09 2003-06-10 Chartered Semiconductor Manufacturing Ltd. Darc layer for MIM process integration
KR100929626B1 (ko) 2002-11-25 2009-12-03 매그나칩 반도체 유한회사 엠아이엠 캐패시터 형성방법

Also Published As

Publication number Publication date
EP2202783B1 (en) 2017-09-20
US20100155889A1 (en) 2010-06-24
US20120171840A1 (en) 2012-07-05
US8530323B2 (en) 2013-09-10
EP2202783A2 (en) 2010-06-30
EP2202783A3 (en) 2010-12-22
JP2010153855A (ja) 2010-07-08
US8159046B2 (en) 2012-04-17
KR20100075248A (ko) 2010-07-02

Similar Documents

Publication Publication Date Title
KR101090932B1 (ko) 캐패시터 및 그의 제조방법
US9525022B2 (en) MIM capacitor
US6737728B1 (en) On-chip decoupling capacitor and method of making same
US20060006441A1 (en) Semiconductor device including a trench-type metal-insulator-metal (MIM) capacitor and method of fabricating the same
KR20070075018A (ko) 반도체 소자의 제조 방법
US8395200B2 (en) Method and system for manufacturing copper-based capacitor
KR100564626B1 (ko) 대용량 mim 캐패시터 및 그 제조방법
CN111211092B (zh) 半导体结构及其形成方法
KR100267093B1 (ko) 박막커패시터및그제조방법
JP4425707B2 (ja) 半導体装置およびその製造方法
KR100678638B1 (ko) 반도체 소자의 제조 방법
KR100679257B1 (ko) 매립형 커패시터의 제조방법
KR101159112B1 (ko) 가변 용량 캐패시터 및 그 제조방법
KR100639000B1 (ko) 금속-절연체-금속 커패시터의 제조방법
KR100781446B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
CN110556357B (zh) 电容结构及其制造方法
KR20090119168A (ko) 반도체 소자의 커패시터 제조 방법
JP2002208633A (ja) 半導体装置およびその製造方法
KR100641984B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100971325B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
TW202322430A (zh) 半導體裝置及其製造方法
KR100997158B1 (ko) 엠아이엠 캐패시터 형성 방법
JPH08330422A (ja) 半導体装置およびその製造方法
CN115377053A (zh) 半导体器件及其形成方法
KR100447729B1 (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161118

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171117

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181120

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191119

Year of fee payment: 9