CN110556357B - 电容结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种电容结构及其制造方法，包含设置于基底上的第一电极板、设置于第一电极板上的第一电容介电层、和设置于第一电容介电层上的第二电极板。第一电极板的一部份延伸超出第二电极板的一端，以形成一阶梯。此电容结构还包含蚀刻停止层、金属间介电层、第一导孔以及第二导孔。蚀刻停止层设置于第二电极板上，金属间介电层覆盖蚀刻停止层、第二电极板、第一电容介电层和第一电极板。第一导孔穿过金属间介电层以接触第一电极板于延伸超出第二电极板的部分。第二导孔穿过金属间介电层和蚀刻停止层，以接触第二电极板。

Description

电容结构及其制造方法
技术领域
本发明有关于电容结构，且特别是有关于金属-绝缘体-金属型(metal-insulator-metal，MIM)电容结构及其制造方法。
背景技术
电容结构通常用于半导体集成电路(integrated circuit，IC)中的电子被动组件，例如射频(radio frequency，RF)电路、混和信号(mixed signal，MS)电路等。用于集成电路的传统电容结构的种类包含金属-绝缘体-半导体型(metal-insulator-semiconductor，MIS)电容、PN接面型电容及多晶硅-绝缘体-多晶硅(polysilicon-insulator-polysilicon，PIP)电容。
然而，这些传统电容结构利用半导体层(例如，多晶硅)作为电容电极，因而具有较高的串联电阻，并且具有在高频电路中较不稳定的缺点。再者，在操作时，PN接面电容的半导体电极会产生空乏层(depletion layer)，而导致其频率特性受限。因此，相较于这些传统电容结构，金属-绝缘体-金属型(MIM)电容可以提供较低的串联电阻、低功率耗损的特性，而适合现今的混合信号电路和高频电路的应用。此外，金属-绝缘体-金属型(MIM)电容可以在半导体制程中的金属内联机阶段形成，降低了与互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)的前段(front end of line，FEOL)制程整合的困难度及复杂度。
半导体集成电路工业已做出了许多发展，以致力于组件尺寸的缩小。然而，在持续缩小的面积中，金属-绝缘体-金属型(MIM)电容需要维持其高电容值，因此制造金属-绝缘体-金属型(MIM)电容的相关制程也面临了许新的挑战。
发明内容
本发明的一些实施例提供电容结构，此电容结构包含设置于基底上的第一电极板、设置于第一电极板上的第一电容介电层、以及设置于第一电容介电层上的第二电极板。第一电极板的一部份延伸超出第二电极板的一端，以形成一阶梯。此电容结构还包含蚀刻停止层、金属间介电层、第一导孔以及第二导孔。蚀刻停止层设置于第二电极板上，金属间介电层覆盖蚀刻停止层、第二电极板、第一电容介电层和第一电极板。第一导孔穿过金属间介电层，以接触第一电极板于延伸超出第二电极板的部分。第二导孔穿过金属间介电层和蚀刻停止层，以接触第二电极板。
本发明的一些实施例提供电容结构，此电容结构包含设置于基底上的第一电极板、设置于第一电极板上的第一电容介电层、以及设置于第一电容介电层上的第二电极板。第一电极板的一部份延伸超出第二电极板的一端，以形成一阶梯。第一电极板包含第一抗反射涂层，第二电极板包含第二抗反射涂层，第二抗反射涂层的厚度大于第一抗反射涂层的厚度。此电容结构还包含金属间介电层、第一导孔和第二导孔。金属间介电层覆盖第二电极板、第一电容介电层和第一电极板。第一导孔穿过金属间介电层，以接触第一电极板于延伸超出第二电极板的部分。第二导孔穿过金属间介电层，以接触第二电极板。
本发明的一些实施例提供电容结构的制造方法，此方法包含在基底上依序形成第一电极板材料层、第一介电层、第二电极板材料层和第一蚀刻停止层，将第一蚀刻停止层和第二电极板材料层图案化，以分别形成图案化第一蚀刻停止层和第二电极板，以及将第一介电层和第一电极板材料层图案化，以分别形成第一电容介电层和第一电极板，其中第一电极板的一部份延伸超出第二电极板的一端，以形成一阶梯。此方法还包含在基底上形成金属间介电层，以覆盖图案化第一蚀刻停止层、第二电极板、第一电容介电层和第一电极板，形成第一开口穿过金属间介电层，直到暴露出第一电极板延伸超出第二电极板的部分，形成第二开口穿过金属间介电层和图案化第一蚀刻停止层，直到暴露出第二电极板，以及形成第一导孔于第一开口中和第二导孔于第二开口中。
本发明的电容结构可应用于多种类型的电容结构，为让本发明的特征和优点能更明显易懂，下文特举出应用于金属-绝缘体-金属型(MIM)电容结构的实施例，并配合所附图式，作详细说明如下。
附图说明
藉由以下详细描述和范例配合所附图式，可以更加理解本发明实施例。为了使图式清楚显示，图式中各个不同的组件可能未依照比例绘制，其中：
图1A至图1H是根据本发明的一些实施例，显示电容结构在各个不同阶段的制程剖面示意图。
图1I和图2-图6是根据本发明的一些其他实施例的电容结构的剖面示意图。
100、100’、200、300、400、500、600～电容结构；
102～基底；
110、110’～第一金属层；
112、112’～第一抗反射涂层；
114～第一介电层；
114’～第一电容介电层；
114L1、114L2、114L3、114L4、114L5～电容介电层；
116～第一电极板材料层；
116’～第一电极板；
116L1、116L2、116L3、116L4、116L5～电极板；
120、120’～第二金属层；
122、122’～第二抗反射涂层；
124～第二介电层；
124’～第二电容介电层；
126～第二电极板材料层；
126’～第二电极板；
130、130’～第三金属层；
132、132’～第三抗反射涂层；
136～第三电极板材料层；
136’～第三电极板；
140、140’～第一蚀刻停止层；
142、142’～第二蚀刻停止层；
143～蚀刻停止层；
144～层间介电层；
146～第一开口；
146L1、146L2、146L3、146L4、146L5～开口；
148～第二开口；
150～第三开口；
152～第一导孔；
152L1、152L2、152L3、152L4、152L5～导孔；
154～第二导孔；
156～第三导孔；
158～第一端点；
158L1、158L2、158L3、158L4、158L5～端点；
160～第二端点；
162～第三端点；
170～第一图案化制程；
175～第二图案化制程；
180～第三图案化制程；
185～第四图案化制程；
T1～第一厚度；
T2～第二厚度；
T3～第三厚度；
T4～第四厚度；
T5～第五厚度。
具体实施方式
以下揭露提供了许多的实施例或范例，用于实施所提供的电容结构的不同组件。各组件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一组件形成在第二组件之上，可能包含第一和第二组件直接接触的实施例，也可能包含额外的组件形成在第一和第二组件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的组件符号被用来标示相似的组件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些所叙述的步骤可在该方法的其他实施例被取代或删除。
本发明提供了电容结构及其制造方法的实施例，特别适用于金属-绝缘体-金属型(MIM)电容结构，但也可用其他电容结构，例如金属-绝缘体-半导体型(MIS)电容、PN接面型电容及多晶硅-绝缘体-多晶硅(PIP)电容。
传统上，在堆栈式电容结构的制造制程中，在形成导孔(via)至各层级的电极板时，由于各层级的电极板位于不同的水平高度上，所以形成导孔开口的蚀刻制程会导致蚀刻不足及/或蚀刻过量的情况。本发明实施例利用调整电极板上的蚀刻停止层及/或电极板的抗反射涂层的厚度，这些厚度随着电极板的层级增加而增加，使得在相同的蚀刻时间的条件下，蚀刻深度的差异可透过蚀刻停止层及/或抗反射涂层在层级之间的厚度差异得到补偿。因此，本发明实施例可透过一次蚀刻制程，形成多个不同深度的导孔开口至对应的电极板，这可大幅减少电容结构的制造时间和成本。
图1A-图1H是根据本发明的一些实施例，显示形成图1H的电容结构100在各个不同阶段的制程剖面示意图。请参考图1A，提供基底102。基底102可以是可用来形成电容结构于其上的任何基底。在一些实施例中，基底102可以是硅基底、硅锗(SiGe)基底、整体的半导体(bulk semiconductor)基底、化合物半导体(compound semiconductor)基底、绝缘层上覆硅(silicon on insulator，SOI)基底或类似基底。在一实施例中，基底102是硅基底，并且基底102可包含主动组件(未显示)，例如晶体管、二极管或类似组件。此外，基底102可包含金属内联机结构(未显示)，例如层间介电层(inter-layer dielectric，ILD)、接触插塞(contact plug)、金属间介电层(inter-metal dielectric，IMD)、金属线和导孔(via)。为了图式简洁起见，此处仅绘示一平整的基底102。
接着，在基底102上形成第一电极板材料层116。第一电极板材料层116包含第一金属层110、以及位于第一金属层110上的第一抗反射涂层112。在一些实施例中，第一金属层110的材料可以是或者包含铝(Al)、铜(Cu)、钌(Ru)、银(Ag)、金(Au)、铑(Rh)、钼(Mo)、镍(Ni)、钴(Co)、钛(Ti)、钨(W)、类似材料、前述的合金或前述的组合，并且可使用任何适当的沉积方法来形成第一金属层110，例如物理气相沉积(physical vapor deposition，PVD)、溅镀(sputter)、化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomiclayer deposition，ALD)、电镀(electroplating)或前述的组合。在一实施例中，第一金属层110包含铝铜合金，并且其厚度在约300埃(angstron)至约10000埃的范围内。在一些实施例中，第一抗反射涂层112的材料可以是金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)、类似材料或前述的组合，并且可使用任何适当的沉积方法来形成第一抗反射涂层112，例如物理气相沉积(PVD)、溅镀、化学气相沉积(CVD)、原子层沉积(ALD)或前述的组合。在一实施例中，第一抗反射涂层112包含氮化钛(TiN)，并且第一抗反射涂层112的第一厚度T1在约100埃(angstron)至约2000埃的范围内。
接着，在第一电极板材料层116上形成第一介电层114。在一些实施例中，第一介电层114可以是高介电常数(high-k)的介电材料，其介电常数值(k value)取决于设计需求。在一些实施例中，第一介电层114的材料可以是或者包含氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、氧化铪(HfO2)、类似材料、前述的多层(例如，氧化物-氮化物-氧化物层，O-N-O层)或前述的组合，并且可使用任何适当的沉积方法来形成第一介电层114，例如物理气相沉积(PVD)、化学气相沉积(CVD)、电浆增强化学气相沉积(plasma enhanced CVD，PECVD)、原子层沉积(ALD)、溅镀或前述的组合。
接着，在第一介电层114上形成第二电极板材料层126。第二电极板材料层126包含第二金属层120、以及位于第二金属层120上的第二抗反射涂层122。然后，在第二电极板材料层126上形成第二介电层124。在一些实施例中，第二金属层120、第二抗反射涂层122和第二介电层124的材料和形成方法可以与前述第一金属层110、第一抗反射涂层112和第一介电层114的材料和形成方法相同或相似。在一实施例中，第二金属层120包含铝铜合金，并且其厚度在约100埃(angstron)至约3000埃的范围内。在一实施例中，第二抗反射涂层122包含氮化钛(TiN)，并且第二抗反射涂层122的第二厚度T2在约100埃至约2000埃的范围内。
接着，在第二介电层124上形成第三电极板材料层136。第三电极板材料层136包含第三金属层130、以及位于第三金属层130上的第三抗反射涂层132。在一些实施例中，第三金属层130和第三抗反射涂层132的材料和形成方法可以与前述第一金属层110和第一抗反射涂层112的材料和形成方法相同或相似。在一实施例中，第三金属层130包含铝铜合金，并且其厚度在约100埃至约3000埃的范围内。在一实施例中，第三抗反射涂层132包含氮化钛(TiN)，并且第三抗反射涂层132的第三厚度T3在约100埃至约2000埃的范围内。
第一电极板材料层116的第一抗反射涂层112具有第一厚度T1，第二电极板材料层126的第二抗反射涂层122具有第二厚度T2，第三电极板材料层136的第三抗反射涂层132具有第三厚度T3。在一些实施例中，第一厚度T1、第二厚度T2和第三厚度T3可以相同。在另一些实施例中，第一厚度T1、第二厚度T2和第三厚度T3可以不相同。
继续参考图1，在第三电极板材料层136上形成第一蚀刻停止层140。在一些实施例中，第一蚀刻停止层140的材料可以是或者包含氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、类似材料、前述的多层(例如，氧化硅-氮化硅层，O-N层)或前述的组合，并且可使用任何适当的沉积方法来形成第一蚀刻停止层140，例如物理气相沉积(PVD)、化学气相沉积(CVD)、电浆增强化学气相沉积(PECVD)、原子层沉积(ALD)或溅镀。
然后，对第一蚀刻停止层140、第三抗反射涂层132和第三金属层130执行第一图案化制程170。如图1B所示，在第一图案化制程170之后，形成图案化的第一蚀刻停止层140’、第三抗反射涂层132’和第三金属层130’，并且暴露出部份的第二介电层124。在第一图案化制程170之后，第三金属层130’和第三抗反射涂层132’的组合作为第三电极板136’。
在一些实施例中，第一图案化制程170的步骤可包含透过光微影(photolithography)制程在图1A所示的第一蚀刻停止层140上形成图案化光阻层(未显示)，通过图案化光阻层对第一蚀刻停止层140、第三抗反射涂层132和第三金属层130执行蚀刻制程，例如干蚀刻或湿蚀刻，以移除第一蚀刻停止层140、第三抗反射涂层132和第三金属层130未被图案化光阻层覆盖的部分，且暴露出第二介电层124。随后，移除第一蚀刻停止层140’上的图案化光阻层。在一些实施例中，第一图案化制程170的蚀刻制程可以是一道蚀刻制程，以蚀刻所有材料层。在另一些实施例中，第一图案化制程170的蚀刻制程可以是针对个别材料层的多道蚀刻制程。此外，在一些实施例中，由于第一图案化制程170的蚀刻制程以第二介电层124作为蚀刻停止层，所以第二介电层124可能会被些许凹蚀。
请参考图1C，在图1B所示的结构上形成第二蚀刻停止层142。第二蚀刻停止层142顺应性地(conformally)形成于第二介电层124的暴露出来的上表面上、第三电极板136’(包含第三金属层130’和第三抗反射涂层132’)的侧壁上、以及第一蚀刻停止层140’的侧壁和上表面上。第二蚀刻停止层142具有在第二介电层124的暴露出来的上表面上的第一水平部分、在第一蚀刻停止层140’的上表面上的第二水平部分、以及在第三电极板136’和第一蚀刻停止层140’的侧壁上的垂直部分。在一些实施例中，第二蚀刻停止层142的第一水平部分的厚度为第二水平部分的厚度约0.3至约1.0，例如0.5，而第二蚀刻停止层142的垂直部分的厚度为第二水平部分的厚度约0.5至约0.9，例如0.7。在一些实施例中，第二蚀刻停止层142的材料和形成方法可以与前述第一蚀刻停止层140的材料和形成方法相同或相似。
然后，对第二蚀刻停止层142、第二介电层124、第二抗反射涂层122、第二金属层120执行第二图案化制程175。如图1D所示，在第二图案化制程175之后，形成图案化的第二蚀刻停止层142’、第二电容介电层124’、第二抗反射涂层122’和第二金属层120’，并且暴露出一部份的第一介电层114。在第二图案化制程175之后，第二金属层120’和第二抗反射涂层122’的组合作为第二电极板126’，并且部分的第二电容介电层124’和第二电极板126’延伸超出第三电极板136’，以形成一阶梯。在一些实施例中，第二图案化制程175可与前面图1A所述的第一图案化制程170相似。
然后，对第一介电层114、第一抗反射涂层112和第一金属层110执行第三图案化制程180。如图1E所示，在第三图案化制程180之后，形成图案化的第一电容介电层114’、第一抗反射涂层112’和第一金属层110’，并且暴露出基底102(或基底102的最上层的层间介电层)的上表面。在第三图案化制程180之后，第一金属层110’和第一抗反射涂层112’的组合作为第一电极板116’，并且部分的第一电容介电层114’和第一电极板116’延伸超出第二电极板126’，以形成一阶梯。第三图案化制程180可与前面图1A所述的第一图案化制程170相似。
如图1E所示，第一蚀刻停止层140’和第二蚀刻停止层142’的组合可称为蚀刻停止层143。蚀刻停止层143具有第一水平部分位于第二电极板126’延伸超出第三电极板136’的一部分上，以及第二水平部分位于第三电极板136’上。蚀刻停止层143的第一水平部分的第四厚度T4小于第二水平部分的第五厚度T5。举例而言，第五厚度T5为第四厚度T4约1.0至5的范围内，例如约1.5。在图1E所示的实施例中，没有蚀刻停止层形成于第一电极板116’上。
请参考图1F，在基底102上形成金属间介电层144。金属间介电层144覆盖蚀刻停止层143、第三电极板136’、第二电容介电层124’、第二电极板126’、第一电容介电层114’和第一电极板116’。在一些实施例中，金属间介电层144的材料可以是或者包含氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、氮碳化硅(SiCN)、类似材料、前述的多层或前述的组合，并且可使用任何适当的沉积方法来形成金属间介电层144，例如物理气相沉积(PVD)、化学气相沉积(CVD)、电浆增强化学气相沉积(PECVD)、原子层沉积(ALD)、溅镀或前述的组合。
在一些实施例中，在后续形成开口146、148和150(显示于图1G)的蚀刻制程中，蚀刻停止层143相对于金属间介电层144具有较高的蚀刻选择性，亦即对于相同的蚀刻剂，蚀刻停止层143具有低于金属间介电层144的蚀刻速率。举例而言，第一蚀刻停止层140’与金属间介电层144的蚀刻选择比为约3至约10。在一些实施例中，在后续形成开口146、148和150(显示于图1G)的蚀刻制程中，电容介电层114’和124’具有与金属间介电层144相似的蚀刻选择性。
接着对金属间介电层144执行第四图案化制程185。在第四图案化制程185之后，如图1G所示，形成第一开口146、第二开口148和第三开口150。第一开口146穿过金属间介电层144和第一电容介电层114’，直到暴露出第一电极板116’延伸超出该第二电极板126’的部分。第二开口148穿过金属间介电层144、蚀刻停止层143和第二电容介电层124’，直到暴露出第二电极板126’延伸超出第三电极板136’的部分。第三开口150穿过金属间介电层144和蚀刻停止层143，直到暴露出第三电极板136’。
在一些实施例中，第四图案化制程185的步骤可包含透过光微影制程在金属间介电层144上形成图案化光阻层(未显示)，通过图案化光阻层的开口对金属间介电层144执行蚀刻制程，例如干蚀刻或湿蚀刻，以移除金属间介电层144未被图案化光阻层覆盖的部分，以形成第一开口146、第二开口148和第三开口150。在一些实施例中，图案化制程的蚀刻制程是异向性(anisotropic)的干式蚀刻，例如，反应性离子蚀刻(reactive ion etch，RIE)、中子束蚀刻(neutral beam etch，NBE)、类似制程或前述的组合，并且使用蚀刻气体包含CF4、CHF3、CH2F2、CH3F、C4F8、C5F8、NF3、SF6或前述的组合。在一些实施例中，图案化制程的蚀刻制程是湿式蚀刻制程，例如使用稀释的氢氟酸(dilute hydrofluoric acid，dHF)。在图案化制程的蚀刻制程期间，第一开口146穿过第一电容介电层114’，进一步延伸至第一电极板116’中。第二开口148穿过蚀刻停止层143的第一水平部分和第二电容介电层124’，进一步延伸至第二电极板126’中。第三开口150穿过蚀刻停止层143的第二水平部分，进一步延伸至第三金属板136’中。随后，移除金属间介电层144上的图案化光阻层，例如透过灰化(ashing)制程。在一些实施例中，开口146、148和150可分别停止于抗反射涂层112’、122’和132’。在另一些实施例中，所形成的开口146、148和150可分别停止于金属层110’、120’和130’，且未蚀穿金属层110’、120’和130’。
在本发明实施例中，第一开口146、第二开口148和第三开口150是在第四图案化制程185的蚀刻步骤中同时形成。由于第一电极板116’、第二电极板126’和第三电极板136’在不同层级(或水平高度上)，所以在不形成蚀刻停止层143的情况下，当第一开口146延伸至第一电极板116’中时，第三开口150和第二开口148可能已分别穿透第三电极板136’和第二电极板126’。
在本发明实施例中，蚀刻停止层143在电极板116’、126’和136’上的厚度从零(例如，蚀刻停止层143未形成于第一电极板116’上)随着电极板的层级增加而增加。举例而言，蚀刻停止层143在第三电极板136’上的第五厚度T5为在第二电极板126’上的第四厚度T4例如约1.0至5的范围内，例如约1.5。因此，在相同的蚀刻时间的条件下，第一开口146、第二开口148和第三开口150的蚀刻深度差异可透过蚀刻停止层143在各自电极板上的厚度差异得到补偿。透过调整第一蚀刻停止层140和第二蚀刻停止层142的厚度，可以使第一开口146、第二开口148和第三开口150同时延伸至对应电极板116’、126’和136’中，而不会将电极板116’、126’和136’蚀穿。
请参考图1H，在第一开口146、第二开口148和第三开口150中分别形成第一导孔152、第二导孔154和第三导孔156。第一导孔152、第二导孔154和第三导孔156填入第一开口146、第二开口148和第三开口150，且分别接触第一电极板116’、第二电极板126’和第三电极板136’。在一些实施例中，第一导孔152、第二导孔154和第三导孔156的材料可以是或者包含铝(Al)、铜(Cu)、钌(Ru)、银(Ag)、金(Au)、铑(rh)、钼(Mo)、镍(Ni)、钴(Co)、钛(Ti)、钨(W)、类似材料、前述的合金或前述的组合，并且形成第一导孔152、第二导孔154和第三导孔156的步骤可包含沉积金属材料层(未显示)于金属间介电层144上，且填满第一开口146、第二开口148和第三开口150，之后透过例如化学机械研磨(chemical mechanical polish，CMP)的平坦化制程移除金属材料层在金属间介电层144上方的部分，以暴露出金属间介电层144的上表面。
继续参考图1H，在金属间介电层144的上表面上且对应于第一导孔152、第二导孔154和第三导孔156形成第一端点(terminal)158、第二端点160和第三端点162。第一端点158、第二端点160和第三端点162分别透过第一导孔152、第二导孔154和第三导孔156电性连接至第一电极板116’、第二电极板126’和第三电极板136’。在形成第一端点158、第二端点160和第三端点162之后，形成电容结构100。
在一些实施例中，第一端点158、第二端点160和第三端点162的材料可以是或者包含铝(Al)、铜(Cu)、钌(Ru)、银(Ag)、金(Au)、铑(rh)、钼(Mo)、镍(Ni)、钴(Co)、钛(Ti)、钨(W)、类似材料、前述的合金或前述的组合，并且形成第一端点158、第二端点160和第三端点162的步骤可包含沉积金属材料层(未显示)于金属间介电层144上，将金属材料层图案化，以形成对应于第一导孔152、第二导孔154和第三导孔156的第一端点158、第二端点160和第三端点162。在另一些实施例中，在形成用于第一导孔152、第二导孔154和第三导孔156的金属材料层之后，在未平坦化金属材料层的情况下，将金属材料层在金属间介电层144上方的部分图案化，以形成第一端点158、第二端点160和第三端点162。
在一些实施例中，当施压操作电压于第一端点158和第二端点160时，第一金属板116’、第一电容介电层114’和第二电极板126’形成第一电容。在一些实施例中，当施压操作电压于第二端点160和第三端点162时，第二电极板126’、第二电容介电层构124’和第三电极板136’形成第二电容。在一些实施例中，当施压操作电压于第二端点160，且施加一共同电压至第一端点158和第三端点162时，上述第一电容与第二电容会并联，以形成具有高于第一电容和第二电容的电容值的第三电容。
在本发明实施例中，电容结构100包含依序堆栈于基底102上的第一电极板116’、第一电容介电层114’、第二电极板126’、第二电容介电层124’以及第三电极板136’。第一电极板116’的一部份延伸超出第二电极板126’的一端，以形成一阶梯，并且第二电极板126’的一部份延伸超出第三电极板136’的一端，以形成另一阶梯。
第一电极板116’包含第一金属层110’和第一抗反射涂层112’，第二电极板126’包含第二金属层120’和第二抗反射涂层122’，第三电极板136’包含第三金属层130’和第三抗反射涂层132’。在一些实施例中，第一抗反射涂层112’的第一厚度T1、第二抗反射涂层122’的第二厚度T2和第三抗反射涂层132’的第二厚度T3可以是相同的。在另一实施例中，第一抗反射涂层112’的第一厚度T1、第二抗反射涂层122’的第二厚度T2和第三抗反射涂层132’的第二厚度T3可以是不同的。
电容结构100还包含蚀刻停止层143。蚀刻停止层143具有第一水平部分，其设置于第二电极板126’延伸超出第三电极板136’的一端的部分上方，并且具有第二水平部分，其设置于第三电极板136’上方。蚀刻停止层143的第二水平部分包含第一蚀刻停止层140’和第二蚀刻停止层142’，并且具有第五厚度T5。蚀刻停止层143的第一水平部分包含第二蚀刻停止层142’并且具有第四厚度T4，其中第四厚度T4小于第五厚度T5。在一些实施例中，没有蚀刻停止层设置于第一电极板116’上。
电容结构100还包含金属间介电层144、以及分别接触第一电极板116’、第二电极板126’和第三电极板136’的第一导孔152、第二导孔154和第三导孔156。第一导孔152穿过金属间介电层144和第一电容介电层114’，以接触第一电极板116’延伸超出第二电极板126’的部分。第二导孔154穿过金属间介电层144、蚀刻停止层143和第二电容介电层124’，以接触第二电极板126’延伸超出第三电极板136’的部分。第三导孔156穿过金属间介电层144和蚀刻停止层143，以接触第三电极板136’。
本发明实施例利用调整电极板上的蚀刻停止层的厚度，这些厚度随着电极板的层级增加而增加，使得在相同的蚀刻时间的条件下，蚀刻深度的差异可透过蚀刻停止层在层级之间的厚度差异得到补偿。因此，本发明实施例可透过一次蚀刻制程，形成多个不同深度多个不同深度导孔开口至对应的电极板，这可大幅减少电容结构的制造时间和成本。
尽管在图1H所示的实施例中，电容结构100具有三层电极板116’、126’和136’，然而，本发明实施例的观点可以应用于具有不同层级的电极板，例如，两层或大于三层，以同样达到在一次图案化制程中形成多个不同深度的导孔开口至对应的电极板。举例而言，如图1I所示，电容结构100’具有五层电极板116L1至116L5，并且蚀刻停止层143在各自电极板上116L1至116L5的厚度从零(例如，蚀刻停止层143未形成于第一层电极板116L1上)随着电极板的层级增加(例如，从电极板116L1至电极板116L5)而增加。举例而言，自第二层电极板开始，蚀刻停止层143在该层电极板上的厚度为在前层电极板上的厚度例如约1.2至5的范围内，例如约1.8。因此，透过调整第一蚀刻停止层143在各自电极板上的厚度，可以使开口146L1至146L5同时延伸至对应的电极板116L1至116L5中，而不会将电极板蚀穿。
图2是根据本发明的另一些实施例，显示电容结构200的剖面示意图，其中相同于前述图1A-图1H的实施例的部件系使用相同的标号并省略其说明。图2所示的实施例与前述图1H的实施例的差别在于，图2的电容结构200的第三电极板136’由第三抗反射涂层132’组成。
在一些实施例中，第三电极板136’的第三抗反射涂层132’的材质为具有导电性的金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)或类似的金属氮化物。因此，在图2所示的实施例中，第三电极板136’可以不包含金属层(例如，图1H的第三金属层130’)，并且仅包含第三抗反射涂层132’。在不形成第三金属层130’的情况下，电容结构200的整体厚度可以降低，有助于降低将电容结构200整合至金属氧化物半导体(CMOS)的前段(FEOL)制程的困难度及复杂度。
图3是根据本发明的另一些实施例，显示电容结构300的剖面示意图，其中相同于前述图1A-图1H的实施例的部件系使用相同的标号并省略其说明。图3所示的实施例与前述图1H的实施例的差别在于，图3的电容结构300的蚀刻停止层143由第二蚀刻停止层142’组成，以及第三抗反射涂层132’的第三厚度T3大于第二抗反射涂层122’的第二厚度T2和第一抗反射涂层112’的第一厚度T1。
在形成开口146、148和150的蚀刻制程中，第三抗反射涂层132’相对于金属间介电层144具有较高的蚀刻选择性，例如，第三抗反射涂层132’与金属间介电层144的蚀刻选择比为约3至约10，故抗反射涂层132’也可作为蚀刻停止层。因此，在图3所示的实施例中，可以不形成如图1H所示的第一蚀刻停止层140’，蚀刻停止层143仅由第二蚀刻停止层142’组成。形成第三抗反射涂层132’的第三厚度T3大于第二抗反射涂层122’的第二厚度T2和第一抗反射涂层112’的第一厚度T1。举例而言，第三厚度T3为第二厚度T2及/或第一厚度T1约1至2.5，例如约1.8。因此，在相同的蚀刻时间的条件下，第三开口150与第一开口146和第二开口148的蚀刻深度差异可透过第三抗反射涂层132’的增加的第三厚度T3得到补偿。因此，透过调整第三抗反射涂层132’的厚度T3，可以使第一开口146、第二开口148和第三开口150同时延伸至对应电极板116’、126’和136’中，而不会将电极板蚀穿。
图4是根据本发明的另一些实施例，显示电容结构400的剖面示意图，其中相同于前述图1A-图1H的实施例的部件系使用相同的标号并省略其说明。图4所示的实施例与前述图1H的实施例的差别在于，图4的电容结构400并未包含图1H所示的蚀刻停止层143，以及第三抗反射涂层132’的第三厚度T3大于第二抗反射涂层122’的第二厚度T2，且第二抗反射涂层122’的第二厚度T2大于第一抗反射涂层112’的第一厚度T1。
如前所述，在形成开口146、148和150的蚀刻制程中，抗反射涂层112’、122’和132’相对于金属间介电层144具有较高的蚀刻选择性，例如，抗反射涂层112’、122’和132’与金属间介电层144的蚀刻选择比为约3至约10，故抗反射涂层112’、122’和132’也可作为蚀刻停止层。因此，在图4所示的实施例中，可以不形成如图1H所示的蚀刻停止层143。第三抗反射涂层132’的第三厚度T3大于第二抗反射涂层122’的第二厚度T2，且第二抗反射涂层122’的第二厚度T2大于第一抗反射涂层112’的第一厚度T1。举例而言，第三厚度T3为第二厚度T2约1至2.5，例如约1.8。举例而言，第二厚度T2为第一厚度T1约1至2.5，例如约1.8。因此，在相同的蚀刻时间的条件下，第一开口146、第二开口148和第三开口150的蚀刻深度差异可透过抗反射涂层112’、122’和132’的厚度差异得到补偿。因此，透过调整抗反射涂层112’、122’和132’的厚度T1、T2和T3，可以使第一开口146、第二开口148和第三开口150同时延伸至对应电极板116’、126’和136’中，而不会将电极板蚀穿。
图5是根据本发明的另一些实施例，显示电容结构500的剖面示意图，其中相同于前述第1A-1H图的实施例的部件系使用相同的标号并省略其说明。图5所示的实施例与前述图4的实施例的差别在于，图5的电容结构500的第三电极板136’由第三抗反射涂层132’组成。
如前所述，第三电极板136’的第三抗反射涂层132’的材质为具有导电性的金属氮化物。因此，在图5所示的实施例中，第三电极板136’可以不包含金属层(例如，图4的第三金属层130’)，并且仅包含第三抗反射涂层132’。在不形成第三金属层130’的情况下，电容结构500的整体厚度可以降低，有助于降低将电容结构500整合至金属氧化物半导体(CMOS)的前段(FEOL)制程的困难度及复杂度。
图6是根据本发明的另一些实施例，显示电容结构600的剖面示意图，其中相同于前述图1A-图1H的实施例的部件系使用相同的标号并省略其说明。图6所示的实施例与前述图4的实施例的差别在于，图6的电容结构600的第一电极板116’由第一抗反射涂层112’组成，第二电极板126’由第二抗反射涂层122’组成，且第三电极板136’由第三抗反射涂层132’组成。
如前所述，抗反射涂层112’、122、和132’的材质为具有导电性的金属氮化物。因此，电极板116’、126’和136’可以不包含金属层(例如，图4的金属层110’、120’和130’)，并且仅各自包含抗反射涂层112’、122’和132’。在不形成第一金属层110’、第二金属层120’第三金属层130’的情况下，电容结构600的整体厚度可以降低，有助于降低将电容结构600整合至金属氧化物半导体(CMOS)的前段(FEOL)制程的困难度及复杂度。
综上所述，本发明实施例利用调整电极板上的蚀刻停止层及/或电极板的抗反射涂层的厚度，这些厚度随着电极板的层级增加而增加，使得在相同的蚀刻时间的条件下，蚀刻深度的差异可透过蚀刻停止层及/或抗反射涂层在层级之间的厚度差异得到补偿。因此，本发明实施例可透过一次蚀刻制程，形成多个不同深度的导孔开口至对应的电极板，这可大幅减少电容结构的制造时间和成本。
以上概述数个实施例，以便在本发明所属技术领域中具有通常知识者可以更理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应该理解，他们能以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应该理解到，此类等效的制程和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (17)

1.一种电容结构，其特征在于，所述的电容结构包括：
一第一电极板，设置于一基底上；
一第一电容介电层，设置于所述第一电极板上；
一第二电极板，设置于所述第一电容介电层上，其中所述第一电极板的一部份延伸超出所述第二电极板的一端，以形成一阶梯；
一第二电容介电层，设置于所述第二电极板上；
一第三电极板，设置于所述第二电容介电层上，其中所述第二电极板的一部份延伸超出所述第三电极板的一端，以形成另一阶梯；
一蚀刻停止层，仅设置于所述第二电极板上，其中所述蚀刻停止层的一第一部分仅设置于所述第二电极板延伸超出所述第三电极板的部分上，所述蚀刻停止层的一第二部分设置于所述第三电极板上，且所述蚀刻停止层的所述第一部分的厚度小于所述蚀刻停止层的所述第二部分的厚度，所述第一部分包含一第二蚀刻停止层，而所述第二部分包含一第一蚀刻停止层和在所述第一蚀刻停止层上的所述第二蚀刻停止层，所述第一蚀刻停止层和所述第二蚀刻停止层直接接触，其中所述第二蚀刻停止层顺应性地并连续性地由所述第一部分延伸至所述第二部分；
一金属间介电层，覆盖所述蚀刻停止层、所述第二电极板、所述第一电容介电层和所述第一电极板；
一第一导孔，穿过所述金属间介电层，以接触所述第一电极板于延伸超出所述第二电极板的部分；以及
一第二导孔，穿过所述金属间介电层和所述蚀刻停止层的所述第一部份，以接触所述第二电极板；
一第三导孔，穿过所述金属间介电层和所述蚀刻停止层的所述第二部分，以接触所述第三电极板。
2.如权利要求1所述的电容结构，其特征在于，所述的蚀刻停止层的材料为氧化硅、氮化硅、氮氧化硅或前述的组合。
3.如权利要求1所述的电容结构，其特征在于，所述的第一电极板包含：一第一金属层和在所述第一金属层上的一第一抗反射涂层；
其中所述第二电极板包含：一第二金属层和在所述第二金属层上的一第二抗反射涂层。
4.如权利要求3所述的电容结构，其特征在于，所述的第一抗反射涂层和所述第二抗反射涂层的材料为金属氮化物。
5.如权利要求3所述的电容结构，其特征在于，所述的第二抗反射涂层的厚度等于或大于所述第一抗反射涂层的厚度。
6.如权利要求1所述的电容结构，其特征在于，其中所述第三电极板由一第三抗反射涂层组成。
7.一种电容结构，其特征在于，所述的电容结构包括：
一第一电极板，设置于一基底上，所述第一电极板包含：一第一抗反射涂层；
一第一电容介电层，设置于所述第一电极板上；
一第二电极板，设置于所述第一电容介电层上，其中所述第一电极板的一部份延伸超出所述第二电极板的一端，以形成一阶梯，且所述第二电极板包含：一第二抗反射涂层，所述第二抗反射涂层的厚度大于所述第一抗反射涂层的厚度；
一第二电容介电层，设置于所述第二电极板上；以及
一第三电极板，设置于所述第二电容介电层上，其中所述第二电极板的一部份延伸超出所述第三电极板的一端，以形成另一阶梯，且其中所述第三电极板包含：一第三抗反射涂层，其中所述第三抗反射涂层的厚度大于所述第二抗反射涂层的厚度；
一蚀刻停止层，仅设置于所述第一电极板延伸超出所述第二电极板的部分和所述第二电极板上，其中所述蚀刻停止层的一第一部分仅设置于所述第二电极板延伸超出所述第三电极板的部分上，所述蚀刻停止层的一第二部分设置于所述第三电极板上，且所述蚀刻停止层的所述第一部分的厚度小于所述蚀刻停止层的所述第二部分的厚度，所述第一部分包含一第二蚀刻停止层，而所述第二部分包含一第一蚀刻停止层和在所述第一蚀刻停止层上的所述第二蚀刻停止层，所述第一蚀刻停止层和所述第二蚀刻停止层直接接触，其中所述第二蚀刻停止层顺应性地并连续性地由所述第一部分延伸至所述第二部分；
一金属间介电层，覆盖所述第二电极板、所述第一电容介电层和所述第一电极板；
一第一导孔，穿过所述金属间介电层，以接触所述第一电极板于延伸超出所述第二电极板的部分；以及
一第二导孔，穿过所述金属间介电层，以接触所述第二电极板。
8.如权利要求7所述的电容结构，其特征在于，所述第二导孔更穿过所述蚀刻停止层的所述第一部分。
9.如权利要求7所述的电容结构，其特征在于，所述的电容结构更包括：
一第三导孔，穿过所述金属间介电层，以接触所述第三电极板，
其中所述第二导孔接触所述第二电极板于延伸超出所述第三电极板的部分。
10.如权利要求7所述的电容结构，其特征在于，所述的第一电极板更包含：一第一金属层，所述第一抗反射涂层设置于所述第一金属层上；
其中所述第二电极板更包含：一第二金属层，所述第二抗反射涂层设置于所述第二金属层上。
11.如权利要求7所述的电容结构，其特征在于，其中所述第三电极板由所述第三抗反射涂层组成。
12.如权利要求7所述的电容结构，其特征在于，所述的第一电极板由所述第一抗反射涂层组成，且所述第二电极板由所述第二抗反射涂层组成。
13.一种电容结构的制造方法，其特征在于，所述的方法包括：
在一基底上依序形成一第一电极板材料层、一第一介电层、一第二电极板材料层、一第二介电层、一第三电极板材料层和一第一蚀刻停止层；
将所述第一蚀刻停止层和所述第三电极板材料层图案化，以分别形成一图案化第一蚀刻停止层和一第三电极板；
在所述图案化第一蚀刻停止层、所述第三电极板和所述第二介电层上形成一第二蚀刻停止层，所述图案化第一蚀刻停止层和所述第二蚀刻停止层直接接触，其中所述第二蚀刻停止层顺应性地并连续性地由所述图案化第一蚀刻停止层上延伸至所述第二介电层上；
将所述第二蚀刻停止层、所述第二介电层、所述第二电极板材料层图案化，以分别形成一图案化第二蚀刻停止层、一第二电容介电层和一第二电极板，其中所述第二电极板的一部分延伸超出所述第三电极板的一端，以形成一阶梯，其中所述图案化第二蚀刻停止层仅设置于所述第二电极板上；
将所述第一介电层和所述第一电极板材料层图案化，以分别形成一第一电容介电层和一第一电极板，其中所述第一电极板的一部份延伸超出所述第二电极板的一端，以形成一阶梯；
在所述基底上形成一金属间介电层，以覆盖所述图案化第一蚀刻停止层、所述第二电极板、所述第一电容介电层和所述第一电极板；
形成一第一开口穿过所述金属间介电层，直到暴露出所述第一电极板延伸超出所述第二电极板的部分；
形成一第二开口穿过所述金属间介电层、所述图案化第二蚀刻停止层和所述第二电容介电层，直到暴露出所述第二电极板；以及
形成一第一导孔于所述第一开口中和一第二导孔于所述第二开口中。
14.如权利要求13所述的电容结构的制造方法，其特征在于，
其中所述第二开口暴露出所述第二电极板延伸超出所述第三电极板的部分。
15.如权利要求13所述的电容结构的制造方法，其特征在于，所述的方法更包括：
形成一第三开口穿过所述金属间介电层、所述图案化第一蚀刻停止层和所述图案化第二蚀刻停止层，直到暴露出所述第三电极板，其中所述第一开口、所述第二开口和所述第三开口在一相同的蚀刻制程中形成；以及
形成一第三导孔于所述第三开口中。
16.如权利要求13所述的电容结构的制造方法，其特征在于，所述的第一电极板材料层包含：一第一金属层和在所述第一金属层上的一第一抗反射涂层；
其中所述第二电极板材料层包含：一第二金属层和在所述第二金属层上的一第二抗反射涂层，且所述第二抗反射涂层的厚度等于或大于所述第一抗反射涂层的厚度。
17.如权利要求13所述的电容结构的制造方法，其特征在于，其中所述第三电极板由一第三抗反射涂层组成。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1459840A (zh) * 2002-05-20 2003-12-03 台湾积体电路制造股份有限公司 电容器的制造方法
CN1627477A (zh) * 2003-12-10 2005-06-15 三星电子株式会社 具有金属－绝缘体－金属电容器的半导体器件及制造方法
CN102420209A (zh) * 2011-06-17 2012-04-18 上海华力微电子有限公司 一种提高电容密度的结构及方法
CN103021813A (zh) * 2012-12-21 2013-04-03 上海宏力半导体制造有限公司 Mim电容及其制作方法
CN103765574A (zh) * 2011-08-24 2014-04-30 瑞萨电子株式会社 半导体装置
CN103972044A (zh) * 2013-02-01 2014-08-06 中芯国际集成电路制造(上海)有限公司 Mim电容器的制备方法以及半导体器件的制备方法
CN104617078A (zh) * 2013-11-01 2015-05-13 台湾积体电路制造股份有限公司 用于形成金属-绝缘体-金属(mim)电容器结构的机制

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6822283B2 (en) * 2002-07-11 2004-11-23 Taiwan Semiconductor Manufacturing Co., Ltd Low temperature MIM capacitor for mixed-signal/RF applications
CN100353487C (zh) * 2004-05-12 2007-12-05 联华电子股份有限公司 电容的制作方法
CN100435293C (zh) * 2005-09-30 2008-11-19 联华电子股份有限公司 开口的形成方法以及接触窗的形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1459840A (zh) * 2002-05-20 2003-12-03 台湾积体电路制造股份有限公司 电容器的制造方法
CN1627477A (zh) * 2003-12-10 2005-06-15 三星电子株式会社 具有金属－绝缘体－金属电容器的半导体器件及制造方法
CN102420209A (zh) * 2011-06-17 2012-04-18 上海华力微电子有限公司 一种提高电容密度的结构及方法
CN103765574A (zh) * 2011-08-24 2014-04-30 瑞萨电子株式会社 半导体装置
CN103021813A (zh) * 2012-12-21 2013-04-03 上海宏力半导体制造有限公司 Mim电容及其制作方法
CN103972044A (zh) * 2013-02-01 2014-08-06 中芯国际集成电路制造(上海)有限公司 Mim电容器的制备方法以及半导体器件的制备方法
CN104617078A (zh) * 2013-11-01 2015-05-13 台湾积体电路制造股份有限公司 用于形成金属-绝缘体-金属(mim)电容器结构的机制

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