CN1627477A - 具有金属－绝缘体－金属电容器的半导体器件及制造方法 - Google Patents

具有金属－绝缘体－金属电容器的半导体器件及制造方法 Download PDF

Info

Publication number
CN1627477A
CN1627477A CNA2004101007201A CN200410100720A CN1627477A CN 1627477 A CN1627477 A CN 1627477A CN A2004101007201 A CNA2004101007201 A CN A2004101007201A CN 200410100720 A CN200410100720 A CN 200410100720A CN 1627477 A CN1627477 A CN 1627477A
Authority
CN
China
Prior art keywords
metal
metal layer
layer
dielectric film
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004101007201A
Other languages
English (en)
Inventor
金成勋
申宪宗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1627477A publication Critical patent/CN1627477A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

一种包括金属－绝缘体－金属(MIM)电容器的半导体器件及其制造方法，在绝缘层上顺序地形成第一金属层和电介质膜。电介质膜被构图，其中剩余部分被合并入MIM电容器中，以及在图案化的电介质膜和第一金属层上形成第二金属层。同时构图第二金属层、图案化的电介质膜以及第一金属层。当形成包括由第一金属层形成的下电极、电介质膜以及由第二金属层形成的上电极时，通过层叠第一和第二金属层来形成互连。

Description

具有金属-绝缘体-金属电容器的半导体器件 及制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，更具体涉及一种具有包括多个金属线的金属-绝缘体-金属(MIM)电容器的半导体器件及其制造方法。
背景技术
为了增加需要高速工作的模拟电路和射频(RF)器件的性能，研究了用于在半导体器件中集成具有大电容量的电容器的方法。当电容器的下电极和上电极由掺杂的多晶硅形成时，通过在下电极和电介质膜之间的界面和电介质膜和上电极之间的界面处发生的氧化反应来产生自然氧化层，由此减小电容量。可以使用具有金属-绝缘体-硅(MIS)或金属-绝缘体-金属(MIM)结构的电容器来防止该电容量的减小。MIM电容器一般用于高性能半导体器件，因为MIM电容器显示出低电阻率和缺少由耗尽引起的寄生电容。
在用于制造具有MIM电容器的半导体器件的方法中，如图1所示，在绝缘层10上形成约6000的金属层。金属层被构图，以在同一平面上形成MIM电容器的下金属线15和下电极20。在其上涂敷电介质膜40。在电介质膜40上淀积金属至超过1500的厚度并构图，以在电介质膜40上形成上电极50。在电介质膜40和上电极50上形成金属间电介质(inter-metal-dielectric，IMD)层60。在IMD层60中形成连接到下金属线15的第一通孔70、连接到下电极20的第二通孔72以及连接到上电极50的第三通孔74。在IMD层60上淀积金属至约3000的厚度。金属被构图，由此形成分别连接到第一、第二和第三通孔70、72和74的上金属线80、82和84。
形成上电介质的步骤包括等离子刻蚀，由于在电介质膜40上构图上电极50，因此等离子刻蚀损坏电介质膜40的表面。而且，由于第一和第二通孔70和72的深度不同于第三通孔74的深度，因此需要具有相当高选择性的刻蚀工艺。如果分开地形成第一和第二通孔70和72以及第三通孔74，那么需要另一掩模，由此使刻蚀工艺复杂化。
当使用单个掩模工艺时，由于第一和第二通孔70和72的深度大于第三通孔74的深度，所以第三通孔74底下的上电极50被过刻蚀。电介质膜40可能被损坏以及通过刻蚀露出底下的下电极20，使得一旦上金属线82和84分别被连接到第二和第三通孔72和74，那么在上电极50和下电极20之间可能发生电短路。因为过刻蚀受到单个掩模工艺中可变因素的影响，所以器件中或器件的通孔中通孔的接触电阻可以不同，因此增加器件的分散性能。
因此，需要上电极形成有足以承受形成第三通孔的IMD层刻蚀的厚度。
发明内容
根据本公开的实施例，用于制造包括MIM电容器的半导体器件的方法减小器件的性能分散而不会损坏电介质膜。
根据本公开的实施例，包括MIM电容器的半导体器件显示出均匀的优良性能。
根据本公开的实施例，提供一种用于制造半导体器件的方法，其中在绝缘层上顺序地形成第一金属层和电介质膜。电介质膜被构图以形成图案化的电介质膜。在图案化的电介质膜和第一金属层上形成第二金属层。第二金属层、图案化的电介质膜以及第一金属层被同时构图，以在半导体器件的第一部分上形成包括第一和第二金属层的互连。同时，在半导体器件的第二部分上构图MIM电容器，包括由第一金属层形成的下电极、电介质膜以及由第二金属层形成的上电极。
根据本公开的实施例，提供一种用于制造半导体器件的方法，其中在绝缘层上形成第一下互连和第二下互连。在下互连和绝缘层上形成第一金属间电介质(IMD)层并平整。在形成连接到第二下互连的第二和第三通孔的同时，形成穿过第一IMD层连接到第一下互连的第一通孔。在包括第一、第二和第三通孔的第一IMD层上顺序地形成第一金属层和电介质膜。电介质膜被构图，以残留在第三通孔上的部分第一金属层上。第二金属层、电介质膜以及第一金属层被同时构图，以形成连接到第一通孔且包括第一和第二金属层的第一层间互连，以及连接到第二通孔且包括第一和第二金属层的第二层间互连。同时，金属-绝缘体-金属(MIM)电容器被构图连接到第三通孔，MIM电容器包括由第一金属层形成的下电极、电介质膜和由第二金属层形成的上电极。在第一和第二层间互连和MIM电容器上形成第二IMD层之后，形成连接到第一层间互连的第四通孔、连接到第二层间互连的第五通孔以及连接到上电极的第六通孔。在第二IMD层上形成分别连接到第四、第五和第六通孔的上互连。
根据本公开的实施例，提供一种包括在绝缘层上相互平行地形成的互连和金属-绝缘体-金属(MIM)电容器的半导体器件。通过从绝缘层的表面顺序地层叠第一金属层图形和第二金属层图形分别形成互连。MIM电容器包括从绝缘层的表面顺序层叠的下电极、电介质膜和上电极。在该结构中，下电极由与第一金属层图形相同的材料形成且具有与第一金属层图形相同的厚度，以及上电极由与第二金属层图形相同的材料形成且具有与第二金属层图形相同的厚度。
附图说明
通过参考附图对其优选示例性实施例的详细描述，将使本发明的上述及其他特点和优点变得更明显，其中：
图1是用于图示包括MIM电容器的半导体器件的制造方法的剖面图；
图2至6是用于图示根据本公开的实施例包括MIM电容器的半导体器件及其制造方法的剖面图；以及
图7是用于图示根据本公开的实施例包括MIM电容器的半导体器件及其制造方法的剖视图。
具体实施方式
现在参考附图描述本发明的优选实施例，其中相同参考标记始终用来指相同的元件。应当理解这些实施例的描述仅仅是说明性的，它们不应该认为是限制性的。在下列描述中，为了说明，阐述了许多具体的细节，以提供本发明的彻底理解。但是对所属领域的技术人员来说，很显然没有这些具体的细节本发明也可以被实施。
图2至6是用于图示根据本公开的实施例包括MIM电容器的半导体器件及其制造方法的剖面图。
参考图2，在绝缘层110上形成由金属例如铝(Al)制成的下互连113和115，以及在其上涂敷第一IMD层120并平整。通过使用例如化学机械抛光(CMP)执行平面化。绝缘层110可以是用于隔开多层互连(未示出)的IMD层。为了简便起见，图2省略了绝缘层110底下的其他元件和衬底。绝缘层110和/或第一IMD层120可以由正硅酸乙酯(TEOS)、氟化的氧化硅(SiOF)或碳氧化硅(SiOC)形成。例如，可以通过使用TEOS源气体的化学气相淀积(CVD)形成TEOS层。可以通过使用甲硅烷(SiH4)气体、四氟化硅(SiF4)气体、氧(O2)气以及氩(Ar)气的高密度等离子(HDP)-CVD形成SiOF层。可以通过涂敷有机旋涂玻璃(SOG)层然后烘焙来形成SiOC层。
第一通孔122穿过第一IMD层120将连接到第一下互连113，以及第二和第三通孔125和130连接到第二下互连115。通过使用CxFy气体例如四氟甲烷(CF4)、六氟丙烯(C3F6)以及八氟环丁烷(C4F8)刻蚀第一IMD层120，以形成通孔，以及掩埋导电层例如钨(W)层，以形成第一、第二和第三通孔122、125和130。
通过CVD或物理汽相淀积(PVD)如溅射，在包括第一、第二和第三通孔122、125和130的第一IMD层120上形成帽盖层132(例如钛(Ti)层)至约300至600的厚度。帽盖层132用作用于防止金属元件扩散到第一IMD层120中的扩散停止层。
第一金属层135形成有小于常规电容器的下电极的厚度，例如约其一半。第一金属层135可以是淀积至约3000厚度的Al。
在第一金属层135上形成电介质膜140。可以通过等离子增强CVD(PECVD)方法提供氮化硅层或碳化硅层作为电介质膜140。其厚度可以是约例如600。考虑到电容器的期望电容量，可以调整电介质膜140的类型和厚度。
此后，如图3所示，构图电介质膜140，以便部分电介质膜140a残留在第三通孔130的上侧。
参考图4，在电介质膜140a和第一金属层135上形成第二金属层145，其中第二金属层145和第一金属层135具有约6000的组合厚度。例如，Al被淀积至约3000的厚度，以形成第二金属层145。第一和第二金属层135和145可以形成具有相同的厚度。第一和第二金属层135和145被构图，以分别形成电容器的下电极和上电极。由此，具有基本上相似厚度的第一和第二金属层135和145构成具有基本上相似厚度的电容器的下电极和上电极，由此提供均匀的器件。第一和第二金属层135和145可以形成为具有不同的厚度。此外，第一金属层和第二金属层135和145可以由不同的材料形成。例如，第一金属层135可以由Al形成，第二金属层145可以由钛/氮化钛(Ti/TiN)或TiN形成。当第二金属层145由Al形成时，为了构图第二金属层145，优选在第二金属层145的上部上形成抗反射层150至约600的厚度，例如TiN层。抗反射层150减小金属层的不规则反射，以便于金属层的光刻工艺。抗反射层150可以被省略，且当第二金属层145由Ti/TiN或TiN形成时不需要抗反射层150。在形成Ti/TiN的第二材料层145的情况下，在TiN之前淀积帽盖材料132如Ti，以防止反射。
参考图5，抗反射层150、第二金属层145、电介质膜140a、第一金属层135以及帽盖层132被一起构图，以形成连接到第一通孔122的第一层间互连152、连接到第二通孔125的第二层间互连155以及连接到第三通孔130的MIM电容器160。
形成包括第一金属层图形的第一部分135a和第二金属层图形的第一部分145a的第一层间互连152。形成包括第一金属层图形的第二部分135a′和第二金属层图形的第二部分145a′的第二层间互连155。帽盖层图形132a和132a′以及抗反射层图形150a和150a′分别位于第一和第二层间互连152和155的下平面下和上平面上。
MIM电容器160包括由第一金属层图形135b的第三部分形成的下电极135b、电介质膜140b和由第二金属层图形的第三部分形成的上电极145b。分别在MIM电容器160的下平面下和上平面上设置帽盖层图形132b和抗反射层图形150b。
参考图5，形成有和没有形成MIM电容器的区域之间的台阶高达电介质膜140b的厚度。电介质膜140b的厚度是大约600。因此，根据本公开形成有和没有形成MIM电容器的区域之间的台阶可以小于约600。
MIM电容器160的下电极135b和上电极145b的面积彼此相等。MIM电容器160的下电极135b和上电极145b可以形成为具有相同的厚度。结果，在根据本公开实施例的半导体器件的情况下，下电极135b和上电极145b不仅占据相同的面积而且具有相同的厚度。因此，半导体器件显示出均匀的性能。
当抗反射层150、第二金属层145、电介质膜140a、第一金属层135以及帽盖层132被构图时，通过使用等离子体激活Cl2和BCl3的气体混合物来进行构图。因为第二金属层145、电介质膜140a以及第一金属层135被同时构图，因此电介质膜140a的表面不会被刻蚀工艺过程中的等离子体损坏。
现在参考图6，形成第二IMD层165。第二IMD层165可以是例如TEOS层、SiOF层或SiOC层。形成连接到第一层间互连152的第四通孔168和连接到第二层间互连155的第五通孔170。第五通孔170连接到下电极135b。形成连接到上电极145b的第六通孔175。
参考图6，连接到下电极135b的第五通孔170和连接到上电极145b的第六通孔175彼此在深度上相差电介质膜140b的厚度。与常规器件相比，第五和第六通孔170和175之间的深度差是无关紧要的。因此，当第五通孔170和第六通孔175被刻蚀时，第六通孔175具有小于第五通孔170的深度，上电极145b的过刻蚀很少会发生。因此，在上电极145b和下电极135b之间引起电短路的可能性被减小。由于过刻蚀量可以被减小，因此器件中和单个器件中相互器件的通孔的不同接触电阻的问题可以减小。因此，可以减小器件性能的分散。
如果第二IMD层165是最上的绝缘层，那么不必执行其平面化。另外，为了执行后续金属化工艺，可以在形成第四、第五和第六通孔168、170和175之前平整第二IMD层165。尽管平面化是需要的，但是它比常规平面化更容易，因为形成有和没有形成MIM电容器的区域之间形成的台阶与电介质膜140b的厚度一样厚。
在包括第四、第五和第六通孔168、170和175的第二IMD层165上淀积并构图金属，由此形成分别连接到第四、第五和第六通孔168、170和175的上互连178、180和185。
根据本公开实施例的MIM电容器可以用作RF器件中的电容器。因此，可以通过考虑RF器件的频带来选择用于形成下互连113和115、第一和第二金属层135和145以及上互连178、180和185的金属层种类。例如，如果频带是2.4GHz，那么可以选择Al。对于15GHz以上的频带，可以采用钨或铜。当使用铜时，各个通孔和互连可以形成为单金属镶嵌或双金属镶嵌。
如图6所示，根据本公开实施例的半导体器件包括在绝缘层即第一IMD层120上彼此平行地形成的第一和第二层间互连152和155以及MIM电容器160。第一层间互连152包括在第一IMD层120的表面上顺序地层叠的第一金属层图形135a和第二金属层图形145a。类似地，第二层间互连155包括从第一IMD层120的表面顺序地层叠的另一第一金属层图形135a′和另一第二金属层图形145a′。MIM电容器160包括在第一IMD层120的表面上顺序地层叠的下电极135b、电介质膜140b以及上电极145b，其中下电极135b由与第一金属层图形135a和135a′相同的材料形成且具有相同的厚度。上电极145b由与第二金属层图形145a和145a′相同的材料形成且具有相同的厚度。
在第一IMD层120与第一金属层图形135a和135a′之间以及在第一IMD层120与下电极135b之间进一步提供帽盖层图形132a、132a′和132b。但是，帽盖层图形1 32a、132a′和132b可以省略。此外，在第二金属层图形145a和145a′以及上电极145b上进一步形成的抗反射层图形150a、150a′和150b也可以省略，或当第二金属层图形145a和145a′以及上电极145b由Ti/TiN或TiN形成时可以省略。第一金属层图形135a和135a′以及第二金属层图形145a和145a′可以具有相同或不同的厚度。因为通过构图工艺同时形成第一和第二层间互连152和155以及MIM电容器160，因此第一金属层图形135a和第二金属层图形145a具有相同宽度。此外，第一金属层图形135a′和第二金属层图形145a′具有相同的宽度，以及下电极135b、电介质膜140b和上电极145b具有相同的宽度。
下互连115与第二和第三通孔125和130制成第一IMD层120内的、用于电连接第二层间互连155和MIM电容器160的下电极135b的结构。类似地，第五和第六通孔170和175以及上互连180和185构成连接第二层间互连155和MIM电容器160的上电极145b至半导体器件外部的结构。
图7是用于图示根据本公开实施例包括MIM电容器的半导体器件及其制造方法的剖面图。
在形成参考图3描述的电介质膜140之前或之后形成缓冲层例如TiN层。在进行如图4、5和6所示的工序之后获得如图7所示的所得结构。参考图7，进一步在电介质膜140b的下平面和上平面上提供缓冲层241和242。形成在电介质膜140b的下平面的缓冲层241用于阻挡金属元素从下电极135b扩散。形成在电介质膜140b的上平面上的缓冲层242用作在通过构图电介质膜140形成的第三通孔的上侧上残留的电介质膜140a的光刻工序中的抗反射层。
在与下金属线相同的平面形成下电极之后，进行用于形成常规MIM电容器的工序。但是，在用于制造根据本公开实施例的半导体器件的方法中，形成常规MIM电容器的下电极的金属层的淀积执行两次，以及在淀积步骤之间，在其上将形成MIM电容器的预定区域上形成电介质膜。一旦夹层的金属-电介质膜-金属结构经受构图，通过执行一次构图，可以在一侧上形成金属互连而不插入电介质膜，以及可以在另一侧上形成包括上电极、电介质膜和下电极的MIM电容器。因此，在形成电介质膜之后，电介质膜不会通过构图上电极而被损坏。
在形成金属线期间MIM电容器形成在同一平面上。因此，由于分别连接到下电极和上电极的通孔的深度，可以实现一致的接触电阻，以及可以实现提高的性能分散。而且，上电极和下电极的厚度和面积基本上相等，由此实现器件的一致性能。
尽管已参考其示例性实施例具体展示和描述了本发明，但是本领域的普通技术人员应当明白，在不脱离所附权利要求所限定的本发明的精神和范围的条件下，可以在形式上和细节上进行各种改变。

Claims (24)

1、一种用于制造半导体器件的方法，该方法包括：
在绝缘层上顺序地形成第一金属层和电介质膜；
构图所述电介质膜，形成图案化的电介质膜；
在所述图案化的电介质膜和所述第一金属层上形成第二金属层；以及
同时构图所述第二金属层、所述图案化的电介质膜以及所述第一金属层，以在所述半导体器件的第一部分上形成包括所述第一和第二金属层的互连，同时在所述半导体器件的第二部分上形成包括由所述第一金属层形成的下电极、所述电介质膜和由所述第二金属层形成的上电极的金属-绝缘体-金属(MIM)电容器。
2、根据权利要求1的方法，还包括在所述绝缘层和所述第一金属层之间形成帽盖层。
3、根据权利要求1的方法，还包括在所述电介质膜的下平面和上平面上形成缓冲层。
4、根据权利要求3的方法，其中所述缓冲层是TiN层。
5、根据权利要求1的方法，其中所述第一和第二金属层由相同材料制成。
6、根据权利要求5的方法，其中所述第一和第二金属层形成至相同厚度。
7、根据权利要求5的方法，还包括在所述第二金属层上形成抗反射层。
8、根据权利要求1的方法，其中所述第一金属层由铝(Al)制成，以及所述第二金属层由Ti/TiN或TiN制成。
9、根据权利要求1的方法，还包括在所述绝缘层内形成一用于将任意一个互连与所述MIM电容器的所述下电极电连接的结构。
10、一种用于制造半导体器件的方法，该方法包括：
在所述绝缘层上形成第一下互连和第二下互连；
在所述下互连和所述绝缘层上形成第一金属间电介质(IMD)层；
在所述第一IMD层中形成连接到所述第一下互连的第一通孔，以及在所述第一IMD层中形成连接到所述第二下互连的第二通孔和第三通孔；
在包括所述第一、第二和第三通孔的所述第一IMD层上顺序地形成第一金属层和电介质膜；
构图所述电介质膜，以残留在所述第三通孔上的至少部分所述第一金属层上；
在所述电介质膜和所述第一金属层上形成第二金属层；
同时构图所述第二金属层、所述电介质膜和所述第一金属层，以形成包括连接到所述第一通孔的所述第一和第二金属层的第一层间互连、包括连接到所述第二通孔的所述第一和第二金属层的第二层间互连、以及连接到所述第三通孔的金属-绝缘体-金属(MIM)电容器，其中所述MIM电容器包括由所述第一金属层形成的下电极、所述电介质膜和由所述第二金属层的上电极；
在所述第一和第二层间互连和所述MIM电容器上形成第二IMD层；
形成连接到所述第一层间互连的第四通孔、连接到所述第二层间互连的第五通孔以及连接到所述MIM电容器的所述上电极的第六通孔；以及
在所述第二IMD层上形成分别连接到所述第四、第五和第六通孔的上互连。
11、根据权利要求10的方法，其中所述第一IMD层被平整。
12、根据权利要求10的方法，其中所述第一金属层由Al制成，以及所述第二金属层由Ti/TiN或TiN制成。
13、根据权利要求10的方法，其中该第一和第二金属层由相同材料制成。
14、根据权利要求13的方法，还包括在所述电介质膜的下平面和上平面上形成缓冲层。
15、根据权利要求14的方法，其中所述缓冲层是TiN层。
16、一种半导体器件，包括：
绝缘层；
由从所述绝缘层的表面顺序层叠的第一金属层图形和第二金属层图形形成的多个互连；以及
包括从所述绝缘层的表面顺序层叠的下电极、电介质膜和上电极的金属-绝缘体-金属(MIM)电容器，
其中所述下电极由与所述第一金属层图形相同的材料形成并具有与其相同的厚度，以及所述上电极由与所述第二金属层图形相同的材料制成且具有与其相同的厚度，
其中在所述绝缘层上相互平行地形成所述互连和所述MIM电容器。
17、根据权利要求16的器件，其中所述第一金属层图形和层叠在所述第一金属层图形上的所述第二金属层图形具有相同宽度，以及所述下电极、所述电介质膜以及所述上电极具有相同宽度。
18、根据权利要求16的器件，还包括在所述绝缘层和所述第一金属层图形之间以及在所述绝缘层和所述下电极之间分别形成的多个帽盖层图形。
19、根据权利要求16的器件，还包括在所述电介质膜的所述下平面和上平面上分别形成的多个缓冲层。
20、根据权利要求19的器件，其中所述缓冲层是TiN层。
21、根据权利要求17的器件，其中所述第一金属层图形和所述第二金属层图形由相同的材料制成。
22、根据权利要求21的器件，还包括在所述第二金属层图形和所述上电极上分别形成的多个抗反射图形。
23、根据权利要求16的器件，其中所述第一金属层图形由Al制成，以及所述第二金属层图形由Ti/TiN或TiN制成。
24、根据权利要求16的器件，还包括：
在所述绝缘层内的、用于将任意一个所述互连与所述MIM电容器的所述下电极电连接的结构；以及
用于将连接到所述MIM电容器的所述下电极的所述互连和所述MIM电容器的所述上电极连接到所述半导体器件的外部的结构。
CNA2004101007201A 2003-12-10 2004-12-10 具有金属－绝缘体－金属电容器的半导体器件及制造方法 Pending CN1627477A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR89363/2003 2003-12-10
KR1020030089363A KR100585115B1 (ko) 2003-12-10 2003-12-10 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법

Publications (1)

Publication Number Publication Date
CN1627477A true CN1627477A (zh) 2005-06-15

Family

ID=36073075

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004101007201A Pending CN1627477A (zh) 2003-12-10 2004-12-10 具有金属－绝缘体－金属电容器的半导体器件及制造方法

Country Status (4)

Country Link
US (2) US7008841B2 (zh)
JP (1) JP2005175491A (zh)
KR (1) KR100585115B1 (zh)
CN (1) CN1627477A (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101409283B (zh) * 2007-10-08 2010-12-15 台湾积体电路制造股份有限公司 半导体结构
CN101213641B (zh) * 2005-06-28 2011-01-05 飞思卡尔半导体公司 半导体器件中的mim电容和用于该mim电容的方法
CN101398578B (zh) * 2007-09-26 2011-08-17 中芯国际集成电路制造(上海)有限公司 电容器、硅基液晶显示器及制作方法
CN102610660A (zh) * 2012-03-31 2012-07-25 上海宏力半导体制造有限公司 层叠mim电容器结构以及半导体器件
US8395200B2 (en) 2009-11-20 2013-03-12 Semiconductor Manufacturing International (Shanghai) Corporation Method and system for manufacturing copper-based capacitor
CN110556357A (zh) * 2018-05-30 2019-12-10 世界先进积体电路股份有限公司 电容结构及其制造方法
CN111128957A (zh) * 2019-12-26 2020-05-08 华虹半导体(无锡)有限公司 嵌入结构的mim电容及其制造方法
CN111370430A (zh) * 2018-12-26 2020-07-03 联华电子股份有限公司 集成电路装置及形成集成电路的方法
CN111987041A (zh) * 2019-05-24 2020-11-24 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6916722B2 (en) * 2002-12-02 2005-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate high reliable metal capacitor within copper back-end process
JP4707330B2 (ja) * 2004-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100564626B1 (ko) * 2004-05-28 2006-03-28 삼성전자주식회사 대용량 mim 캐패시터 및 그 제조방법
WO2007029394A1 (ja) * 2005-09-09 2007-03-15 Sharp Kabushiki Kaisha 薄膜素子、それを用いた表示装置及びメモリセル、並びにそれらの製造方法
US7488643B2 (en) 2006-06-21 2009-02-10 International Business Machines Corporation MIM capacitor and method of making same
KR100843143B1 (ko) * 2006-12-08 2008-07-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US7557455B1 (en) * 2007-02-27 2009-07-07 National Semiconductor Corporation System and apparatus that reduce corrosion of an integrated circuit through its bond pads
JP5212361B2 (ja) * 2007-03-20 2013-06-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8730647B2 (en) * 2008-02-07 2014-05-20 Ibiden Co., Ltd. Printed wiring board with capacitor
US8191217B2 (en) * 2009-08-05 2012-06-05 International Business Machines Corporation Complimentary metal-insulator-metal (MIM) capacitors and method of manufacture
US8375539B2 (en) * 2009-08-05 2013-02-19 International Business Machines Corporation Method of manufacturing complimentary metal-insulator-metal (MIM) capacitors
WO2014156071A1 (ja) * 2013-03-25 2014-10-02 旭化成エレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6149578B2 (ja) * 2013-07-30 2017-06-21 富士通セミコンダクター株式会社 電子デバイスの製造方法
US9252203B2 (en) * 2014-05-07 2016-02-02 Globalfoundries Inc. Metal-insulator-metal back end of line capacitor structures
US9685368B2 (en) 2015-06-26 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure having an etch stop layer over conductive lines
US10026731B1 (en) * 2017-04-14 2018-07-17 Qualcomm Incorporated Compound semiconductor transistor integration with high density capacitor

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531089B2 (ja) * 1993-06-01 1996-09-04 日本電気株式会社 半導体集積回路の製造方法
US5926359A (en) * 1996-04-01 1999-07-20 International Business Machines Corporation Metal-insulator-metal capacitor
JPH1041468A (ja) * 1996-07-24 1998-02-13 Yokogawa Electric Corp Ｍｃｍ用シリコン基板とその製造方法
JPH10150146A (ja) * 1996-11-18 1998-06-02 Sony Corp 半導体装置の製造方法
US6143601A (en) * 1998-12-09 2000-11-07 United Microelectronics Corp. Method of fabricating DRAM
US6198617B1 (en) * 1999-01-12 2001-03-06 United Microelectronics Corp. Multi-layer metal capacitor
US6259128B1 (en) * 1999-04-23 2001-07-10 International Business Machines Corporation Metal-insulator-metal capacitor for copper damascene process and method of forming the same
JP3967544B2 (ja) * 1999-12-14 2007-08-29 株式会社東芝 Ｍｉｍキャパシタ
DE10008573A1 (de) * 2000-02-24 2001-09-13 Infineon Technologies Ag Halbleiterbauelement und Herstellungsverfahren
EP1132973A1 (de) * 2000-03-06 2001-09-12 Infineon Technologies AG Metall-Isolator-Metall-Kondensator und Verfahren zu seiner Herstellung
JP3505465B2 (ja) * 2000-03-28 2004-03-08 株式会社東芝 半導体装置及びその製造方法
US6342734B1 (en) * 2000-04-27 2002-01-29 Lsi Logic Corporation Interconnect-integrated metal-insulator-metal capacitor and method of fabricating same
JP2002064184A (ja) * 2000-06-09 2002-02-28 Oki Electric Ind Co Ltd コンデンサ部を備えた半導体装置の製造方法
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
KR100344842B1 (ko) 2000-09-28 2002-07-20 주식회사 하이닉스반도체 엠아이엠(ｍｉｍ) 캐패시터 형성 방법
JP2002217373A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置の製造方法及びその製造方法を用いて製造された半導体装置
US6710425B2 (en) * 2001-04-26 2004-03-23 Zeevo, Inc. Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit
US6391707B1 (en) 2001-05-04 2002-05-21 Texas Instruments Incorporated Method of manufacturing a zero mask high density metal/insulator/metal capacitor
KR100431810B1 (ko) * 2001-10-19 2004-05-17 주식회사 하이닉스반도체 반도체소자 및 엠아이엠 캐패시터 제조방법
US6645810B2 (en) * 2001-11-13 2003-11-11 Chartered Semiconductors Manufacturing Limited Method to fabricate MIM capacitor using damascene process
KR20030049564A (ko) 2001-12-15 2003-06-25 주식회사 하이닉스반도체 캐패시터 형성방법
US6452779B1 (en) * 2002-03-25 2002-09-17 International Business Machines Corporation One-mask metal-insulator-metal capacitor and method for forming same
US6919233B2 (en) * 2002-12-31 2005-07-19 Texas Instruments Incorporated MIM capacitors and methods for fabricating same
JP2004303908A (ja) * 2003-03-31 2004-10-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101213641B (zh) * 2005-06-28 2011-01-05 飞思卡尔半导体公司 半导体器件中的mim电容和用于该mim电容的方法
CN101398578B (zh) * 2007-09-26 2011-08-17 中芯国际集成电路制造(上海)有限公司 电容器、硅基液晶显示器及制作方法
CN101409283B (zh) * 2007-10-08 2010-12-15 台湾积体电路制造股份有限公司 半导体结构
US8395200B2 (en) 2009-11-20 2013-03-12 Semiconductor Manufacturing International (Shanghai) Corporation Method and system for manufacturing copper-based capacitor
CN102610660A (zh) * 2012-03-31 2012-07-25 上海宏力半导体制造有限公司 层叠mim电容器结构以及半导体器件
CN110556357A (zh) * 2018-05-30 2019-12-10 世界先进积体电路股份有限公司 电容结构及其制造方法
CN110556357B (zh) * 2018-05-30 2021-07-30 世界先进积体电路股份有限公司 电容结构及其制造方法
CN111370430A (zh) * 2018-12-26 2020-07-03 联华电子股份有限公司 集成电路装置及形成集成电路的方法
CN111987041A (zh) * 2019-05-24 2020-11-24 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111128957A (zh) * 2019-12-26 2020-05-08 华虹半导体(无锡)有限公司 嵌入结构的mim电容及其制造方法
CN111128957B (zh) * 2019-12-26 2021-11-09 华虹半导体(无锡)有限公司 嵌入结构的mim电容及其制造方法

Also Published As

Publication number Publication date
US7008841B2 (en) 2006-03-07
US20050130369A1 (en) 2005-06-16
KR20050057705A (ko) 2005-06-16
US20060060972A1 (en) 2006-03-23
KR100585115B1 (ko) 2006-05-30
JP2005175491A (ja) 2005-06-30

Similar Documents

Publication Publication Date Title
CN1627477A (zh) 具有金属－绝缘体－金属电容器的半导体器件及制造方法
KR100904611B1 (ko) Ｍｉｍ 캐패시터 구조체 및 ｍｉｍ 캐패시터 구조체 제조방법
CN100477166C (zh) 集成电路的制造方法、金属-绝缘层-金属电容形成方法
US6316351B1 (en) Inter-metal dielectric film composition for dual damascene process
US20110092019A1 (en) Method for Stacked Contact with Low Aspect Ratio
CN100403517C (zh) 双镶嵌结构、内连结构及其制造方法
US20080157380A1 (en) Method for forming metal interconnection of semiconductor device
JPH10289953A (ja) 集積回路上の多重レベル相互接続間の金属間誘電体を平坦化する方法
CN1324678C (zh) 半导体组件内层介电层与半导体组件及其制造方法
CN1707788A (zh) 半导体器件及其制造方法
US7741211B2 (en) Method for manufacturing a semiconductor device
CN101295633A (zh) 金属-绝缘体-金属电容器及其制造方法
US8531003B2 (en) Semiconductor device and manufacturing method of the same
US6864137B2 (en) MIM capacitor with diffusion barrier
US6406992B1 (en) Fabrication method for a dual damascene structure
US7375028B2 (en) Method for manufacturing a semiconductor device
CN101192513A (zh) 金属-绝缘体-金属电容器及其制造方法
US6586347B1 (en) Method and structure to improve the reliability of multilayer structures of FSG (F-doped SiO2) dielectric layers and metal layers in semiconductor integrated circuits
US20020190299A1 (en) Metal capacitor in damascene structures
US6894364B2 (en) Capacitor in an interconnect system and method of manufacturing thereof
US20080054480A1 (en) Semiconductor device and fabricating method thereof
US7199041B2 (en) Methods for fabricating an interlayer dielectric layer of a semiconductor device
US20090072402A1 (en) Semiconductor device and method of fabricating the same
KR100380281B1 (ko) 반도체 장치의 비아홀 형성 방법
CN112447514A (zh) 一种金属硬掩膜、多层互连结构及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication