CN101409283B - 半导体结构 - Google Patents

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Abstract

本发明涉及一种半导体结构，包括具有增大的电容量与改善的电性的电容。该半导体结构包含有一衬底和位于此衬底的一电容。该电容包含有一第一材料层，该第一材料层包含有一第一电容电极和一第二电容电极，其中第一电容电极由含金属材料所形成且未含有多晶硅。该半导体结构还包含有一金属氧化物半导体(MOS)组件，该金属氧化物半导体组件包含有位于衬底上的一栅极电介质层，以及位于此栅极电介质层上的一含金属栅极电极，其中该含金属栅极电极由与第一电容电极相同的材料与厚度所形成。

Description

半导体结构
技术领域
本发明涉及半导体组件，特别是涉及金属-氧化层-金属(MOM)电容的布局设计与制造方法。
背景技术
金属-绝缘层-金属(MIM)电容和金属-氧化层-金属(MOM)电容是集成电路中所广泛使用的电容。图1是一种现有的MIM电容，其包含有底板2、顶板6和位于其间之绝缘层4。底板2和顶板6由导电材料所形成。
如现有技术所知，电容的电容量是与其面积及绝缘层的介电常数(k)成正比，而与绝缘层的厚度成反比。因此，为增加电容量，较佳是增加其面积和绝缘层的k值并减少绝缘层的厚度。然而，绝缘层的k值和厚度经常受限于形成电容的技术。例如：绝缘层的厚度不能小于现有技术所容许的厚度。另一方面，由于电容经常是被形成于低介电常数电介质层中，故增加k值的能力也受到限制。
增加电容的面积的方法已被现有技术所探索。与增加面积相关联的问题为需要较大的芯片面积。此进退两难的困境可透过导入垂直(多层)电容来解决。图2、图3和图4是现有的垂直MOM电容。图2为MOM电容10的透视示意图，其包含有被介电材料所分开的金属电极12和14。每一个金属电极12和14形成一种三维结构。为清楚说明起见，金属电极12未被标示有阴影，而金属电极14则被标示有点状阴影。
每一个金属电极12和14包含有透过过孔(Vias)内连接在一起的多于一层的材料层。图3为第一金属层的俯视示意图(请参照图2中的第2层L2)。金属电极12包含有金手指(Fingers)122和用以内连接金手指122的总线(Bus)121。金属电极14包含有金手指142和用以内连接金手指142的总线141。金手指122 和142以交替配置式来设置，其中相邻的金手指的间隔非常小。因此，每一个金手指122/142形成具有相邻的金手指142/122或总线141/121的一或多个次电 容。总电容量等于次电容的总和。
图4为第二金属化层中的电容10的俯视示意图(请参照图2中的第3层L3或第1层L1)，其位于底金属化层的上方。典型地，第二金属化层中的金手指的方向垂直于底金属化层中的金手指的方向。同样地，第二金属化层中的金属电极12和14分别包含有总线121和141以及多个金手指122和142。典型地，所有材料层中的总线121具有相类似的形状和大小并垂直地重叠。所有层中的总线141也具有相类似的形状和大小并垂直地重叠。过孔(vias)16连接在第一金属化层和第二金属化层中的总线121，因而形成整合的电极12。同样地，过孔18连接相邻的材料层中的总线141，因而形成整合的电极14。
为进一步增加MOM电容的电容量，位于底金属化层下方的区域也被用来形成MOM电容的一材料层。其所造成的结构类似于图2所示的结构，除了MOM电容10现是形成于层间电介质层以外。请再参照图3，在此例子中，电极12和14由掺杂的多晶硅所形成，而第1层L1和第2层L2是透过接触孔插塞(Contact Plug)内连接在一起，而不是透过过孔。
此多晶硅MOM层的引进导致MOM电容的电容量的增加。然而，多晶硅的使用引起MOM电容的高频响应的退化，特别是在约1GHz或更高的频率。例如：相较于全由金属层所形成的MOM电容，具有多晶硅层的电容的Q因素(Q-factors)会降低约74％。因此，需要一种新的结构与方法，以利用通过形成位于底金属化层下方的电容层所增加的电容量，而不会牺牲高频响应。
发明内容
因此，本发明所要解决的技术问题在于提供一种半导体结构，借以利用透过形成位于底金属化层下方的电容层所增加的电容量，而不会牺牲高频响应和增加制造成本。
为了实现上述目的，根据本发明的一方面，本发明提供一种半导体结构，该半导体结构至少包括一衬底、和位于衬底上的一电容。该电容至少包括一第一材料层，该第一材料层至少包括一第一电容电极和一第二电容电极，其中第一电容电极由含金属材料所形成。半导体结构还至少包括一金属氧化物半导体(MOS)组件，该MOS组件至少包括位于衬底上的一栅极电介质层、以及位于栅极电介质层上的一含金属栅极电极，其中含金属栅极电极由与第一电容电极 相同的材料所形成，含金属栅极电极并位于与第一电容电极相同的水平面上。
为了实现上述目的，根据本发明的又一方面，本发明又提供一种半导体结构，该半导体结构至少包括一衬底、位于衬底上的一MOM电容。该MOM电容至少包括一第一材料层，该第一材料层至少包括：一第一电容电极和一第二电容电极，其中第一电容电极和第二电容电极的每一个至少包括：一第一总线和多个金手指，第一和第二电容电极的金手指相互平行，并以交替配置式来设置，第一和第二电容电极为金属特征。该MOM电容还至少包括位于第一材料层上且位于一底金属化层中的一第二材料层。该第二材料层至少包括一第三电容电极和一第四电容电极、第一接触孔插塞、以及一第二接触孔插塞，其中第三电容电极和第四电容电极相互绝缘；第一接触孔插塞电性连接第一电容电极和第三电容电极；第二接触孔插塞电性连接第二电容电极和第四电容电极。该半导体结构至少包括一MOS组件。该MOS组件至少包括：位于衬底上的一栅极电介质层、以及位于栅极电介质层上的一栅极电极，其中栅极电极由与第一电容电极和第二电容电极相同的材料所形成，栅极电极并位于与第一电容电极和第二电容电极相同的水平面上，该栅极电极包含有金属。
为了实现上述目的，根据本发明的又一方面，本发明又提供一种半导体结构，该半导体结构至少包括一衬底、及位于衬底上的一MIM电容。该MIM电容至少包括一底板、位于底板上的一绝缘层；以及位于绝缘层上的一顶板。该半导体结构还至少包括一MOS组件，该MOS组件至少包括：位于衬底上的一第一栅极电介质层、以及位于第一栅极电介质层上的一第一栅极电极，其中第一栅极电极由与底板相同的材料所形成，第一栅极电极和底板包含有金属。
为了实现上述目的，根据本发明的又一方面，本发明又提供一种形成半导体结构的方法。该方法至少包括：提供一衬底；形成一电容于衬底上；以及形成一MOS组件于衬底的一表面上。该形成电容的步骤至少包括：形成一第一材料层，其中该第一材料层至少包括一第一电容电极和一第二电容电极，第一电容电极由含金属材料所形成且未含有多晶硅。该形成MOS组件的步骤至少包括：形成一栅极电介质层于衬底上；以及形成一含金属栅极电极于栅极电介质层上。该形成第一电容电极和含金属栅极电极的步骤至少包括：形成一含金属层；及图案化此含金属层，以形成第一电容电极和含金属栅极电极。
为了实现上述目的，根据本发明的又一方面，本发明又提供一种形成半导体结构的方法。该方法至少包括：提供一衬底；以及形成一P型金属氧化物半导体(PMOS)组件、一N型金属氧化物半导体(NMOS)组件和一MOM电容于衬底上。该形成PMOS组件的步骤至少包括：形成一第一栅极电介质层于衬底上；以及形成一第一栅极电极于第一栅极电介质层上。该形成NMOS组件的步骤至少包括：形成一第二栅极电介质层于衬底上；以及形成一第二栅极电极于第二栅极电介质层上。该形成MOM电容的步骤至少包括：形成一第一材料层，其中该第一材料层至少包括一第一电容电极和一第二电容电极，每一个第一和第二电容电极至少包括一第一次材料层和一第二次材料层，第一次材料层由与第一栅极电极相同的材料与厚度所形成；第二次材料层由与第二栅极电极相同的材料与厚度所形成。
为了实现上述目的，根据本发明的再一方面，本发明再提供一种形成半导体结构的方法。该方法至少包括：提供一衬底；形成一第一电介质层于衬底上；形成一第一导电层于第一电介质层上，第一导电层包含有金属且未含有多晶硅；形成一第二电介质层于第一栅极电介质层上；形成一第二导电层于第二电介质层上；图案化第二导电层，以形成一MIM电容的一顶板；图案化第二电介质层，以形成MIM电容的一电容绝缘层；图案化第一导电层，以形成一第一MOS组件的一第一栅极电极、和MIM电容的一底板；以及图案化第一电介质层，以形成第一MOS组件的一第一栅极电介质层、和位于MIM电容下方的电介质层。
本发明的有利的特征至少包括：形成具有增加的电容量和改善的电性能的电容，而不会增加制造成本。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的详细说明如下：
图1为现有的MIM电容的示意图；
图2至图4为现有的MOM电容的示意图；
图5至图9B为制作本发明的一实施例的中间阶段的示意图，其中电容包含有形成于内层电介质层(ILD)中的一材料层；
图10为形成于井区上的MOM电容的示意图；
图11至图13为使用栅极最后形成的方式来制作本发明的实施例的示意图；
图14至图16为制作本发明的又一实施例的中间阶段的示意图，其中MOM电容的底层包含有与PMOS组件同时形成的次材料层、及与NMOS组件同时形成的次材料层；
图17至图21为MIM电容实施例的示意图；
图22为模拟结果的示意图，其中Q-因素为频率的函数。
【主要组件符号说明】
2：底板                  4：绝缘层
6：顶板
10：金属-氧化层-金属(MOM)电容
12：金属电极             121：总线
122：金手指              14：金属电极
141：总线                142：金手指
16：过孔                 18：过孔
30：衬底                 32：浅沟渠隔离(STI)区
34：浅沟渠隔离(STI)区    36：栅极电介质层
38：栅极电极层           40：栅极电极
42：栅级堆叠体           44：电容电极
441：总线                442：金手指
46：电容电极             461：总线
462：金手指              48：栅极电介质层
50：栅极电极             52：栅极间隙壁
54：源/漏区              56：金属氧化物半导体(MOS)组件
57：间隙壁
60：接触孔蚀刻终止层(CESL)
62：内层电介质层(ILD)          64：接触孔
66：接触孔                     68：过孔
70：虚设栅极电极               72：虚设栅极电介质层
74：虚设电容电极               76：内层电介质层(ILD)
78：栅极电极                   80：栅极电介质层
82：电容电极                   84：电介质层
86：金属氧化物半导体(MOS)组件
88：金属氧化物半导体(MOS)组件
90：栅极电极                   96：栅极电极
98：第一次材料层               100：栅极电极层
102：栅极电极                  104：次材料层
108：曲线                      110：曲线
120：金属氧化物半导体(MOS)组件
122：栅极电介质层              122’：栅极电介质层
124：栅极电极                  124’：栅极电极
126：源/漏区                   126’：源/漏区
128：井区
130：接触孔蚀刻终止层(CESL)
140：金属-绝缘层-金属(MIM)电容
142：电介质层                  144：底板
146：绝缘体                    148：顶板
150：浅沟渠隔离(STI)区         152：接触孔
154：接触孔                    160：可变电容
162：金手指                    164：金手指
166：浅沟渠隔离(STI)区         168：井区
170：撷取区                    172：接触孔
180：绝缘层                    182：顶导电层
D：距离                        L：长度
W：宽度
T：厚度                        α：倾斜角
具体实施方式
以下将详细讨论本较佳实施例的制造与应用。然而，应该可了解的一点是，本发明提供许多可应用的创造性概念，可实施在各种特定背景。所探讨的这些特定实施例仅用以说明制造与使用本发明的特定方式，而非用以限制本发明。
在此提供MOM/MIM电容结构与其制造方法。以下描述制造本发明的较佳实施例的各中间阶段。然后再讨论本发明的较佳实施例的变异。在本发明的所有各种视图与说明实施例中，相同参考号码用以指示相同组件。
请参照图5，其中提供有衬底30。衬底30可至少包括如硅、硅锗和其类似物的半导体材料，且可为主体衬底或绝缘层上有硅(Silicon on Insulator)衬底的型式。衬底30形成有浅沟渠隔离(STI)区32和34。STI区34较佳具有长度L和介于约0.1μm与约100μm间的宽度(位于垂直于所绘示的平面的方向)。
栅极电介质层36和栅极电极层38被形成在衬底30。栅极电介质层36可由氧化硅、氮化硅、氮氧化硅和其类似物所形成，也可为具有例如氧化层-氮化层-氧化层(Oxide-Nitride-Oxide)结构的复合材料层。栅极电介质层36也可由具有大于约3.9的k值的高介电常数材料所形成。
在一较佳实施例中，栅极电极层38是一含金属层，其可至少包括实质纯金属或金属化合物，如金属硅化物、金属氮化物和其类似物。栅极电极层38也可为包括有硅化物层和金属层的复合材料层，其中硅化物层较佳是位于金属层的上方(虽也可位于金属层的下方)。
在图6A和图6B中，栅极电极层38和栅极电介质层36被图案化，而形成MOM电容的底层(第1层)40与MOS组件的栅级堆叠体42。底层40还至少包括电容电极44和46。图6A为底层40的俯视示意图，其示出电容电极44至少包括内连接在一起的总线441和金手指442，电容电极46至少包括：内连接在一起的总线461和金手指462。图6B为沿着图6A的切线A-A’所跨越的平面观之的剖面示意图。金手指442和462相互平行，并以交替配置式来设置，以使每一个金手指442和462与其相邻的金手指442和462一起形成一次电容。电容电极44在后续的俯视图与透视图中被标示有点状阴影，以容易辨识。较佳地，金手指442和462具有介于约0.005μm与约0.1μm间的宽度W。如现有技术所知，两相邻电容板的电容量与该两相邻电容板的距离成反比。因此， 相邻的金手指442和462的距离D应是愈小愈好。在一例示实施例中，距离D介于约0.005μm与约0.1μm间。在又一实施例中，距离D等于制造技术所容许的最小特征尺寸。熟悉此技术的技术人员可了解到：距离D和宽度W与所使用的技术相关，且会在集成电路缩小时被减少。
当MOM电容的底层40形成时，也同时形成包括有栅极电介质层48和栅极电极50的栅级堆叠体42。
接着，如图7所示，形成栅极间隙壁52和源/漏区54，因而形成MOS组件56。如现有技术所知，可透过形成间隙壁层来形成栅极间隙壁52，再透过蚀刻来去除间隙壁层的水平部分。间隙壁层的其余部分则形成栅极间隙壁。间隙壁57也被形成在底层40的金手指和总线的侧壁上。有利的是，间隙壁57具有较高的k值，其有助于增加MOM电容的电容量。间隙壁52和57可包含有氧化硅、氮化硅、氮氧化硅，也可为包含有包括例如氧化硅层上的氮化硅层的复合材料层。
图8A和图8B示出接触孔蚀刻终止层(CESL)60、内层电介质层(ILD)62及接触孔64和66的形成。图8A为俯视示意图。图8B为如图8A所示的结构的剖面示意图，其中此剖面示意图是沿着图8A的切线A-A’所跨越的平面观之。请参照图8B，CESL 60是以毯覆式来形成，接着形成ILD 62。CESL 60可由氮化硅、碳化硅、氧化硅和其类似物所形成。ILD 62可由硼磷硅玻璃(BPSG)或其它已知ILD材料所形成。接着，形成接触孔64和66以连接栅极电极50和MOM电容的底层40。如现有技术所知，接触孔64和66的形成至少包括：形成接触孔开口于ILD 62和CESL 60中，再将金属材料填入至接触孔开口中。接触孔64和66较佳是包含有钨，然而，也可使用包括钨、铜、铝、银、金和其类似物的其它金属和金属化合物。较佳地，每一个总线441和金手指442连接到至少一个(较佳是多个)接触孔66。
在一较佳实施例中，更多的电容层被形成于金属化层中，并被连接至MOM电容的第1层，以增加MOM电容的电容量。图9A和图9B示出MOM电容的第2层L2和第3层L3的形成。图9A为俯视示意图。图9B为剖面示意图。为清楚观察起见，图9A并未示出CESL 60、ILD 62和源/漏区54。MOM电容的第2层L2是被形成于底金属化层中，其一般被称为M1，且较佳是使用单镶嵌(Single Damascene)工艺来形成。MOM电容的第3层L3是被形成于第二金属化层中，其一般被称为M2。第2层L2和第3层L3是透过过孔68而内连接在一起。第3层L3和过孔68较佳是使用双镶嵌(Dual Damascene)工艺来形成。每一个第2层L2和第3层L3可具有与第1层L1相类似的图案。虽然图9A和图9B示出第2层L2中的金手指是垂直于第1层L1和第3层L3中的金手指，它们也可相互平行。
图10示出本发明的又一实施例，其中MOM电容的第1层L1是被形成于衬底30的井区69上，而MOM电容的下方未形成有浅沟渠隔离区。MOM电容是通过一电介质层来与MOM电容电性隔离，其较佳是与栅极电介质层48同时形成。
前述篇幅中所述的实施例以栅极优先形成的方式(Gate-First Approach)来形成，其中栅极电极50是在形成源/漏区54之前形成。图11至图13示出栅极最后形成的方式(Gate-Last Approach)。请参照图11，其中形成有虚设(Dummy)栅极电极70、虚设栅极电介质层72和虚设电容电极74。其制造过程基本上与图5至图7相同。虚设栅极电极70可包含有多晶硅，而虚设栅极电介质层72可包含有氧化硅。
请参照图12，其中形成有ILD 76，并进行化学机械研磨(CMP)以平整ILD76的顶表面至虚设栅极电极70和虚设电容电极74的顶表面。接着，去除虚设栅极电极70、虚设栅极电介质层72和虚设电容电极74。然后，以毯覆式来形成栅极电介质层和栅极电极层，其可分别包含有基本上与栅极电介质层36和栅极电极层38(请参照图5)相同的材料。接着，进行CMP工艺以形成如图13所示的结构。所造成的结构至少包括栅极电介质层80、栅极电极78、电容电极82和电介质层84。较佳地，栅极电极78和电介质层84包含有高介电常数材料，其不仅有利于MOS组件，也有助于增加MOM电容的电容量。
集成电路典型地至少包括PMOS组件和NMOS组件。如现有技术所知，PMOS组件和NMOS组件的可由具有不同的功函数(Work Functions)的不同材料所形成。例如：PMOS组件的栅极电极较佳是具有大于约4.9eV的功函数，而NMOS组件的栅极电极较佳是具有小于约4.2eV的功函数。图13示出额外的MOS组件。假设MOS组件86是一PMOS组件，而MOS组件88是一NMOS组件，MOM电容的底层可与PMOS组件86的栅极电极78、或NMOS组件88的栅极电极90同时形成。同样地，可使用栅极优先形成的方式来形成MOM电容的底层，并同时形成PMOS组件86的栅极电极或NMOS组件88的栅极电极。
在多层结构的MOM电容的每一层中，电容电极可具有与图9A所示不同的形状。例如：一层中的两个电容电极的每一个可为螺旋状或L型，而非被形成为内连接的总线和金手指。
图14至图16示出本发明的第三实施例。第三实施例的初始步骤基本上与图5所示相同。接着，图案化栅极电极层38，而形成如图14所示的结构，其包括有PMOS组件的栅极电极96和MOM电容的第1层的第一次材料层98。图15示出额外的栅极电极层100的形成，其可由金属、金属氮化物、金属硅化物和其类似物所形成。栅极电极层38(请参照图5)和96可由不同的含金属材料所形成。在一例示实施例中，栅极电极层38和96的其中一个具有高功函数，例如大于约4.9eV的功函数，而栅极电极层38和96的另一个具有低功函数，例如小于约4.2eV的功函数。
图16示出栅极电极层100的图案化。较佳地，使用攻击栅极电极层100但不攻击栅极电极层38的蚀刻剂。在所造成的结构中，MOM电容的底层40包括有堆叠在次材料层98上的次材料层104。
MOM电容的第一次材料层98与MOS栅极电极96(例如为PMOS)为相同材料相同工艺的第一阶段所产出；MOM容的第二次材料层104与MOS栅极电极102(具有与MOS栅极电极96相异掺杂的型式，例如为NMOS)为相同材料相同工艺的第二阶段所产出。在后续的工艺步骤中，形成栅极间隙壁、蚀刻终止层(ESL)和位于MOM电容上方的材料层，这些步骤基本上与图7至图9B所示的步骤相同。有利地，在本实施例中，底层40具有接近MOS组件的厚度两倍的厚度。MOM电容的底层40所贡献的电容量因而实质增为两倍。
图17和图18A示出MIM电容的剖面示意图。请参照图17，MOS组件120和MIM电容140被形成在衬底30上。MOS组件120被形成在井区128的表面上，并包括有栅极电介质层122、源/漏区126和栅极电极124。MIM电容140至少包括底板144(也被称为底电极144)、绝缘体146、和顶板148(也被称为顶电极148)。MIM电容140可被形成在STI区150上，其具有位于STI区150和底板144间的电介质层142。接触孔152和154被分别连接至底板144和顶板148。二者择一地，电介质层142被形成在衬底30上，而无STI区位 于其下方。
在一较佳实施例中，栅极电极124和底板144是被同时形成，因而包含有相同材料。
在一第一例示实施例中，MOS组件120是一NMOS组件。因此，井区128是一P型井区，源/漏区126为N型，接触孔蚀刻终止层130较佳是具有拉伸应力(Tensile Stress)，栅极电极124较佳是具有低功函数，例如小于约4.2eV的功函数。在一第二例示实施例中，MOS组件120是一PMOS组件。因此，井区128是一N型井区，源/漏区126为P型，接触孔蚀刻终止层130较佳是具有挤压应力(Compressive Stress)，栅极电极124和底板144较佳是具有高功函数，例如大于约4.9eV的功函数。底板144是否与PMOS组件或NMOS组件同时被形成可由它们的位置来决定。在一例示实施例中，底板与邻近的MOS组件同时被形成。
图17也示出MOS组件120’，其是被形成在井区128’的表面上，并包括有栅极电介质层122’、源/漏区126’和栅极电极124’。MOS组件120和120’具有相反的导电型式。在一例示实施例中，底板144与栅极电极124同时被形成，而顶板148与栅极电极124’同时被形成(因而包含有与栅极电极124’相同的材料)。熟悉此技术的人员可了解对应的制造过程。
为进一步增加单位芯片面积的电容量，可形成具有至少部分位于MIM电容下方的可变电容(其做为电容)。图18A示出一例示实施例。可变电容160至少包括形成于井区168中的多个金手指162和164，其更被STI区166所分开。金手指162和164以交替配置式来排列，且具有相反的导电型式。金手指162被内连接以形成一片可变电容160。MIM电容140(基本上与图17所示相同)被形成在可变电容160的上方。图18A也示意地示出形成在MIM电容140上的MOM电容141。此MOM电容141的形成基本上可与图9A和图9B所示相同。MOM电容141较佳是平行MIM电容140与可变电容160的方式来连接，以增加总电容量。
图18B示出如图18A所示的结构的俯视示意图。金手指162和164的撷取区(Pickup Regions)170被形成在MIM电容140的外面，且接触孔172被制作来连接金手指162和164。可领会的是，可变电容160可被部分地或实质全部地(除撷取区170外)形成在MIM电容140的下方。形成可变电容于MIM和 /或MOM电容的下方可有效地节省芯片面积。熟悉此技术的人员可了解到：有其它型式的可变电容存在，其可被形成至类似图18A和图18B所示的实施例。
以下讨论图18A所示的结构的简要制造过程。请注意某些工艺步骤基本上与图5至图10所示的实施例相同，因而不在此重述。首先，如图19A所示，形成可变电容160。为简明叙述起见，故不详细说明可变电容16。
然后，以毯覆式形成栅极电介质层36和栅极电极层38，接着形成绝缘层180和顶导电层182。栅极电介质层36和栅极电极层38包含有与第一实施例(请参照图5)中所讨论的材料相同的材料。图19B示出又一实施例，其中自NMOS区和PMOS区之一者去除栅极电介质层36和栅极电极层38。在以下的讨论中，假设栅极电介质层36和栅极电极层38被自NMOS组件区中去除。接着，以毯覆式形成绝缘层180和顶导电层182，其是由适用于PMOS组件的材料所形成。绝缘层180较佳是由具有大于约3.9的k值的高介电常数材料所形成，且可包含有如AlLaO3、HfAlO3、HfO2、Ta2O5、Al2O3、ZrO2、TiO2、SrTiO3的金属氧化物和其结合物。栅极电介质层36和绝缘层180可包含有相同或不同的材料。
请参照图20，对顶导电层182和绝缘层180进行一图案化步骤，而形成顶板148和绝缘层146。在一实施例中，其中对图19B所示的结构进行此图案化步骤，也形成栅极电极120’和栅极电介质层122’(请参照图17)。图20示出图案化栅极电介质层36和栅极电极层38，以分别形成栅极电介质层122、电介质层142、栅极电极124和底板144。在后续的工艺中，形成ESL 130、接触孔152和154、和MOM电容141。熟悉此技术的人员可通过应用前述段落所提供的教示来了解对应的工艺步骤。
仿真结果显示出本发明的实施例与具有多晶硅底层的现有电容具有相同的电容量。然而，本发明的实施例的高频响应比现有电容好。图22示出Q-因素为频率的函数。第一仿真样本仿真具有四层的第一MOM电容，其中此四层全由金属所形成。第二仿真样本仿真具有四层的第二MOM电容，第二MOM电容的底层是由多晶硅所形成，其电阻率为其上方三层的100倍。曲线108示出第一仿真样本的Q-因素，而曲线110示出第二仿真样本的Q-因素。此仿真结果显示出：在2.4GHz的频率上，第二仿真样本的Q-因素比第一仿真样本 降低约74％。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变型，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (17)

1.一种半导体结构，其特征在于，至少包括：
一衬底；
一电容，位于该衬底上，其中该电容至少包括：
一第一材料层，至少包括：一第一电容电极和一第二电容电极，其中该第一电容电极由一含金属材料所形成；
一P型金属氧化物半导体组件，至少包括：
一第一栅极电介质层，位于该衬底上；以及
一第一栅极电极，包含有金属，并位于该第一栅极电介质层上；以及
一N型金属氧化物半导体组件，至少包括：
一第二栅极电介质层，位于该衬底上；以及
一第二栅极电极，包含有金属，并位于该第二栅极电介质层上，其中该第一栅极电极或该第二栅极电极由与该第一电容电极相同的材料所形成，该第一栅极电极或该第二栅极电极并位于与该第一电容电极相同的水平面上。
2.根据权利要求1所述的半导体结构，其特征在于，该电容是一金属-氧化层-金属电容，该金属-氧化层-金属电容还至少包括一第二材料层，该第二材料层位于该第一材料层上且位于一底金属化层中，该第二材料层至少包括：
一第三电容电极和一第四电容电极，其中该第三电容电极和该第四电容电极相互绝缘；
一第一接触孔插塞，电性连接该第一电容电极和该第三电容电极；以及
一第二接触孔插塞，电性连接该第二电容电极和该第四电容电极。
3.根据权利要求1所述的半导体结构，其特征在于，还至少包括：
一电介质层，将该第一电容电极和该第二电容电极与该衬底分开，其中该电介质层由与该金属氧化物半导体组件的该第一栅极电介质层或该第二栅极电介质层相同的材料与厚度所形成。
4.根据权利要求1所述的半导体结构，其特征在于，该第一电容电极和该第二电容电极的每一个至少包括：一总线和多个金手指，其中该第一电容电极和该第二电容电极的所述多个金手指相互平行，并以交替配置式来设置。
5.根据权利要求1所述的半导体结构，其特征在于，该电容是一金属-氧化层-金属电容，该第一电容电极和该第二电容电极的每一个至少包括一第一次材料层和一第二次材料层，该第一次材料层由与该第一栅极电极相同的材料与厚度所形成；该第二次材料层由与该第二栅极电极相同的材料与厚度所形成。
6.根据权利要求1所述的半导体结构，其特征在于，该电容直接位于该衬底中的一浅沟渠绝缘区上。
7.根据权利要求1所述的半导体结构，其特征在于，该电容直接位于该衬底中的一井区上。
8.根据权利要求1所述的半导体结构，其特征在于，该电容是一金属-绝缘层-金属电容，该金属-绝缘层-金属电容至少包括一绝缘层，该第一电容电极和该第二电容电极由与该第一栅极电极和该第二栅极电极其中之一相同的材料与厚度所形成。
9.根据权利要求8所述的半导体结构，其特征在于，位于该第一电容电极和该第二电容电极间的一绝缘层由与位于该第一栅极电极和该第二栅极电极其中之一的该第一栅极电介质层或该第二栅极电介质层相同的材料与厚度所形成。
10.一种半导体结构，其特征在于，至少包括：
一衬底；
一金属-氧化层-金属电容，位于该衬底上，其中该金属-氧化层-金属电容至少包括：
一第一材料层，至少包括：一第一电容电极和一第二电容电极，其中该第一电容电极和该第二电容电极的每一个至少包括：一第一总线和多个第一金手指，该第一电容电极和该第二电容电极的所述多个金手指相互平行，并以交替配置式来设置，该第一电容电极和该第二电容电极为金属特征；
一第二材料层，位于该第一材料层上且位于一底金属化层中，该第二材料层至少包括：一第三电容电极和一第四电容电极，其中该第三电容电极和该第四电容电极相互绝缘；
一第一接触孔插塞，电性连接该第一电容电极和该第三电容电极；以及
一第二接触孔插塞，电性连接该第二电容电极和该第四电容电极；以及
一金属氧化物半导体组件，至少包括：
一栅极电介质层，位于该衬底上；
一栅极电极，位于该栅极电介质层上，其中该栅极电极由与该第一电容电极和该第二电容电极相同的材料所形成，该栅极电极并位于与该第一电容电极和该第二电容电极相同的水平面上，该栅极电极包含有金属；以及
多个间隙壁，位于该第一电容电极和该第二电容电极的多个侧壁上，其中该金属氧化物半导体组件还至少包括：位于该栅极电极的一栅极间隙壁上，所述多个间隙壁与该栅极间隙壁由相同的材料所形成。
11.根据权利要求10所述的半导体结构，其特征在于，该第三电容电极和该第四电容电极的每一个至少包括：一第二总线和多个第二金手指，其中该第三电容电极和该第四电容电极的所述多个第二金手指相互平行，并以该交替配置式来设置。
12.根据权利要求10所述的半导体结构，其特征在于，该第一接触孔插塞和该第二接触孔插塞包含有钨，该第三电容电极和该第四电容电极包含有铜。
13.根据权利要求10所述的半导体结构，其特征在于，该第一材料层至少包括：
一P型金属氧化物半导体组件，至少包括：
一第一栅极电介质层，位于该衬底上；以及
一第一栅极电极，位于该第一栅极电介质层上；
一N型金属氧化物半导体组件，至少包括：
一第二栅极电介质层，位于该衬底上；以及
一第二栅极电极，位于该第二栅极电介质层上；以及
其中该金属-氧化层-金属电容的该第一材料层至少包括：实体相互连接的一第一次材料层和一第二次材料层，该第一次材料层由与该第一栅极电极相同的材料与厚度所形成。
14.一种半导体结构，其特征在于，至少包括：
一衬底；
一金属-绝缘层-金属电容，位于该衬底上，其中该金属-绝缘层-金属电容至少包括：
一底板；
一绝缘层，位于该底板上；以及
一顶板，位于该绝缘层上；
一金属氧化物半导体组件，至少包括：
一第一栅极电介质层，位于该衬底上；
一第一栅极电极，位于该第一栅极电介质层上，其中该第一栅极电极由与该底板相同的材料所形成，该第一栅极电极和该底板包含有金属；以及
一可变电容，位于该底板的下方，其中该可变电容以平行于该金属-绝缘层-金属电容的方式来连接。
15.根据权利要求14所述的半导体结构，其特征在于，还至少包括：
一金属-氧化层-金属电容，位于该金属-绝缘层-金属电容上并位于一金属化层中，其中该金属-氧化层-金属电容以平行于该金属-绝缘层-金属电容的方式来连接。
16.根据权利要求14所述的半导体结构，其特征在于，还至少包括：
一第二栅极电介质层，位于该衬底上；以及
一第二栅极电极，位于该第二栅极电介质层上，其中该第二栅极电极由与该顶板相同的材料所形成，该第二栅极电极并位于与该顶板相同的水平面上。
17.根据权利要求16所述的半导体结构，其特征在于，该第二栅极电极由与该金属-绝缘层-金属电容的该绝缘层相同的材料所形成。
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