CN106847787A - 金属-绝缘层-金属电容的结构及其制造方法 - Google Patents
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Abstract
本发明公开一种金属-绝缘层-金属(Metal-Insulator-Metal：MIM)电容的结构及其制造方法，该MIM电容包括第一电极层、第二电极层以及倒T型介电层堆叠结构。其中倒T型介电层堆叠结构形成于第一电极层与第二电极层之间。上述的倒T型介电层堆叠结构包括垂直部及水平部连接该垂直部，其中另一介电层图案形成于该垂直部与水平部之间，以形成该倒T型介电层堆叠结构。
Description
技术领域
本发明涉及一种电容，特别是涉及一种具有金属-绝缘层-金属(Metal-Insulator-Metal：MIM)电容的半导体元件。
背景技术
近年来，随着半导体集成电路的制作工艺技术的发达，在半导体基板上所制造的元件的最小线宽已逐渐细微化，并且单位面积的集成电路密度也随之变高。然而，由于存储单元集成电路密度的提高，电荷储存用的单元电容可占有空间将变得更小，因此必须开发平均单位面积的静电电容增加的单元电容。
半导体元件的密集度变得愈高时，晶胞尺寸和操作电压就会降低。因而，元件更新时间往往会缩短，而且经常发生软性错误。为了克服这些限制，需要开发一种每个单晶胞具有更高的电容值，以及可降低漏电流的电容。
一般而言，在高度密集之下，使用Si3N4当作介电材料的氮化物和氧化物(NO)结构，其所形成的电容并不利于电容性。因欠缺足够的面积以获致所需要的电容。另一例子，利用金属－绝缘－金属(metal-insulator-metal,MIM)型电容结构则可得到足够的电容，此为MIM电容优点之一。
其次，在半导体集成电路中，许多的混合信号电路及高频电路中，常需要使用到高效能及高速度的元件，例如电容或电感。这些元件需具备低串联电阻、低耗损、高Q值及低电容/电阻时间常数等特性。一般而言，在半导体集成电路中所使用的电容，包含金属-绝缘-硅(metal-insulator-silicon,MIS)电容或金属-绝缘-金属(MIM)电容。在MIS电容之中，由于以硅作为下电极，产生的寄生电阻值较高而只适用于低频电路。在MIM电容之中，上、下电极都是以金属作为电极，可降低寄生电阻值而提高元件的共振频率，是高频电路中常使用的元件。另外，在制造高频元件结构时，需能相容于CMOS制作工艺以使制作工艺的整合得以简化。
传统上，MIM电容形成于第一层金属内连线(interconnect)的下方。不幸地，由于会使前段(front-end)与后段(back-end)制作工艺条件发生不匹配而造成制作工艺整合上的困难，近来大多建议将MIM电容设置于多层金属内连线结构中。当线宽尺寸缩小到一定程度时，元件速度不再只取决于栅极信号的延迟，而将由内连线系统的信号延迟所主宰。为了降低内连线系统的信号延迟时间，在导线方面已广泛地以金属铜来取代铝，而另一方面是利用具有低介电值(Low-K，低K)的绝缘材料(k＜3.0)以作为金属导线间的介电绝缘层(IMD)，来取代传统所使用的二氧化硅，以降低电容方面的延迟。亦即，在进行后段铜制作工艺时，MIM电容制作在金属导线间的介电层(inter-metaldielectric,IMD)中。
图1显示现有技术的半导体元件的后段制作工艺线路(back-end of line)结构的截面图。在后段制作工艺线路结构之中，包括第一金属层100、绝缘层101与第二金属层102所组成的金属－绝缘层－金属(MIM)电容结构。其中绝缘层101形成于第一金属层100与第二金属层102之间，而绝缘层101与第二金属层102的线宽约略相同。其中绝缘层101为单一层的介电材料所形成。图案化绝缘层101与第二金属层102通过一蚀刻制作工艺所完成，而由于蚀刻制作工艺的关系，绝缘层101的侧边101a接近底部的部分容易形成一切面(undercut)的情况，因此造成绝缘层101的侧边101a的部分容易发生接面尖峰(spiking)现象而形成漏电流，结果影响了元件的性能。金属导线间介电层104覆盖且封闭了整个MIM电容结构。然后，导孔(via)103a与103b形成于金属导线间介电层104之中，其中导孔103a与103b分别电连接第一金属层100与第二金属层102。金属导线105则形成于金属导线间介电层104之上并且电连接导孔103a与103b。
鉴于上述在现有MIM电容结构中，漏电流在部分情形中产生，甚至在晶体管已关闭时。当漏电流产生时，例如在逻辑电路中等待输出讯号的电压值维持在特定范围内的情形中，输出讯号的值变动且因此可能发生误判。因此，基于传统的MIM电容结构不佳所造成漏电流的情形，本发明提供一新的MIM电容结构以改善此问题。
发明内容
本发明提供一种半导体元件。此半导体元件包含MIM电容，其中该MIM电容包括第一电极层、第二电极层以及倒T型介电层堆叠结构。其中倒T型介电层堆叠结构形成于第一电极层与第二电极层之间。
本发明的一目的是降低半导体元件的漏电流，且另一目的是使半导体元件的漏电流降低至使得逻辑电路的故障可受抑制。半导体元件包含逻辑元件。
根据本发明的一观点，其中倒T型介电层堆叠结构包括垂直部及水平部连接该垂直部，其中另一介电层图案(蚀刻终止层)形成于该垂直部与水平部之间，以形成该倒T型介电层堆叠结构。
根据本发明的另一观点，其中水平部与蚀刻终止层的线宽大小约略相等，并且大于垂直部的线宽大小。其中垂直部的线宽大小与第一电极层的线宽大小约略相等。
根据本发明的一观点，一种形成MIM电容的方法，包含；首先，形成一MIM薄膜层于一底层之上，其中该MIM薄膜层包括一底层金属层、一介电层堆叠层与一上层金属层，该介电层堆叠层形成于底层金属层与上层金属层之间，该介电层堆叠层至少包含三层介电层，包含第一介电层、第二介电层以及第三介电层；然后，图案化第三介电层以及上层金属层，以形成一垂直部与一上电极图案；之后，图案化第一介电层、第二介电层以及底层金属层，以形成一水平堆叠层图案与一下电极图案；其中垂直部与水平堆叠层图案构成一倒T型介电层堆叠结构。
根据本发明的又一观点，半导体元件还包括一金属导线间介电层以覆盖MIM电容。
根据本发明的一观点，半导体元件还包括多个通孔，形成于金属导线间介电层之中，其中该多个通孔包括二类：第一类通孔为从金属导线间介电层的上表面至第一电极层的上表面，第二类通孔为从金属导线间介电层的上表面、贯穿水平部而至第二电极层的上表面。
根据本发明的再一观点，其中该些通孔之中填入导电材料，以分别于第一类通孔与第二类通孔之中形成第一导孔与第二导孔，其中第一导孔与第二导孔分别电性耦合第一电极层与第二电极层。
根据本发明的又一观点，其中第二导孔的厚度约略等于第一导孔的厚度加上第一电极层以及倒T型介电层堆叠结构的厚度。
根据本发明的另一观点，多个通孔包括二类：第一类通孔为从金属导线间介电层的上表面至第一电极层的上表面，第二类通孔为从金属导线间介电层的上表面贯穿至其下表面。第一导孔与第二导孔分别形成与连接于第一电极层与金属导线间介电层之上。第二导孔的厚度约略等于第一导孔的厚度加上第一电极层、倒T型介电层堆叠结构与第二电极层的厚度。
根据本发明的另一观点，半导体元件还包括金属导线形成于金属导线间介电层、第一导孔与第二导孔之上，其中金属导线电性耦合第一导孔与第二导孔。
此些优点及其他优点从以下优选实施例的叙述及权利要求将使读者得以清楚了解本发明。
附图说明
图1为现有技术的一半导体元件的后段制作工艺线路结构的截面图；
图2为本发明的一实施例的半导体元件的后段线路结构的MIM薄膜层的截面图；
图3为本发明的一实施例的半导体元件的MIM薄膜层的第三介电层以及上层金属层的图案化的截面图；
图4为本发明的一实施例的半导体元件的倒T型介电层堆叠结构以及倒T型MIM电容结构的截面图；
图5为本发明的一实施例的半导体元件的金属导线间介电层覆盖且封闭倒T型MIM电容结构的截面图；
图6为本发明的一实施例的具有一倒T型MIM电容结构的半导体元件的后段制作工艺线路结构的截面图；
图7为本发明的另一实施例的具有一倒T型MIM电容结构的半导体元件的后段制作工艺线路结构的截面图。
符号说明
第一金属层 100
绝缘层 101
侧边 101a
第二金属层 102
导孔 103a、103b、209a、209b
金属导线间介电层 104、200、200a
金属导线 105
底层金属层 201
下电极图案 201a
第一介电层 202
水平部 202a
第二介电层 203
介电层图案 203a
第三介电层 204
垂直部 204a
上层金属层 205
上电极图案 205a
水平堆叠层图案208
金属导线 210
倒T型介电层堆叠结构 218
介电层堆叠层 234
具体实施方式
此处本发明将针对发明具体实施例及其观点加以详细描述，此类描述为解释本发明的结构或步骤流程，其是供以说明之用而非用以限制本发明的权利要求。因此，除说明书中的具体实施例与优选实施例外，本发明也可广泛施行于其他不同的实施例中。在下文的细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例方式来表示、描述。这类实施例会说明足够的细节使该领域的一般技术人士得以具以实施。阅者需了解到本发明中也可利用其他的实施例，或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定；反之，其中所包含的实施例将由随附的权利要求来加以界定。再者，本发明通篇说明书与随附权利要求中会使用某些词汇来指称特定的组成元件。该领域的技术人士将理解到，半导体元件制造商可能会以不同的名称来指称一相同的元件，例如绝缘层与介电层等。
本发明提供一半导体元件的电容及其制造方法。其中电容结构为MIM电容结构形成于半导体元件的后段线路结构之中。MIM电容结构为一倒T型的MIM电容结构。倒T字型MIM电容结构包括一倒T型的介电层堆叠结构。倒T型的介电层堆叠结构由多层介电层依次沉积并图案化所形成，用于改善传统的MIM电容结构不佳所造成漏电流的情形。其中倒T型介电层堆叠结构包括水平部及垂直部，垂直部位于水平部之上。垂直部位于上电极图案之下，水平部位于下电极图案之上。一非常薄层介电层图案形成于垂直部与水平部之间，其中非常薄层介电层图案作为垂直部的一蚀刻终止层。
图2显示根据本发明的一实施例的半导体元件的后段线路结构的MIM薄膜层的截面图。在一实施例中，半导体元件包括逻辑元件或逻辑电路。一般的半导体元件的整体结构包括一前段线路结构以及一后段线路结构，其中后段线路结构接着前段线路结构完成之后而接续形成于前段线路结构之上，其可以通过一标准的半导体制作工艺来制作。关于半导体元件的后段线路结构的形成，首先，形成一MIM薄膜层于一底层200之上。其中MIM薄膜层包括一底层金属层201、一介电层堆叠层234与一上层金属层205，其中介电层堆叠层234形成于底层金属层201与上层金属层205之间，如图2所示。介电层堆叠层234形成于底层金属层201之上，而上层金属层205形成于介电层堆叠层234之上。举一实施例而言，介电层堆叠层234至少包含三层介电层，分别为第一介电层202、第二介电层(蚀刻终止层)203以及第三介电层204，第二介电层203形成于第一介电层202与第三介电层204之间。第二介电层203形成于第一介电层202之上，而第三介电层204形成于第二介电层203之上。其中第二介电层203为上层金属层205以及第三介电层204的蚀刻终止层(etch stop layer)。
因此，上述MIM薄膜层通过依序沉积底层金属层201、第一介电层202、第二介电层203、第三介电层204以及上层金属层205于底层200之上而形成。其中第二介电层203为蚀刻终止层，其厚度优选为30～150纳米。在某些实施例中，底层金属层201、第一介电层202、第三介电层204以及上层金属层205的材料与厚度可以依照实际的应用(不同的半导体元件或其特性)所需而选择或调整。第二介电层203的厚度远比第一介电层202、第三介电层204的厚度来得小。
在一个实施例中，底层200为一金属层间介电层(IMD)。举一实施例而言，在金属导线间介电层(IMD)采用低介电常数的材料(k＜3.0)，来取代传统所使用的二氧化硅(k≒3.9)，以降低电容方面的延迟。举例而言，氟化玻璃(FSG)的介电质材料，其k值介于3.7～2.8。由于氟化玻璃与二氧化硅的物性与化性相近，因此与原本制作工艺条件的相容性较高。在另一实施例中，金属导线间介电层(IMD)200包括二氧化硅(SiO2)或硼磷玻璃(BPSG)。
在一实施例中，上层金属层205与底层金属层201的材料选自钽、氮化钽、钛、氮化钛、钨、硅化钨、氮化钨、铜或者铝，或其他性质类似金属或合金。在一实施例中，第一介电层202与第三介电层204的材料选自二氧化硅(SiO2)或氮硅化物(Si3N4)。在一实施例中，第一介电层202与第三介电层204可以通过化学气相沉积(CVD)、等离子体辅助化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)等方法以形成，例如：供应SiH4气体、N2气体与NH3气体，以形成氮硅化物(Si3N4)薄膜层。在一优选实施例中，基于与第一介电层202与第三介电层204的制作工艺的相容性，第二介电层203的材料可以包含氮氧化硅(SiOxNy)。上述氮氧化膜的形成可以通过化学气相沉积(CVD)、等离子体辅助化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)等方法以形成，例如：在一温度范围之下，供应SiH4气体、NH3气体与N2O气体的混合气体，以形成氮氧化硅(SiOxNy)薄膜层。在另一例子中，在氮氧化膜的形成步骤中，经由原地处理(in-situ)步骤在一温度范围之下，在NH3或NO气体环境中，采用等离子体使二气化硅层表面产生氮化或氮氧化。
在另一实施例中，第二介电层203的材料为高介电常数(High DielectricConstant，Hi-K)材料，例如Si3N4、Al2O3、Y2O3、La2O3、CeO2、Dy2O3、Ta2O5、Pr2O3、TiO2、HfO2、ZrO2、BaxSr1-xTiO3(BST)、SrBiTa2O9(SBT)或PbZrxTi1-xO3。
随之请参考图3，在MIM薄膜层形成之后，利用光刻与蚀刻制作工艺在所述第三介电层204以及上层金属层205上进行图案化；亦即，进行一光刻与蚀刻制作工艺以去除蚀刻截止层上的一部分的第三介电层204以及上层金属层205，而形成一图案化结构。举例而言，利用一标准的光刻制作工艺以形成一第一光致抗蚀剂层图案(未图示)。然后，以该第一光致抗蚀剂层图案作为蚀刻掩模进行一蚀刻制作工艺，直到蚀刻进行至蚀刻终止层(第二介电层203)裸露为止，结果形成MIM电容的垂直部204a与MIM电容的上电极图案205a。由于蚀刻终止层不会被蚀刻，因此可以精准地控制垂直部204a的蚀刻后的厚度。蚀刻完成之后，去除剩余的光致抗蚀剂层。MIM电容的垂直部204a与MIM电容的上电极图案205a的线宽大小约略相等。举例而言，MIM电容的垂直部204a与MIM电容的上电极图案205a形成第一线图案结构。换言之，在此步骤中，仅有介电层堆叠层234的第三介电层204进行图案化，第一介电层202与介电层203维持原来的薄膜层而没有被图案化。
然后，请参考图4，在MIM电容的垂直部204a与MIM电容的上电极图案205a形成之后，利用光刻与蚀刻制作工艺在所述介电层堆叠层234的第一介电层202与第二介电层203以及底层金属层201上进行图案化；也即，进行一光刻与蚀刻制作工艺以去除底层200上的一部分的第一介电层202与第二介电层203以及底层金属层201，而形成另一图案化结构。举例而言，利用一标准的光刻制作工艺以形成一第二光致抗蚀剂层图案(未图示)。然后，以该第二光致抗蚀剂层图案作为蚀刻掩模进行一蚀刻制作工艺，直到蚀刻进行至底层200的上表面裸露为止，结果形成MIM电容的水平堆叠层图案208以及MIM电容的下电极图案201a。水平堆叠层图案208包含水平部202a与介电层图案203a。蚀刻完成之后，去除剩余的光致抗蚀剂层。MIM电容的水平部202a、介电层图案203a与下电极图案201a的线宽大小约略相等。举例而言，MIM电容的水平堆叠层图案208与MIM电容的下电极图案201a形成第二线图案结构。第二线图案结构的线宽大小大于第一线图案结构的线宽大小。
在此步骤中，形成倒T型介电层堆叠结构218以及倒T型MIM电容结构，其中倒T型介电层堆叠结构218作为倒T型MIM电容结构的介电层。倒T型介电层堆叠结构218包括水平部202a、介电层图案203a以及垂直部204a，其中介电层图案203a位于水平部202a与垂直部204a之间。换言之，垂直部204a垂直水平堆叠层图案208以形成该倒T型介电层堆叠结构218。水平部202a的线宽大小大于垂直部204a的线宽大小。因此，倒T型MIM电容结构的介电层218的厚度包括水平部202a、介电层图案203a以及垂直部204a的厚度的总和。因此，倒T型MIM电容的电容值可以通过倒T型介电层堆叠结构218的总厚度来控制。
倒T型MIM电容结构包括上电极图案205a、倒T型介电层堆叠结构218与下电极图案201a。击穿电压(breakdown voltage)也可以通过倒T型介电层堆叠结构218的总厚度来控制。
MIM电容的上电极图案205a之下的垂直部204a与MIM电容的下电极图案201a之上的水平部202a之间有介电层图案203a而隔开彼此，因此，即使垂直部204a于蚀刻之后产生侧边底部切面(undercut)的情况，其侧边底部切面仍然不会接触到下电极图案201a，所以可以大大地改善传统的MIM电容结构的介电层底部直接接触下电极图案所造成漏电流的情形。
之后，请参考图5，在倒T型MIM电容结构形成之后，在金属导线间介电层200的基础上形成一金属导线间介电层200a，以覆盖且封闭了整个倒T型MIM电容结构。金属导线间介电层200a可以通过一化学气相沉积的方法来形成。
接下来，请参考图6，在形成金属导线间介电层200a之后，利用一光刻与刻蚀制作工艺在所述金属导线间介电层200a上进行图案化；亦即，进行一光刻与蚀刻制作工艺以去除下电极图案201a上的一部分的水平堆叠层图案208、去除水平堆叠层图案208上的一部分的金属导线间介电层200a、以及去除上电极图案205a上的一部分的金属导线间介电层200a，而形成多个通孔于金属导线间介电层200a之中；该些通孔贯穿水平堆叠层图案208，使得该些通孔得以裸露下电极图案201a的上表面以及上电极图案205a的上表面。举例而言，利用一标准的光刻制作工艺以形成一第三光致抗蚀剂层图案(未图示)。然后，以该第三光致抗蚀剂层图案作为蚀刻掩模进行一蚀刻制作工艺，直到蚀刻进行至下电极图案201a的上表面以及上电极图案205a的上表面裸露为止，结果形成多个通孔于金属导线间介电层200a之中。该些通孔分为二类：第一类通孔为从金属导线间介电层200a的上表面至上电极图案205a的上表面，第二类通孔为从金属导线间介电层200a的上表面、贯穿水平堆叠层图案208(水平部202a与介电层图案203a)而至下电极图案201a的上表面。蚀刻完成之后，去除剩余的光致抗蚀剂层。
然后，在该些通孔之中填入导电材料，例如利用钨或铜填充该些通孔，以分别于该些第一类通孔与该些第二类通孔之中形成多个导孔(via)209a与209b于金属导线间介电层200a之中，其中导孔209a与209b分别电性耦合(连接)上电极图案205a与下电极图案201a。在此步骤中，倒T型介电层堆叠结构218的水平堆叠层图案208被导孔209b所贯穿，如图6所示。导孔209b的深度(厚度)约略等于导孔209a的深度(厚度)加上上电极图案205a以及倒T型介电层堆叠结构218的深度(厚度)。
在另一实施例中，在形成金属导线间介电层200a之后，利用一光刻与刻蚀制作工艺在所述金属导线间介电层200a上进行图案化；亦即，进行一光刻与蚀刻制作工艺以直接去除金属导线间介电层200上的一部分的金属导线间介电层200a，而形成多个通孔于金属导线间介电层200a之中；该些通孔贯穿金属导线间介电层200a的上表面以及下表面。类似地，该些通孔分为二类：第一类通孔为从金属导线间介电层200a的上表面至上电极图案205a的上表面，第二类通孔为从金属导线间介电层200a的上表面贯穿至其下表面。蚀刻完成之后，去除剩余的光致抗蚀剂层。
相同地，在该些通孔之中填入导电材料，例如利用钨或铜填充该些通孔，以分别于该些第一类通孔与该些第二类通孔之中形成多个导孔209a与209b于金属导线间介电层200a之中，其中导孔209a与209b分别形成与连接于上电极图案205a与金属导线间介电层200之上。在此步骤中，倒T型介电层堆叠结构218的水平堆叠层图案208未被导孔209b所贯穿，如图7所示。导孔209b的深度(厚度)约略等于导孔209a的深度(厚度)加上上电极图案205a、倒T型介电层堆叠结构218与下电极图案201a的深度(厚度)。
最后，利用一光刻与刻蚀制作工艺以形成金属导线210于金属导线间介电层200a与导孔209a、209b之上；金属导线210电性耦合(连接)导孔209a与209b，结果完成半导体元件的后段制作工艺线路结构的制作。
除描述于此之外，可通过叙述于本发明中的实施例及实施方式所达成的不同改良方式，都应涵盖于本发明的范畴中。一实施例为本发明的一实作或范例。说明书中所述一实施例、一个实施例、某些实施例或其他实施例指的是一特定被叙述与此实施例有关的特征、结构、或者特质被包含在至少一些实施例中，但未必于所有实施例。而各态样的实施例不一定为相同实施例。其中应被理解的是在本发明实施例描述中，各特征有时会组合于一实施例的图、文字描述中，其目的为简化本发明技术特征，有助于了解本发明各方面的实施方式。除描述于此之外，可通过叙述于本发明中的实施例及实施方式所达成的不同改良方式，都应涵盖于本发明的范畴中。因此，揭露于此的附图及范例都用以说明而非用以限制本发明，本发明的保护范畴仅应以附上的权利要求为主。
Claims (26)
1.一种金属-绝缘层-金属(MIM)电容，包含：
第一电极层；
第二电极层；以及
倒T型介电层堆叠结构，形成于该第一电极层与该第二电极层之间。
2.如权利要求1所述的MIM电容，其中该倒T型介电层堆叠结构包括水平部及垂直部，该垂直部位于该水平部之上。
3.如权利要求2所述的MIM电容，其中该垂直部位于该第一电极层之下，而该水平部位于该第二电极层之上。
4.如权利要求2所述的MIM电容，其中该水平部及该垂直部的材料选自二氧化硅或氮硅化物。
5.如权利要求2所述的MIM电容，其中一介电层配置于该水平部及该垂直部之间。
6.如权利要求5所述的MIM电容，其中该介电层与该水平部的线宽大小约略相等并且大于该垂直部的线宽大小。
7.如权利要求5所述的MIM电容，其中该介电层的材料为高介电常数材料。
8.如权利要求7所述的MIM电容，其中该高介电常数材料包括SiOxNy、Si3N4、Al2O3、Y2O3、La2O3、CeO2、Dy2O3、Ta2O5、Pr2O3、TiO2、HfO2、ZrO2、BaxSr1-xTiO3(BST)、SrBiTa2O9(SBT)或PbZrxTi1-xO3。
9.如权利要求2或5所述的MIM电容，还包括一金属导线间介电层以覆盖该MIM电容。
10.如权利要求9所述的MIM电容，还包括多个通孔，形成于该金属导线间介电层之中，其中该多个通孔包括第一类通孔，自该金属导线间介电层的上表面至该第一电极层的上表面，第二类通孔，自该金属导线间介电层的上表面、贯穿该水平部而至该第二电极层的上表面。
11.如权利要求10所述的MIM电容，其中填入导电材料于该第一类通孔与该第二类通孔之中，以形成第一导孔与第二导孔，其中该第一导孔与该第二导孔分别电性耦合该第一电极层与该第二电极层。
12.如权利要求11所述的MIM电容，其中该第二导孔的厚度约略等于该第一导孔的厚度加上该第一电极层以及该倒T型介电层堆叠结构的厚度。
13.如权利要求9所述的MIM电容，还包括多个通孔，形成于该金属导线间介电层之中，其中该多个通孔包括第一类通孔，自该金属导线间介电层的上表面至该第一电极层的上表面，第二类通孔，自该金属导线间介电层的上表面贯穿至其下表面。
14.如权利要求13所述的MIM电容，其中填入导电材料于该第一类通孔与该第二类通孔之中，以形成第一导孔与第二导孔，其中该第一导孔与该第二导孔分别形成与连接于该第一电极层与该金属导线间介电层之上。
15.如权利要求14所述的MIM电容，其中该第二导孔的厚度约略等于该第一导孔的厚度加上该第一电极层、该倒T型介电层堆叠结构与该第二电极层的厚度。
16.如权利要求11或14所述的MIM电容，还包括金属导线形成于该金属导线间介电层、该第一导孔与该第二导孔之上，其中该金属导线电性耦合该第一导孔与该第二导孔。
17.如权利要求1所述的MIM电容，其中该第一电极层与该第二电极层的材料选自钽、氮化钽、钛、氮化钛、钨、硅化钨、氮化钨、铜、铝或合金。
18.一种形成MIM电容的方法，包含；
形成一底层金属层于一底层介电层之上；
形成一介电层堆叠层于该底层金属层之上，该介电层堆叠层至少包含第一介电层、第二介电层以及第三介电层；
形成一上层金属层于该介电层堆叠层之上；
图案化该第三介电层以及该上层金属层，以形成一垂直部与一上电极图案；
图案化该第一介电层、第二介电层以及该底层金属层，以形成一水平堆叠层图案与一下电极图案；以及
其中该垂直部与该水平堆叠层图案构成一倒T型介电层堆叠结构。
19.如权利要求18所述的形成MIM电容的方法，还包括形成一金属导线间介电层以覆盖该MIM电容。
20.如权利要求19所述的形成MIM电容的方法，还包括形成多个通孔于该金属导线间介电层之中，其中该多个通孔包括第一类通孔，自该金属导线间介电层的上表面至该上电极图案的上表面，第二类通孔，自该金属导线间介电层的上表面、贯穿该水平堆叠层图案而至该下电极图案的上表面。
21.如权利要求20所述的形成MIM电容的方法，还包括填入导电材料于该第一类通孔与该第二类通孔之中，以形成第一导孔与第二导孔，其中该第一导孔与该第二导孔分别电性耦合该上电极图案与该下电极图案。
22.如权利要求21所述的形成MIM电容的方法，其中该第二导孔的厚度约略等于该第一导孔的厚度加上该上电极图案以及该倒T型介电层堆叠结构的厚度。
23.如权利要求19所述的形成MIM电容的方法，还包括形成多个通孔于该金属导线间介电层之中，其中该多个通孔包括第一类通孔，自该金属导线间介电层的上表面至该上电极图案的上表面，第二类通孔，自该金属导线间介电层的上表面贯穿至其下表面。
24.如权利要求23所述的形成MIM电容的方法，还包括填入导电材料于该第一类通孔与该第二类通孔之中，以形成第一导孔与第二导孔，其中该第一导孔与该第二导孔分别形成与连接于该第一电极层与该金属导线间介电层之上。
25.如权利要求24所述的形成MIM电容的方法，其中该第二导孔的厚度约略等于该第一导孔的厚度加上该上电极图案、该倒T型介电层堆叠结构与该第二电极层的厚度。
26.如权利要求21或24所述的形成MIM电容的方法，还包括形成金属导线于该金属导线间介电层、该第一导孔与该第二导孔之上，其中该金属导线电性耦合该第一导孔与该第二导孔。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20170613 |
|
| WD01 | Invention patent application deemed withdrawn after publication |