CN101236923B - 具有垂直极板电容器的集成电路芯片及制造电容器的方法 - Google Patents

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Abstract

一种具有一个或多个垂直极板电容器的集成电路(IC)芯片以及制造该芯片电容器的方法，每个垂直极板电容器被连接到IC芯片上的电路。垂直极板电容器形成有在电路层上的底极板图形(例如镶嵌铜)以及至少一个上极板层(例如双镶嵌铜)，该上极板层在底极板图形上方、连接到底极板图形并且与底极板图形基本相同。通过极板层和底极板形成电容器极板的垂直对。在电容器极板的垂直对之间的电容器电介质至少部分是高k电介质。

Description

具有垂直极板电容器的集成电路芯片及制造电容器的方法
技术领域
本发明涉及用于集成电路(IC)芯片的片上(on-chip)电容器，更特别地，涉及具有分立片上电容器的集成电路芯片。 
背景技术
通常，以公知的称为CMOS的互补绝缘栅场效应晶体管(FET)技术制造集成电路(IC)。典型的高性能IC包括CMOS器件(FET)，该器件在绝缘体上硅(SOI)芯片或晶片的表面半导体(硅)层上的多个叠层(例如，布线、过孔、栅和栅电介质)中形成。CMOS技术和芯片制造的进展导致芯片特征尺寸的平稳减小，从而提高片上电路的转换频率(电路性能)和晶体管数量(电路密度)。在典型地称为按比例缩小之中，缩小器件或FET的特征，从而缩小相应器件的最小尺寸，包括水平尺寸(例如最小沟道长度)和垂直尺寸例如沟道层深度、栅电介质厚度、结深度等。器件尺寸的缩小提高了器件密度并且改善了电路性能(两者均来源于增大的器件驱动能力和降低的电容性负载)。按比例缩小还伴随表面器件层的减薄，从而控制器件阈值下降(roll off)。尤其在超薄SOI(UTSOI)中，减薄表面器件层导致产生具有完全耗尽体的器件(即产生被称为完全耗尽SOI或FD-SOI的器件)。按比例缩小的FD-SOI器件可具有显著较高的串联阻抗以及显著较高的电容。 
典型地，CMOS电路驱动几乎完全电容性的负载。这样，最小化负载电容进一步改善了电路性能。最小化这些电容性负载的一种方式是借助于将用于隔离布线的绝缘材料的介电常数(k)最小化，其中该布线将电路器件和电路连接在一起。遗憾地，最小化负载电容和寄生电路电容也最小化了例如在邻近布线层上形成的分立电容器。典型的这样的分立电容器具有低的每单元面积电容，该每单元面积电容会大大地改变并且具有很差的容差(tolerance)。 
电源噪声会抵消一些性能增强。电源噪声可降低电路驱动(即，由于在这样的电源尖峰脉冲中电路电源降低)，并且甚至在一些情况下，电源噪声可传输到静态栅的输出，从而出现栅是转换的而不是静态的。本领域公知的小的解耦电容器(decap)是小的高频率电容器，靠近被解耦的电路放置，以在电路处短路转换电流。遗憾地，典型现有技术平行极板电容器的过低的每单元电容要求或者电容器非常大，或者接受不足够的电容，因此是不适合的解耦电容器。 
同样，高性能(例如射率(RF))模拟电路常常需要分立电容器。锁相环(PLL)中的典型的电压控制振荡器(VCO)包括RC滤波器中的电容器，以形成和过滤来自输出频率的控制电压。RC必须具有至少两倍于VCO工作频率的时间常数，用于可接受的滤波。还是遗憾地，由于低的有效的每单元面积电容，对于RF应用，这些现有技术的平行极板电容器是不够密集的。 
由此，需要适合解耦和RF模拟电路应用的片上电容器，更特别地，需要用在这些应用中的较小、较密集的分立的片上电容器。 
发明内容
因此，发明的一个目的是降低片上电源噪声； 
发明的另一目的是减小IC片上电容器尺寸； 
发明的又一目的是最小化IC片上电容器尺寸。 
本发明涉及具有一个或多个垂直极板电容器的集成电路(IC)芯片以及制造该芯片电容器的方法，每个垂直极板电容器连接到IC芯片上的电路。垂直极板电容器形成为具有在电路层上的底极板图形(例如，镶嵌 (damascene)铜)以及上方的至少一个上极板层(例如，双镶嵌铜)，其中上极板层连接到底极板图形并且与底极板图形基本相同。通过极板层和底极板形成电容器极板的垂直对。在电容器极板的垂直对之间的至少部分电容器电介质是高k电介质。 
附图说明
通过参考附图对本发明的优选实施例的以下详细描述，可更好地理解前述的以及其他目的、方面和优点，其中： 
图1示出了根据本发明优选实施例制造垂直平行极板(VPP)电容器的第一实例。 
图2A-B示出了在VPP电容器的形成中限定电容器位置的步骤的截面实例。 
图3A-C示出了在电容器位置中限定电容器极板图形的步骤的截面实例。 
图4A-B示出了一层在一层上地反复形成垂直电容器极板，直到达到所需电容和垂直极板高度。 
图5A-B示出了限定第一可选优选实施例电容器位置的步骤的截面实例。 
图6A-B示出了在构图的ILD层上形成高k电介质层，并且构图该高k电介质层，以便在线路上方保留高k电介质。 
图7A-B示出了例如在典型的双镶嵌金属步骤中形成垂直电容器极板。 
图8A-B示出了限定第二可选优选实施例电容器位置的步骤的截面实例。 
图9A-D示出了在部分构图的ILD层上形成高k电介质层，并且构图该高k电介质层，以便高k电介质填充该图形。 
图10A-B示出了在上层中形成高k电介质之后，例如在典型双镶嵌金属步骤中形成垂直电容器极板。 
图11A-D示出了在优选实施例垂直平行极板电容器中高k电介质图形 的变体的实例。 
图12A-D示出了根据本发明形成可选实施例垂直极板电容器的截面实例。 
图13A-B示出了可选实施例垂直极板电容器的平面视图和截面视图。 
图14A-D示出了可选实施例垂直极板电容器的变体的截面实例。 
具体实施方式
现在转到附图，更具体地，图1示出了根据本发明优选实施例制造垂直平行极板(VPP)电容器的第一实例。在半导体晶片上形成典型的电路结构之后，例如在形成器件以及在该器件上形成初始的层间电介质(ILD)层之后，在步骤102中在布线层中开始形成电容器。在步骤104中，例如通过在ILD层上形成电容器电介质基底(base)，限定电容器位置。优选地，电容器电介质基底是高k电介质材料。在步骤106中，限定电容器极板图形，例如，在构图的电容器电介质基底上形成布线层电介质，构图该布线层电介质以及电容器电介质基底，并且在步骤108中用导电材料，优选用金属填充。电容器极板图形限定基底，用于在电容器电介质基底和电介质层中垂直平面放置。优选地，基底电容器极板图形是叉指梳状结构。限定了电容器极板图形之后，在步骤110中逐层反复垂直延伸极板，添加层，直到在步骤112中达到所需的极板宽度，即垂直极板高度为所需数量的层。在在此所述的实例中，为了进一步增加电容，以具有穿过其间的ILD层的连接的底图形和上图形层在单一重复中形成垂直极板，并且高k电介质占据垂直极板之间的至少一部分体积(即，电容器电介质至少包括高k电介质)。最后，在步骤114中形成最后的芯片连接，例如，片外衬垫、芯片钝化和焊料球。 
这样，优选实施例VPP电容器可以在以任何技术制造的集成电路(IC)中形成。特别地，在绝缘体上硅(SOI)芯片或晶片的表面半导体(硅)层上形成的电路上方的多个叠层中，以公知的被称为CMOS的互补绝缘栅场效应晶体管(FET)技术形成优选实施例VPP电容器。此外，对于显著 地更密集的电容器，在被称为完全耗尽的SOI或FD-SOI中使用的超薄SOI(UTSOI)中的优选实施例VPP电容器具有显著较高的每单位电容。 
图2A-B示出了在根据本发明优选实施例的VPP电容器的形成中限定电容器位置(例如图1中的步骤104)的截面实例。在晶片120例如SOI晶片上在芯片位置中形成器件(例如场效应晶体管(FET))并且将器件连接到层122中的电路或电路元件(在图1的步骤102中)之后，在电路结构层122上形成第一ILD层124。应注意，虽然在此描述的是形成在电路结构层122和第一ILD层124上方的VPP电容器，但这仅仅作为实例，不旨在作为限制。优选VPP电容器可在IC芯片形成中任何地方形成，例如在初始器件互连级处开始。高k电介质材料层126在第一ILD层124上形成，并且被例如光刻构图，以限定电容器位置128。高k电介质材料层126可以是0.05-0.2微米(μm或micron)厚的任何适合的高k电介质例如N-blok(SiCN)、氮化硅(SiN)、五氧化二钽(Ta2O5)或二氧化铪(HfO2)的层。 
图3A-C示出了在电容器位置128中限定电容器极板图形的下一步骤(例如图1中106)的截面实例。在晶片120上形成电介质层130，其覆盖电容器位置128和第一电介质层124的先前暴露的区域132，即环绕电容器位置128。优选地，电介质层130为0.4-2.0μm厚的低k电介质例如碳氧化硅(SiCOH)、氟硅酸盐玻璃(FSG)、原硅酸四乙酯(TEOS)或氟掺杂的TEOS(FTEOS)的层。接下来，使用典型的适合的构图技术例如光刻掩蔽和刻蚀，构图电介质层130，从而优选同步地在电容器位置128和用于法拉第屏蔽的非电容器区域132中形成电容器极板图形。优选地，使用对高k电介质有选择性的刻蚀剂，在两步刻蚀步骤中，对电介质材料层130和限定电容器位置128的高k材料进行刻蚀，以去除高k材料上方的部分电介质层130；随后借助于对电介质层130有选择性的刻蚀剂，去除暴露的高k电介质。用导电材料例如金属来填充构图的电介质层130’。优选地，在典型的镶嵌步骤中，用铜填充构图的电介质层130’，并且，例如使用典型的化学机械抛光(CMP)平面化该晶片。在CMP后，留在电 容器极板图形134和非电容器区域132中的导电材料136、138限定垂直电容器极板136和法拉第屏蔽138的位置。 
然后，对于该第一实施例，如图4A-B中所示，一层在一层之上地反复形成垂直电容器极板，直到达到希望的电容和垂直极板高度。优选地，使用典型的双镶嵌金属步骤，形成每个附加的极板层。这样，在构图的电介质层130’中的底极板电容器图形上形成优选0.3-0.7μm厚的第二ILD层140。在第二ILD层140上形成优选0.05-0.2μm厚的第二高k电介质。基本上相同地构图第二高k电介质，以形成限定电容器位置142的高k电介质，即淀积高k电介质层并且光刻构图。然后，在第二高k电介质142上形成另一电介质层144。在两步刻蚀中，基本上相同地构图电介质层144和高k电介质142，以限定电容器位置。一旦构图了(通过构图的电介质层144’)暴露的高k电介质142，穿过下面的第二ILD层140到电容器极板图形线路136、138，打开通孔或层间接触。用导电材料，优选铜，填充穿过层140’和144’的开口，并且例如使用CMP平面化晶片。结果，线路146和过孔148形成具有导电线路136的垂直极板150、152，从而形成垂直极板电容器，并且线路154和过孔156使法拉第屏蔽从线路138垂直延伸。应注意，虽然所述的是过孔148、156，但这仅仅作为实例。穿过下面的第二电介质材料层140到电容器极板图形134，沟槽被打开，从而在线路146和电容器限定线路138之间形成金属线路。一旦完成了垂直极板的形成，在图1的步骤114中，形成最后的芯片连接，形成片外衬垫，在片外衬垫上钝化并且形成焊料球。 
因此，垂直极板电容器的电容依赖于并且易于由电容器尺寸(例如极板150、152的高度、间距以及极板150、152指的数量)和特定参数技术例如高k和低k的介电常数值确定。这样，可以增大电容，例如通过增加形成极板150、152指的线路138、146的长度；通过增加极板150、152指的数量；和/或通过增加垂直极板的高度即通过增加镶嵌布线层。 
在该优选实施例的第一变体中，在底极板图形上即在通孔的底部形成单一高k电介质层。图5A-B示出了用于优选实施例电容器的该第一变体 的限定位置的步骤的截面实例，其比图2A-3C的明显更简单。在该实例中，相同地标记类似的元件(具有第一变体)。这样，在该实例中，在ILD层124上直接形成电介质层130，代替形成高k电介质材料层126。优选地，电介质层130为0.4-1.0μm厚。仍然使用典型的适合的构图技术例如光刻掩蔽和刻蚀，构图电介质层130，并且在构图的电介质层130’中形成导电材料线路136、138。优选地，线路136、138为镶嵌铜，淀积该镶嵌铜以填充图形，并且化学机械抛光以平面化晶片。仍然由线路136限定极板指。 
接下来，如图6A-B中所示，在构图的电介质层130’上形成高k电介质层160，并且构图该高k电介质层160，以便在线路136上方保留高k电介质160。然后，在晶片上形成盖层162，覆盖保留的高k电介质160。优选地，高k电介质层160为0.05-0.2μm厚的适合的高k电介质(例如N-blok、SiN、Ta2O5或HfO2)层，并且盖层162是0.03-0.07μm厚的SiCN或SiN层。 
最后，如图7A-B中所示，仍然优选在典型的双镶嵌金属步骤中形成垂直电容器极板。因此，在盖层162上形成优选地为0.5-2.0μm厚的氧化层的第二ILD/布线电介质层164。与对于图4A-B的层140’、144’所述的基本上相同地将第二ILD/布线电介质层164构图为电容器极板图形线路136、138。结果，线路146和过孔148形成具有导电线路136的垂直极板150’、152’，从而形成垂直极板电容器，并且线路154和过孔156使法拉第屏蔽从线路138垂直延伸。 
在上述优选实施例的第二变体中，在底极板层和上布线层中实质上由高k电介质取代极板布线之间的低k电介质。因此，图8A-B示出了限定这些第二电容器变体位置的步骤的截面实例，与图2A-3C基本上相似，类似元件被相同地标记。在该实例中，仍然没有形成高k电介质材料层126。而是优选地，在ILD层124上直接形成0.4-1.0μm厚的电介质层。仍然使用典型的适合的构图技术例如光刻掩蔽和刻蚀，部分构图电介质层130。然而，在该实例中，所产生的部分图形170、172在构图的ILD层130”中限定高k电介质的取代位置。 
因此，如图9A-D所示，在部分构图的ILD层130”上形成高k电介质层174，并且去除多余的高k电介质，以使高k电介质176、178填充该图形(即图8B中的170、172)。高k电介质层174可以是任何适合的高k电介质(例如，N-blok、SiN、Ta2O5或HfO2)材料。然后，优选地使用化学机械抛光平面化该晶片，以从晶片表面去除多余的高k电介质，从而仅仅保留高k电介质插塞(plug)176、178。形成了高k电介质插塞176、178之后，进一步构图部分构图的ILD层130”。在构图的ILD层130
Figure 2008100030783_0
 中形成线路136、138，例如在典型的镶嵌铜步骤中，淀积铜以填充图形并且化学机械抛光以平面化该晶片。仍然由线路136限定极板指。应注意，高k电介质插塞176、178显现出在极板之间的电介质填充的变化，其中极板136被均匀高k电介质176或者部分或中断的高k电介质176分隔。 
最后，在该优选实施例变体中，如图10A-B所示，在上层中形成高k电介质之后，仍然优选地在典型的双镶嵌金属步骤中形成垂直电容器极板。因此，在ILD层130
Figure 2008100030783_1
中的底电容器图形上形成优选0.3-0.7μm厚的氧化层的第二ILD层140”。同样，在第二ILD层140”上形成第二电介质材料层144”。与部分构图ILD层130”基本上相同地部分构图第二电介质层144”，并且与形成高k电介质176、178基本上相同地形成高k电介质180、182。限定了在该上层144”中的高k电介质180、182之后，在ILD层140 中形成上层144中的线路146和过孔148，以限定具有导电线路136的垂直极板150”、152”，从而形成垂直极板电容器，基本上与上文的图4B和7B中所述的一样。同样地，线路154和过孔156使法拉第屏蔽从线路138垂直延伸。 
图11A-D示出了在优选实施例垂直平行极板电容器中高k电介质图形的变体实例，不考虑电介质的厚度，例如，如在图4B和7B的实例中部分填充层或者如在图10B的实例中的完全填充层。电容器190包括与上述图2A-10B的150/150’/150”和152/152’/152”对应的两(2)对交叉极板指192、194。每对极板指192、194连接到公共电极196、198。这样，这些实例会是图4B中的层130’/140’、图7B中的164或图10B中的130
Figure 2008100030783_4
/144
Figure 2008100030783_5
的顶 视图。因此，在图11A的实例中，沿着极板指192、194平行部分的长度方向，高k电介质200是连续的，并且填充极板指192、194之间的空间。在图11B的实例中，电容器202包括高k电介质204，该高k电介质204沿着极板指192、194的平行部分的长度方向是不连续的，但是填充极板指192、194之间的空间。在图11C的实例中，电容器206包括高k电介质，该高k电介质沿着极板指192、194的平行部分的长度方向是连续的，但是仅仅部分填充极板指192、194之间的空间，在该实例中作为高k电介质指208的对。在图11D的实例中，电容器210包括高k电介质小块(pocket)212，这些高k电介质小块212沿着极板指192、194的平行部分的长度方向散布，并且仅仅部分填充极板指192、194之间的空间。 
图12A-D示出了根据本发明形成可选实施例垂直极板电容器的截面实例。在该实例中，首先形成金属极板指或指区段，并且在指之间形成高k电介质。因此，仍然在晶片220例如SOI晶片上的芯片位置中形成器件并且将器件连接到层222中的电路或电路元件(在图1的步骤102中)之后，在电路结构层222上形成第一ILD(未掺杂的硅玻璃(USG)/FSG/低k)层。在步骤104和106中形成布线226以限定电容器位置228。优选地，布线为使用典型镶嵌布线形成步骤形成的铜布线。接下来，形成掩膜230，使电容器位置228保持暴露地掩蔽晶片。然后，使用例如对铜有选择性的刻蚀，去除极板指布线226之间的电介质，这在极板指布线226之间留下空间232。去除掩膜230，并且在晶片220上形成高k电介质材料层234。高k电介质材料层234仍然可以是任何适合的高k电介质，例如N-blok、SiN、Ta2O5或HfO2。使用例如化学机械抛光来平面化晶片220，并且在下面的USG/FSG/低k电介质上停止，以去除多余的高k电介质材料层234，从而仅仅保留在极板指布线226之间的高k电介质材料的插塞236。可以在这些第一极板指布线226上方形成极板指布线的一个或多个层(未示出)，去除指之间的电介质，并且与用于这些第一极板指布线226所述的基本上一样地用高k电介质材料填充所产生的空间，直到获得所希望的极板高度。 
图13A-B示出了如图12A-D的可选实施例所述地形成的优选电容器240的平面视图和电容器240的通过B-B的截面图。该电容器240包括一对被第三相反极板指244分隔的极板指242。这对板指242连被接到公共电极246，并且相反的极板指244被连接到电极248。层间通孔250将邻近层上的相应极板指布线244、244’连接到一起。连接到电极246、248可在任一层，即在246、248或246’、248’。没有被铜布线或通孔占据的整个空间是高k电介质252。 
图14A-D示出了对图12A-D的截面实例的VPP电容器变体，其中类似元件被相同地标记。在该实例中，在晶片220的电路层222上方的ILD层224上形成布线226之后，去除其中形成布线226的电介质(未示出)。然后，在晶片上形成高k电介质保形层260，并且例如使用化学机械抛光平面化该高k电介质保形层260，并且在金属布线226上停止。在平面化后，掩蔽电容器位置262(未示出)，并且用对USG/FSG/低k电介质层224有选择性的刻蚀剂刻蚀晶片。去除掩膜，并且仅仅在极板指布线226之间保留高k电介质264。其后，淀积和平面化低k电介质(未示出)，并且重复图14A-D中的步骤，逐层反复地形成垂直极板。 
有利地，可在集成电路(IC)中形成优选实施例VPP电容器，所述集成电路以其中芯片实际状态优良并且需要小的密集的电容器的任何技术而制成。特别地，可在电路上方，包括在SOI芯片或包括用于FD-SOI电路的UTSOI芯片的晶片上，在CMOS电路中将优选实施例VPP电容器形成为多个叠层(两个或多个)。 
尽管根据优选实施例描述了本发明，但本领域技术人员将意识到，可以利用在所附权利要求的精神和范围之内的改进来实践本发明。所有这样的变体和改进旨在落入所附权利要求的范围之内。因此，将实例和附图视为是示例性的，而不是限制性的。 

Claims (18)

1.一种形成集成电路芯片的方法，所述方法包括以下步骤：
a)在半导体衬底上的一个或多个电路上方限定至少一个电容器位置；
b)在每个限定的电容器位置中限定极板图形；
c)在所述限定的极板图形中形成底极板；以及
d)在所述底极板上方形成一个或多个上极板层，通过所述底极板和所述一个或多个上极板层形成电容器极板的垂直对，所述垂直对之间的电容器电介质包括低k电介质和嵌入在所述低k电介质中的一个或多个高k电介质区域。
2.根据权利要求1的方法，其中所述限定所述极板图形的步骤(b)在第二极板的任一侧限定第一极板。
3.根据权利要求2的方法，其中所述限定所述极板图形的步骤(b)限定两对叉指极板。
4.根据权利要求3的方法，其中所述限定电容器位置的步骤(a)包括以下步骤：
i)在所述半导体衬底上形成高k电介质层；
ii)构图所述高k电介质层，构图的所述高k电介质层限定电容器位置；以及
iii)在所述构图的高k电介质层上形成低k电介质层，穿过所述低k电介质层和所述构图的高k电介质层在所述步骤(b)中限定所述极板图形。
5.根据权利要求4的方法，其中所述在所述底极板上方形成所述上极板层的步骤(d)包括以下步骤：
i)在所述底极板上形成层间电介质层；
ii)在所述层间电介质层上形成第二高k电介质层；
iii)构图所述第二高k电介质层；以及
iv)穿过构图的第二高k电介质层形成所述上极板层，以及穿过所述层间电介质层形成与所述底极板的连接。
6.根据权利要求3的方法，其中在步骤(b)中用于限定所述极板图形的所述电容器位置与在步骤(a)中限定的所述电容器位置一致，并且步骤(b)包括在所述半导体衬底上的电介质层中形成所述极板图形。
7.根据权利要求6的方法，其中所述形成底极板的步骤(c)包括以下步骤：
i)根据所述极板图形形成所述底极板；
ii)在所述底极板上形成高k电介质层；以及
iii)构图所述高k电介质层，穿过所述构图的高k电介质层将在步骤(d)中形成的所述一个或多个上极板层连接到所述底极板。
8.根据权利要求7的方法，其中所述形成所述底极板的步骤(c)还包括：
iv)在所述构图的高k电介质层上形成盖层。
9.根据权利要求1的方法，其中所述形成所述一个或多个上极板层的步骤(d)包括双镶嵌构图步骤。
10.一种集成电路芯片，包括：
在电路层中的多个电路；以及
在所述电路层上方的多个垂直极板电容器，每个垂直极板电容器连接到所述多个电路中的一个或多个，所述每个垂直极板电容器包括：
在第一电介质层中的底极板图形，
至少一个上极板层，在所述底极板图形上方且与所述底极板图形相同，通过将所述至少一个上极板层连接到所述底极板，形成电容器极板的垂直对，以及
在所述电容器极板的垂直对之间的电容器电介质，所述电容器电介质包括低k电介质和嵌入在所述低k电介质中的一个或多个高k电介质区域。
11.根据权利要求10的集成电路芯片，其中所述电容器极板的垂直对包括：
两对叉指的垂直极板；
将第一对连接在一起的第一电极；以及
将第二对连接在一起的第二电极，所述多个电路中的所述一个或多个在所述第一电极和所述第二电极处连接。
12.根据权利要求11的集成电路芯片，其中所述至少一个上极板层是一个上极板层并且所述电容器电介质包括：
在所述两对叉指的垂直极板的底部处并在所述两对叉指的垂直极板之间的第一层所述高k电介质；以及
在所述一个上极板层的底部处在所述两对叉指的垂直极板之间的第二层所述高k电介质。
13.根据权利要求12的集成电路芯片，其中所述底极板图形中的两对叉指的垂直极板之间的电容器电介质是所述第一层所述高k电介质，而在所述一个上极板层中的所述两对之间的电容器电介质是所述第二层所述高k电介质。
14.根据权利要求11的集成电路芯片，其中所述至少一个上极板层是一个上板层并且所述电容器电介质包括：
在所述底极板图形的顶部处在所述两对叉指的垂直极板之间的所述高k电介质层；以及
在所述高k电介质层上的盖层。
15.根据权利要求10的集成电路芯片，其中所述高k电介质沿极板指的平行部分的长度方向是不连续的。
16.根据权利要求15的集成电路芯片，其中不连续的所述高k电介质部分在所述极板指的平行部分之间延伸距离。
17.根据权利要求10的集成电路芯片，其中所述高k电介质是沿极板指的平行部分的长度方向成对的连续高k电介质指。
18.根据权利要求10的集成电路芯片，其中所述高k电介质选自N-blok、氮化硅、五氧化二钽或二氧化铪。
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