TWI473247B - 具有高ｑ晶圓背面電容之半導體積體電路裝置 - Google Patents

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Description

具有高Q晶圓背面電容之半導體積體電路裝置
本發明一般係關於製造具有高Q晶片上(on－chip)電容之半導體積體電路(IC)晶片，且更明確地說，係關於具有形成於晶片背側且使用穿過晶圓(through－wafer)之內嵌式互連連接至半導體積體電路晶片前側積體電路之高Q電容之半導體積體電路晶片。
一般來說，電容常因各種目的作為晶片製造與封裝設計之元件。舉例來說，晶片上電容為建造包含如記憶體陣列、電荷泵、RC過濾器、峰值放大器和許多類型之類比積體電路等半導體積體電路之基礎元件。此外，電容係為用於積體電路和晶片封裝中，作為交流耦合和直流阻擋之目的。舉例來說，電容可被實現為串聯元素，當阻擋直流訊號時係自電路之一部分耦合射頻能量至另一個部分。尤其是，在射頻放大器設計中，直流阻擋電容被用於互連射頻放大器層級。
此外，電容常被用於晶片製造/封裝設計作為去耦合電容，以穩定電源供應電壓，即，最小化或減少電源跳動(jitter)。更確切地，高效能電路需要高電容、高品質(Q)以及直流電源供應與接地線之間之低阻抗去耦合電容，以限制因快速電流切換而產生之雜訊，此類雜訊係為電感和電容寄生阻抗所造成。減少或消除此類雜訊之能力對混模產品設計(類比/數位)尤其重要，其係需要以非常低的訊號工作。不足之去耦合電容會導致高電源供應與接地雜訊。
在習知設計中，直流阻擋和去耦合電容被實現為離散的晶片外元件，其係設置於晶片封裝模組內，或置於電氣板(如，印刷電路板)上。然而，隨著半導體積體電路晶片製造和封裝技術的不斷進步，容許發展高效能積體電路晶片以及晶片封裝結構，具有越來越高積體密度層級和較低製造成本。考量此方面，舉例來說，積體電路晶片和封裝設計利用晶片上直流阻擋和去耦合電容，以減少晶片封裝成本和減少模組尺寸。此外，舉例來說，晶片上去耦合電容的使用，允許晶片上去耦合電容較高效能設計，因為當被放置較靠近於相關負載時，晶片上去耦合電容在減少電源和接地線之雜訊是比較有效的。
然而，根據應用，晶片上電容的使用是有問題的。舉例來說，使用高密度晶片設計，建立積體電容於晶片上有限的2D/3D矽空間，導致積集密度之實際限制。因此，為了達到給定設計之理想積集等級，晶片上電容的大小可能減少，而導致效能降低。此外，使用於給定設計中之晶片上電容之類型可能限制效能及/或可能達到之積集密度的等級。舉例來說，高效能晶片典型地使用產生高品質因子(Q)電容之電容技術來製造，但隨著積集密度增加，此類技術不能很好地縮小，因為較高積集度增加寄生阻抗和板極電阻，造成形成具有相對較差效能之電容。其他電容技術讓高積集設計可實現，但造成在高效能應用中無用武之地之較低品質電容。
舉例來說，用於動態隨機存取記憶體技術之深溝渠或堆疊電容技術，可用以達成高電容密度，但可能導致低品質電容。舉例來說，以此技術形成於電容溝渠側壁和3D結構上之薄介電層，無法承受高電壓應力，且因此易崩潰。為解決此問題，數個電容必須串聯地連接，以獲得有效之電容值，但此技術造成需建造電容之面積增加四倍，且增加製造成本。其他使用平面或三維金屬－絕緣－金屬電容、叉合(interdigitated)結構等傳統技術，可用以形成高品質電容，但需付出佔去晶片前側寶貴矽區域之代價。
本發明示範性實施例廣泛地包括製造具有形成於晶片背側且連接至晶片前側積體電路之高Q晶片上電容之半導體積體電路(IC)晶片方法，其使用穿透晶圓(through－wafer)互連以與連接背側電容與半導體晶圓前側之電路與元件。
在本發明之一示範性實施例中，半導體元件包括半導體基板，具有一前側、一背側與一埋式絕緣層插入至基板前側和背側之間。積體電路形成於半導體基板前側，積體電容形成於半導體基板背側，以及互連結構係形成穿過埋式絕緣層以連接積體電容至積體電路。在一個實施例中，半導體基板是絕緣層上矽(SOI)結構。
在另一實施例中，互連結構是具有互連結構包括一埋式金屬栓塞，具有第一端連接於基板前側之積體電路，與第二端連接於基板背側之積體電容之金屬電容板，其中埋式金屬栓塞之第二端與埋式絕緣層之背表面實質共平面。埋式金屬栓塞之第一端係連接形成於基板前側之表面之輸入/輸出墊或電源供應墊。
在一個示範性實施例中，積體電容是具有第一金屬板和第二金屬板與置於第一金屬板和第二金屬板間之電容介電層之堆疊結構。尤其，在一個實施例中，積體電容係為形成於埋式絕緣層背表面之堆疊結構，其中第一金屬板係堆疊於埋式絕緣層背表面上，且直接接觸暴露於埋式絕緣層背表面之埋式接觸栓塞之端部。舉例來說，積體電容可為直流阻擋電容或去耦合電容。第一金屬板和第二金屬板可分別電連接穿過埋式絕緣層暴露於基板背側上之第一互連結構和第二互連結構之各端部。
在本發明示範性實施例中，第一金屬板與第二金屬板係形成於電容區域中，電容區域係由於基板背側上並環繞第一金屬板與第二金屬板之絕緣材料所定義，其中電容區域係由形成於基板背側絕緣層中之溝渠所定義。
在另一示範性實施例中，第一金屬板與第二金屬板係形成於一電容區域中，電容區域係由於基板之背側上並環繞第一金屬板與第二金屬板之一半導體材料所定義。
在本發明之另一示範性實施例中，一種形成半導體元件的方法包括提供絕緣層上矽(SOI)基板，具有埋式絕緣層插入於絕緣層上矽(SOI)基板前側之一主動矽層與絕緣層上矽(SOI)基板背側之塊矽層之間。形成積體電路於絕緣層上矽(SOI)基板之前側，其中積體電路包含自絕緣層上矽(SOI)基板前側延伸穿過埋式絕緣層之埋式接觸栓塞。執行背側蝕刻製程，以形成溝渠於塊矽層，且暴露埋式絕緣層背表面之埋式接觸栓塞之端部。形成電容於溝渠中，電容包含第一電容板、第二電容板以及插入於第一電容板與第二電容板間之電容介電層，其中形成第一電容板以接觸埋式接觸栓塞暴露的端部。
在本發明之又另一個實施例中，形成半導體元件的方法包括提供絕緣層上矽(SOI)基板，其具有插入於絕緣層上矽(SOI)基板前側之主動矽層與絕緣層上矽(SOI)基板之背側之塊矽層之間之埋式絕緣層。形成一絕緣框架結構於塊矽層，以定義電容區域之邊界。形成積體電路於絕緣層上矽(SOI)基板前側，其中積體電路包含一埋式接觸栓塞，自絕緣層上矽(SOI)基板前側延伸穿過對準絕緣層上矽(SOI)基板背側之電容區域。執行背側蝕刻製程，以形成溝渠於由絕緣框架結構界定之塊矽層，且暴露埋式絕緣層背表面之埋式接觸栓塞之端部。且形成一電容於溝渠，此電容包含第一電容板、第二電容板、以及電容介電層係插入於第一電容板與第二電容板之間，其中形成第一電容板以接觸埋式接觸栓塞之暴露端部。本發明這些和其他示範性實施例、方面、特色與優點可從下面示範實施例詳細描述，伴隨圖式一起閱讀，將會使描述變得更明顯。
本發明之示範性實施例將於此後更詳細討論，其係關於製造於晶片背側之上且使用穿過晶圓互連連接晶片前側積體電路之具高品質積體電容之半導體積體電路晶片。舉例來說，依照如同下面所討論本發明示範性晶片製造技術，包括達到高密度整合晶片設計，建立大尺寸、高品質電容結構於半導體絕緣層上矽(SOI)晶圓背側，且保留前側矽面積的方法。如下所詳細討論，示範性晶片製造技術能形成具有良好介電完整性、低板電阻和最小或沒有寄生阻抗之高品質電容。
圖1概要地說明串化器－解串化器(SerDes)模組10，其具有依照本發明示範性實施例之晶片上電容製造之積體電路晶片。一般而言，串化器－解串化器模組10包括串化器電路20和解串化器電路30，透過傳輸媒體40連接。串化器電路20包括傳送器21，而解串化器電路30包括接收器31。串化器20轉換低速平行資料匯流排為高速串聯資料串流，其由傳送器21透過傳輸媒體20傳送，且由接收器31接收。解串化器電路30轉換高速串聯資料串流為原始平行格式。圖1係說明傳統設計，其中傳送器21傳送互補資料位元對Dn_in與Dp_in之串聯資料串流至接收器31，其輸出互補位元對Dn_out和Dp_out之串聯資料串流，以轉換為平行格式。
該串化器－解串化器模組10可建造為，其中串化器電路20和解串化器電路30被形成於分開之IC晶片，其係整合地封裝於共同封裝基板，或分別地封裝於不同基板上，傳輸媒體40可為傳輸資料於不同印刷電路板(PCBs)上之不同積體電路晶片間之纜線連接，或提供於相同印刷電路板上之積體電路晶片間之互連之微帶。
解串列器電路30包括一對輸入墊80和晶片上靜電放電(ESD)元件70和直流阻擋電容50，係整合地形成為積體解串化器電路30的一部分。當操作於交流耦合模式時需直流阻擋電容50，且不管傳送器21所設定之共同模式等級，允容許設計者選擇對接收器31最佳之共同模式等級。圖1之示範性實施例中，靜電放電(ESD)元件70互連於輸入墊80和晶片上直流阻擋電容50之間。此外，晶片上直流去耦合電容可形成為積體電路30之一部分。晶片上直流阻擋和去耦合電容可用下面所討論之示範性實施例製造，其產生高效能應用之低阻抗晶片上電容，且保有珍貴矽區域以供作高積集度晶片和封裝設計。為繼續先前範例在接受器核心整合直流阻擋電容，兩個實施例一步接一步之製造程序與對應圖式描述於之後段落中。
圖2A－2C係根據本發明示範性實施例概要地說明具有積體電容之半導體晶片100。更明確地，圖2A為具有高Q電容之積體電路晶片100部分剖面側視示意圖，電容係形成於晶片背側(非主動表面)，且使用穿過晶圓內嵌互連連接至晶片前側(主動表面)。為說明之目的，圖2A可視為圖1積體電路30之接收器31前端之示範性實施例，其係描述輸入墊80、靜電放電(ESD)元件70和晶片上直流阻擋電容50與其互連之示範性結構，以及晶片上去耦合電容。此外，如同下面更進一步之解釋，圖2B和2C是靜電放電(ESD)元件70，和至輸入墊80和背側直流阻擋電容之示範性實施例圖。
現在參考圖2A示範性半導體積體電路晶片100一般包括具有前側(或主動表面)和背面(或非主動表面)之半導體基板110(或晶圓)，其中基板110之前側包括由前段製程(FEOL)和後段製程(BEOL)結構所形成之積體電路，且其中基板110背側包括積體電容，藉由形成穿過半導體基板110之互連結構連接至前側積體電路。半導體基板110包括絕緣層上矽(ISO)基板110(或晶圓)，其包括矽薄表面層110a和堆疊於塊矽層110c(舉例來說，可稱為載體層或支撐層)上之埋式氧化物(BOX)層110b。
在晶片的前側，淺溝隔離(STI)區域115形成於上矽層110，以定義電路元件104和106形成之矽主動區域。元件106為具有多晶矽閘極結構106a與源極/汲極擴散區域106b/106c之金氧半導體電晶體。主動元件104是具有p摻雜區域104a和n摻雜區域104b之二極體(其形成如下面參考圖2B和2C所討論之靜電放電(ESD)元件70之部分)。主動電路元件104和106與塊晶圓110c及元件彼此間，藉由埋式氧化物(BOX)層110b和淺溝隔離區域115電氣地隔離。在示範性實施例中，淺溝隔離區域115往下形成至埋式氧化物(BOX)層110b，使得絕緣層上矽(SOI)完全將每一個主動元件104、106和鄰近元件隔離。電路元件104、106和淺溝隔離區域115可使用標準前段製程製造技術，例如摻雜物擴散和佈植，多晶矽閘極膜濺鍍、氧化與相關之圖案化步驟而形成。
此外，前側互連結構係使用標準後段製程製造技術而形成，以將電路元件連接在一起。前側互連結構包括許多級金屬化，其提供連接至閘極元件106a之接觸栓塞120、電氣接線118和輸入/輸出墊80和81，其被嵌於一或多層介電/絕緣材料125。舉例來說，形成複數個焊接球90和91於各自之輸入/輸出墊80與81上，使積體電路晶片100可覆晶(flip chip)接合至印刷電路板或封裝基板之個別接觸。此外，形成複數個穿過晶圓接觸栓塞140,141,142，其穿過埋式氧化物(BOX)層110b，以提供互連於前側積體電路與形成於晶片100背側之電容結構間。
更明確地說，形成複數背側積體電容結構於塊晶圓層中110c，其係具有接觸穿過晶圓接觸栓塞140－142端部之電極。硬遮罩圖案200用以作為蝕刻遮罩，以定義及蝕刻溝渠於塊晶圓矽中110c以定義電容區域和電極接觸，其對準穿過晶圓栓塞。形成複數個絕緣側壁間隙壁215和240，以絕緣塊矽110c和電容結構，且避免背側電容電極間短路。第一背側金屬化製程形成電容電極221和222，其係分別接觸穿過晶圓栓塞141和142之端部。第二背側金屬化形成電容電極251和252。沉積介電材料層225以形成電容介電層。形成背側鈍化層260以保護與隔離電容電極251和252。
在圖2A之示範性實施例中，第一背側電容結構C1由第一電容電極221和第二電容電極251，以及插入於第一和第二電極221和251間之介電層225所形成。此外，第二背側電容結構C2由第一電容電極222和第二電容電極252，以及插入於第一和第二電極222和252間之介電層225所形成。在一個示範性實施例中，背側電容C2可為直流供應電源與接地間之去耦合電容，其中穿過晶圓栓塞142連接第一電極222與施加直流電源之輸入/輸出墊81，且其中第二電極252連接到接地。
此外，背側電容C1係串聯地連接於穿過晶圓栓塞140和141之間，其為圖1接受器電路31輸入之晶片上直流阻擋電容50之一示範性實施例。藉由特定範例，參考圖2B和2C，靜電放電(ESD)元件70之示範性實施例，包括兩個p－n二極體104和105串聯連接於電源供應和接地間，其中二極體之n端104連接電源供應，而二極體之p端105接地。穿過晶圓栓塞140提供二極體之p端104、二極體之n端105、輸入/輸出墊80和電容C1之第二電極251間之電氣互連。
圖3A－3O為依照本發明概要地說明製造具有使用嵌入接觸結構連接前側電路之背側電容之半導體元件之方法示範性實施例圖。為說明之目的，參考圖3A－3O說明製造圖2A－C半導體元件100之方法。一般而言，圖3A－3C說明製造主動元件(如電晶體)金屬化於半導體基板110前側之不同階段前側製程，且圖3D－3O說明不同階段背側製程，以製造積體電容於半導體基板(110)背側，且連接電容與前側電路。
圖3A說明元件製造起始階段，始於包括矽層110a、埋式氧化物(BOX)層110b和塊矽層110c之半導體基板110。矽層110a和埋式氧化物(BOX)層110b一起組成絕緣層上矽(SOI)結構，其可用傳統製造絕緣層上矽結構之方法形成。舉例來說，絕緣層上矽基板可用已知之氧佈植分離(SIMOX)製程製造，藉高能量氧佈植製程佈植氧原子至裸矽晶圓表面，接著，晶圓於高溫退火以形成絕緣層上矽層(即，氧化物層110b上之矽層110a)。埋式氧化物層110b與矽層110a之厚度可依據元件要求不同。舉例來說，矽層110a之厚度範圍從約500埃至約5000埃，而埋式氧化物層110b之厚度範圍可從約500埃至約1微米。剩下之塊矽層110c具有起始厚度在約5微米至約15微米之範圍內，依據晶圓大小而定(晶圓厚度隨著晶圓大小而增加)。
參考圖3B，淺溝隔離區域115和電路元件104、106係使用標準前段製程製造技術，如摻雜物擴散和佈植、多晶矽閘極膜濺鍍、氧化和相關之圖案化步驟，而形成於半導體基板110前側。舉例來說，淺溝隔離區域115可藉由沉積薄墊氧化物和氮化矽膜，以及圖案化此膜以形成遮罩以於矽層110a，向下蝕刻淺溝隔離溝渠至埋式氧化物(BOX)層110b。進行熱氧化製程以形成溝渠側壁之氧化物材料襯層。接著沉積氧化物以填充溝渠(透過低壓化學氣相沉積(LPCVD)或高密度電漿(HDP))，與隨後之氧化物回蝕刻及研磨(例如，化學機械研磨(CMP))。因此，主動元件如二極體104和電晶體106形成於淺溝隔離區域115所定義之矽層110a之主動區域中。電路元件104、106可用標準前段製程製造技術如摻雜擴散和佈植、多晶矽閘極膜之濺鍍、氧化與相關之圖案步驟而形成。
在主動元件104、106形成後，用傳統後段製程製造技術建造接觸栓塞120、電氣接線118、輸入/輸出墊80和81，與穿過晶圓栓塞141－143，嵌於介電/絕緣材料125，如圖3C中所描述。參考圖3C，穿過晶圓前側接觸栓塞140也被形成於介電層125中，但被形成往下延伸至埋式氧化物(BOX)層110b。穿過晶圓栓塞140－142製造於BEOL處理初始階段期間，形成接線118之第一層級金屬化處理前。栓塞140－142可藉由自前側表面往下蝕刻穿過埋式氧化物(BOX)層110b，且停止於埋式氧化物(BOX)層110b底部之介層孔而形成。此後，一層金屬材料，例如銅，被沉積以填充介層孔，接著回蝕刻/研磨以形成接觸栓塞140~142。在一個示範性實施例中，穿透晶圓栓塞140~142可形成具有直徑約5微米至約50微米之範圍，或儘可能地寬而不會導致不想要之效能損失。確切而言，舉例來說，若穿透晶圓栓塞140~142太寬，栓塞140~142和矽層110a間有寄生耦合造成效能損失。當接觸栓塞140~142形成穿過矽層110a之淺溝隔離區域115時可減少基板耦合，淺溝隔離區域115係用以隔離穿透晶圓栓塞140~142和基板層110a之矽材料。
在形成穿透晶圓栓塞140~142和其他元件終端接觸栓塞120後，繼續完成前側之金屬化。舉例來說，可形成電氣接線118和輸入/輸出墊80,81，和其他層間栓塞和金屬化層，金屬化材料例如銅、鋁或其合金，可用如銅、鋁金屬化材料例之已知技術(例如，單鑲嵌、雙鑲嵌、減式金屬蝕刻)而形成。在前側金屬化完成後，形成晶圓鈍化之鈍化層130於基板前側，如圖3C所示。鈍化層130可為旋轉塗佈或沉積材料之厚層，例如氧化物或硼磷摻雜矽酸鹽玻璃(BPSG)。形成鈍化層130以於後背側處理(參考圖3D~3P所描述)時，提供晶片前側電氣和機械保護。
參考圖3D，翻轉晶圓上下顛倒，且矽層110c之背側受到研磨/碾磨以去除一定厚度t，削薄晶圓基板層110c。背側晶圓削薄製程為選擇性的。削薄製程考慮到增強之熱消散，且使製造背側電容更加容易。藉由使鈍化層(130)夠厚，當基板弄得夠薄，鈍化層130於背側研磨期間提供晶片足夠機械支撐。背側削薄之另一個目的是幫助隨後之背側製程，包括蝕刻、填充、研磨等。在本發明之一示範性實施例中，背側可削薄至原始厚度約10%至約80%之厚度範圍。
參考圖3E，形成硬遮罩圖案200於基板110背側上，其具有定義電容區域之開口200a和200b。硬遮罩圖案200可藉由沉積一層硬遮罩材料，例如氮化物、氮氧化物或任何於矽蝕刻期間具有高選擇性之其他類似材料，且接著微影圖案化硬遮罩層，以形成硬遮罩圖案200。接下來，進行蝕刻製程，自硬遮罩圖案200之開口200a和200b非等向性蝕刻所暴露之塊矽層110c區域，以形成穿過塊矽層110c往下蝕刻至埋式氧化物(BOX)層110b之溝渠210，且暴露穿過晶圓接觸栓塞141和142之端部，例如圖3F所示。可用C12電漿蝕刻製程進行矽蝕刻製程，以往下移除矽材料至埋式氧化物層110b之表面。蝕刻製程可以進行稍微過度蝕刻埋式之氧化物層110b，以確保暴露穿過晶圓接觸栓塞141和142之端部。穿過晶圓接觸栓塞141和142(或只是其之端部)可由對C12電漿蝕刻具抵抗性之導電性材料，例如鎢、鎢化鈦或其他適合接觸栓塞之導電材料所組成。
參考圖3G，矽蝕刻後接著形成絕緣側璧間隙壁215於溝渠210側壁。側壁間隙壁215用來將溝渠210中之矽110c側壁表面與隨後沉積於溝渠210中形成電容電極之導電材料絕緣，且為避免電容板透過溝渠210側壁矽表面而短路。側壁間隙壁215可用已知技術，如全面沉積氧化物或氮化物材料之薄共形層。接著非等向性地蝕刻間隙壁材料，以從水平表面移除材料。
接下來，參考圖3I，電容溝渠210之底部部分填充導電材料，如金屬材料或金屬合金，以形成電容板221和222，其係電氣接觸至個別之穿過晶圓接觸栓塞141和142。藉由沉積一層金屬材料以填充溝渠210，接著回蝕刻金屬材料至溝渠210想要之深度。形成電容板之金屬材料可為W、Al、Cu或其合金等，或其他具有相對地低電阻性之金屬材料，以便形成具有高效能、高Q電感。在金屬沉積之前，形成全面沉積步驟，以形成薄共形金屬種子層於溝渠210暴露內壁上，以幫助金屬電鍍或附著，如習知本技術者可理解。
形成電容板221和222後，薄介電材料層225共形地形成於晶片背側，如圖3I中所示。介電層225用以作為形成背側電容之電容介電層。介電層225可由任何適合之介電材料(氮化物、氧化物)，或較佳地，以具有厚度d之高K介電材料形成，且使用任何適合之傳統製程。舉例來說，介電層225可為具有約5奈米至約50奈米範圍厚度，且使用化學氣相沉積製程形成之一層氧化鋁(Al2 O3 )。需理解的是，舉例來說，電容溝渠210寬度與介電層225之厚度，將依照電容值而變動。
參考圖3J，蝕刻遮罩230被形成具有對準穿過晶圓接觸栓塞140之開口230a。遮罩230可為一層光阻。使用蝕刻遮罩230進行蝕刻製程，蝕刻層225、200和110c之暴露部分’以形成開口235往下至埋式氧化物(BOX)層110b且暴露穿過晶圓接觸栓塞140之端部，如圖3K所示。
接下來，參考圖3L，進行第二間隙壁形成製程，以形成側壁間隙240於開口235之矽側壁表面與電容溝渠210之側壁表面區域。接下來，沉積導電材料層250，以填充開口235和電容溝渠210之上面部分，如圖3M所示。導電材料250用以形成底部電容板，且形成透過穿過晶圓栓塞140作為電氣接觸至前側電路之背側栓塞236。尤其，如圖3N所示，如有需要，藉由形成一個或更多隔離溝渠253，進行蝕刻製程以圖案化導電層250，形成分開之底部電容板251和252。底部電容板251透過傳導栓塞236電氣連接至輸入墊80，且藉由形成溝渠253電隔離底部電容板252。
此後，如圖3O中所示，形成保護性絕緣層260以覆蓋晶片背表面，且填充隔離溝渠253。各種材料例如矽氧化物、矽氮化物、聚亞醯胺等可用以形成絕緣層250，其用以提供背側特徵電氣和機械保護，以及給晶片100機械支撐。
圖3O中之所產生結構說明兩個分開的電容，由頂部/底部電容板221/251以及具有電容介電層225插入其中所形成之第一電容C1，和由頂部/底部電容板222/252以及具有電容介電層225插入於其中所形成之第二電容C2。在圖1之示範性實施例中，電容C1可為直流阻擋電容，其中頂板221透過穿過晶圓栓塞141、接線118和閘極接觸120連接至MOSFET元件106之閘極(接收器輸入)，且底部板251透過背側栓塞236和穿過晶圓栓塞140，連接至二極體104之p接面104a和輸入/輸出墊80。第二電容C2可為去耦合電容，具有底部板252接地，且頂板222透過穿過晶圓接觸栓塞142連接至電源供應墊81。需理解的是，複數背側電容可分享共同連接底板電極，舉例來說，其中在底部電極係共同連接至地。
接著，圖3O產生結構受到更進一步處理，以移除晶片前側之鈍化層130，且形成焊接球90和91於個別輸入/輸出墊80和81，而產生圖2A所描述之結構。焊接球90和91可為使用已知技術所形成之C4，讓積體電路晶片100之覆晶接合至PCB或封裝基板成為可能。
圖4是依照本發明之另一示範性實施例，具有形成於晶片背側上之高Q電容積體電路晶片300之概要剖面側視圖。圖4說明積體電路晶片300之示範性結構，係使用如下參考圖5A~5K所討論之示範性方法所形成，開始為事先製造之絕緣層上矽晶圓結構310，包括一薄矽層310a和埋式氧化物(BOX)層310b(如圖4所描述)，連同塊矽層310c和其他初始保護性絕緣層311和312，如圖5A中所描述。如同下面所解釋，圖5A~5L之示範性製造製程消除上面圖3A~3O所討論之製造背側電容結構之示範性方法中所進行之一些背側處理程序步驟(例如，矽蝕刻和側壁間隙壁處理)。
參考圖4，為了說明和討論便利，積體電路晶片300描述為具有類似於上面所討論和於圖2A~2C中所描述之前側積體電路架構(主動元件和後段製程互連結構)，舉例來說，參考上面圖2A所詳述者，前側積體電路包括如淺溝隔離區域115、主動元件104和106、接觸栓塞120、電氣接線118、輸入/輸出墊80和81、介電/絕緣材料125、焊接球90和91，和穿過晶圓接觸栓塞140,141,142。在此方面，圖4可視為圖1積體電路30接收器31之前端之另一個示範性實施例，具有輸入墊80、靜電放電ESD元件70和晶片上直流阻擋電容50等。
複數個積體電容結構C1和C2和C3被形成於晶片300之背側上。電容區域由形成於延伸自埋式氧化物(BOX)層310b之背側上的絕緣柱315所定義。形成第一金屬化層提供個別電容C1、C2和C3之上方電容板341、342和343和背側接觸340。第二金屬化和圖案化製程形成底部電容板351和352。介電膜345作為電容C1、C2和C3之電容介電層。形成背側鈍化層360以保護和隔離電容電極351和352。
在圖4之示範性實施例中，第一電容C1是由上方和底部電容板341和351，和插入於其間之介電層345之部分所形成之直流阻擋電容。上方板341接觸穿過晶圓栓塞141之暴露端部，且底部電容板351透過接觸340電氣連接至穿過晶圓栓塞140之暴露端部。在第二金屬化之前，移除初始沉積於接觸340上之介電層345之部分，以使底板351直接接觸該接觸340。
此外，第二電容C2是由上方電容板342和底部電容板352，與插入其間之介電層345之部分所形成之去耦合電容。穿過晶圓栓塞142連接第一電極342至直流電源所施加之輸入/輸出墊81，且其中第二電極352接地。此外，第三電容C3由上方電容板343和底部電容板352，與插入於其間部分介電質345所形成。在此示範性實施例中，底部電容板352共同地由電容C2和C3(或更多)所分享，其中電容C3可以透過穿過晶圓栓塞(未顯示)連接至前側電路之一些部分。舉例來說，電容C3可為另一個去耦合電容，連接至積體電路晶片300前側上之另一個電源供應墊。
圖5A~5L概要地說明依照本發明之示範性實施例，製造具有使用內嵌接觸結構連接至前側電路之背側電容之半導體元件之方法。為說明之目的，圖4中所說明之製造半導體元件300之方法將參考圖5A~5L。圖5A說明元件製造之起始階段，開始為半導體SOI基板310，包括前側矽層310a、埋式氧化物層310b、塊矽層310c、絕緣保護膜311(係形成於矽層310a上面和側面表面以封住/囊封矽層310a)，和形成於晶圓基板310背側之硬遮罩層312。圖5A概要地描述可商業化事先製造絕緣層上矽晶圓之一種類型，其可使用於此後所述形成圖4之示範性積體電路晶片300之方法。
參考圖5B，背側處理開始為圖案化硬遮罩層312，形成由剩餘遮罩圖案定義之電容區域間邊界之開口313。接下來，穿過塊矽層310c往下形成絕緣柱315至埋式氧化物層310b。絕緣柱315可為氧化物柱，舉例來說，使用多孔氧化程序形成，其中對準開口313所暴露之矽晶圓材料被轉換成氧化物。可用其他低溫、低壓力傳統方法形成隔離結構。在另一實施例中，絕緣柱315可以利用硬遮罩圖案312形成，以往下蝕刻溝渠於矽層310c之暴露區域至埋式氧化物(BOX)層310b，且以絕緣材料如氧化物材料填充溝渠。絕緣柱315定義電容之邊界區域。在形成絕緣柱313後，硬遮罩圖案312移除，且晶圓310之背側覆蓋保護層320，如圖5D所示。
接著背側鈍化後，開始前側製造。舉例來說，如圖5E所示，移除保護層311以暴露前側矽層310a。接下來，進行前段製程與後段製程，以製造主動元件和互連，如圖5F中所說明。積體電路元件和互連可用上述方法製造。在形成前側積體電路後，形成保護膜330於基板310前側，以於隨後背側處理形成電容結構期間保護前側。
尤其，參考圖5G，移除背側保護層320以暴露塊矽層310c。接著進行蝕刻製程以移除由氧化物柱315定義電容區域中塊矽層310c之部分。往下移除在電容區域中矽晶圓材料層310c至埋式氧化物層310b，如圖5H所示。此製程用以形成由氧化物柱315定義之電容袋。在另一示範形實施例中，其中背側層完全形成於絕緣材料上，圖5H中之結構可直接藉由形成定義電容區域之蝕刻遮罩，和接著蝕刻背側絕緣層以形成絕緣柱315而形成。
在形成/暴露絕緣柱315後，進行第一金屬化製程以沉積金屬材料於背側上，接著回蝕刻，以形成導電板結構340~343，產生圖5I中所描述之結構。此後，介電材料層345(較佳地高K介電質)被全面沉積於背側板結構340~343和電容絕緣框架315之暴露表面上。如上面所指出，金屬板341、342和343是背側電容C1、C2和C3之上方電容板(圖4中所描述)，其中金屬板340用以形成穿過晶圓栓塞140和底部電容板間之接觸。產生結構描述於圖5J，其中在第二金屬化製程之前，移除形成於金屬板340上之介電層345部分。須注意的是對比於圖3A~3O之示範性製造製程，不需要第二蝕刻製程來形成至穿過晶圓栓塞140之接觸開口，因為形成接觸340之區域被形成為第一蝕刻製程之部分，其暴露全部穿過晶圓栓塞140~142之端部。此外，不需要側壁間隙壁製造步驟來襯著矽溝渠表面，因為絕緣柱被用來定義和分開電容區域(相對於形成於背側塊矽層中之矽溝渠)。確切而言，介電層345形成於暴露柱315上，且接著從第一層級金屬板移除，其將接觸形成為第二金屬化製程之部分之電容底部板。
參考圖5K，進行第二金屬化製程以沉積和平坦化形成底部電容板之金屬材料350。接下來，形成遮罩圖案於第二金屬層350上，且用以形成隔離溝渠361於第二金屬化層350，且形成分開之電容底部板351和352，舉例來說，如圖5L所示。沉積絕緣材料層360以填充溝渠361，且隔離底部電容板351和352。接著，圖5L之產出結構受到更進一步處理，以移除晶片前側之鈍化層330，且形成焊接球90和91於個別輸入/輸出墊80和81上，產生如圖4之結構。焊接球90和91可為使用已知技術所形成之C4，使積體電路晶片300能覆晶接合至印刷電路板或封裝基板。
需了解的是，關於依照本發明製造具有之背側電容結構之半導體元件之示範性方法有許多優點。舉例來說，如果需要，高密度整合可以藉由形成大型區域電容於晶片背側之上，且因此而達成節省晶片前側區域給電路元件和互連之更緊密封裝。此外，背側電容被放置相當地緊密關聯於前側積體電路，使得最小化互連之長度(穿過晶圓栓塞接觸)，且因此最小化穿過晶圓互連結構之串聯電阻。
此外，製造電容之背側處理係自製造晶片主動表面積體電路之前側處理分開。此允許製造具有想要導電材料之電容元件，和內嵌介電質和結構性架構(電容板材料、板厚度和面積和介電材料等)，高品質效能獨立於其他晶片製造步驟而被最佳化。舉例來說，包括電容板之背側金屬化可選取具有高導電材料，如銅或鋁，且嵌入於具有所欲性質之絕緣材料，以達成想要效能。絕緣材料可選取為低介電係數材料，其係可以容易沉積於背側至很大厚度，以達到低寄生電容之環境。此外，藉由使用金屬材料，如具有良好熱導電性之銅，背側上之電容板可增加熱冷卻和熱量消散。
儘管示範性實施例已於此伴隨圖式作說明，需理解的是本發明未受此實施例限制，且可由習知技術者之各種其他改變和修正，皆不離開本發明之範圍。
10．．．串化器－解串化器模組
20．．．串化器電路
21．．．傳送器
30．．．解串化器電路
31．．．接收器
40．．．傳輸媒體
50．．．直流阻擋電容
70．．．靜電放電元件
80．．．輸入墊
81．．．輸出墊
90．．．焊接球
91．．．焊接球
100．．．半導體積體電路晶片
104．．．二極體之n－端
104a．．．p摻雜區域
104b．．．n摻雜區域
105．．．二極體之p－端
106．．．元件
106a．．．晶矽閘極
106b．．．源極擴散區域
106c．．．汲極擴散區域
110．．．半導體基板
110a．．．矽層
110b．．．埋式氧化物層
110c．．．塊矽層
115．．．淺溝隔離區域
118．．．電氣繞線
120．．．接觸栓塞
125．．．介電/絕緣材料層
130．．．鈍化層
140,141,142．．．穿過晶圓接觸栓塞
200．．．硬遮罩圖案
200a．．．開口
200b．．．開口
210．．．電容溝渠
215．．．絕緣側壁間隙壁
221．．．電容電極
222．．．電容電極
225．．．介電材料層
230．．．遮罩
230a．．．開口
235．．．開口
236．．．背側栓塞
240．．．絕緣側壁間隙壁
250．．．導電材料層
251．．．電容電極
252．．．電容電極
253．．．隔離溝渠
260．．．背側鈍化層
300．．．電容積體電路晶片
310．．．絕緣層上矽晶圓結構
310a．．．矽層
310b．．．埋式氧化物層
310c．．．塊矽層
311．．．絕緣保護膜
312．．．硬遮罩層
313．．．開口
315．．．絕緣柱
320．．．覆蓋保護層
330．．．保護膜
340．．．接觸
341、342、343．．．電容板
345．．．介電層
350．．．金屬材料
351．．．保護電容電極
352．．．隔離電容電極
353．．．電容板
360．．．絕緣材料層
361．．．溝渠
圖1是為依照本發明示範性實施例，使用晶片上背側電容設計之串化器－解串化器(SerDes)電路示意圖；圖2A－2C為依照本發明概要地說明具有晶片上背側電容之半導體積體電路晶片示範性實施例示意圖；圖3A－3O為依照本發明概要地說明製造具有晶片上背側電容之半導體積體電路晶片的方法之示範性實施例示意圖；圖4為依照本發明概要地說明具有晶片上背側電容之半導體積體電路晶片之另一示範性實施例示意圖；圖5A－5L為依照本發明概要地說明製造具有晶片上背側電容之半導體積體電路晶片的方法之另一示範性實施例示意圖。
80．．．輸入墊
81．．．輸出墊
90．．．焊接球
91．．．焊接球
100．．．半導體積體電路晶片
104．．．二極體之n－端
104a．．．p摻雜區域
104b．．．n摻雜區域
105．．．二極體之p－端
106．．．元件
106a．．．晶矽閘極
106b．．．源極擴散區域
106c．．．汲極擴散區域
110．．．半導體基板
110a．．．矽層
110b．．．埋式氧化物層
110c．．．塊矽層
115．．．淺溝隔離區域
118．．．電氣繞線
120．．．接觸栓塞
125．．．介電/絕緣材料層
140．．．穿過晶圓接觸栓塞
141．．．穿過晶圓接觸栓塞
142．．．穿過晶圓接觸栓塞
200．．．硬遮罩圖案
215．．．絕緣側壁間隙壁
221．．．電容電極
222．．．電容電極
225．．．介電材料層
236．．．背側栓塞
240．．．絕緣側壁間隙壁
251．．．電容電極
252．．．電容電極
260．．．背側鈍化層

Claims (26)

  1. 一種半導體元件，包括：一半導體基板，具有一前側、一背側與一埋式絕緣層插入至該基板之該前側和該背側之間；一積體電路，形成於該半導體基板之該前側；一積體電容，形成於該半導體基板之該背側，其中該積體電容包括一第一金屬板、一第二金屬板與置於該第一金屬板與該第二金屬板間之一介電質，且該第一金屬板與該埋式絕緣層接觸；以及一互連結構，係形成穿過該埋式絕緣層，以連接該積體電容至該積體電路。
  2. 如申請專利範圍第1項之半導體元件，其中該半導體基板係為絕緣層上矽(SOI)結構。
  3. 如申請專利範圍第1項之半導體元件，其中該互連結構包括一埋式金屬栓塞，具有一第一端連接於該基板之該前側之該積體電路，與一第二端連接於該基板之該背側之該積體電容之一金屬板，其中該埋式金屬栓塞之該第二端與該埋式絕緣層之一背表面實質共平面。
  4. 如申請專利範圍第3項之半導體元件，其中該埋式金屬栓塞之該第一端係連接形成於該基板之該前側之一表面上之一 輸入/輸出墊或一電源供應墊。
  5. 如申請專利範圍第1項之半導體元件，其中一電容介電層置於該第一金屬板與該第二金屬板間。
  6. 如申請專利範圍第5項之半導體元件，其中該第一金屬板與該第二金屬板電連接個別之第一互連結構和第二互連結構，其透過該埋式絕緣層暴露於該基板之該背側。
  7. 如申請專利範圍第5項之半導體元件，其中該第一金屬板與該第二金屬板係形成於一電容區域中，該電容區域由在該基板之該背側上並環繞該第一金屬板與該第二金屬板之絕緣材料所界定。
  8. 如申請專利範圍第7項之半導體元件，其中該電容區域由在該基板之該背側上之一絕緣層中形成之一溝渠所界定。
  9. 如申請專利範圍第5項之半導體元件，其中該第一金屬板與該第二金屬板係形成於一電容區域中，該電容區域係由在該基板之該背側上並環繞該第一金屬板與該第二金屬板之一半導體材料所界定。
  10. 如申請專利範圍第9項之半導體元件，其中該電容區域由 在該基板之該背側上之一矽層中形成之一溝渠所界定。
  11. 如申請專利範圍第10項之半導體元件，更包含一絕緣間隙壁，形成於該溝渠之一側壁。
  12. 如申請專利範圍第1項之半導體元件，其中該積體電容係為一直流阻擋電容。
  13. 如申請專利範圍第1項之半導體元件，其中該積體電容係為一去耦合電容。
  14. 如申請專利範圍第1項之半導體元件，其中該積體電容為一堆疊結構，係形成於該埋式絕緣層之一背表面。
  15. 一種形成半導體元件之方法，包括：形成一積體電路於一半導體基板之一前側；形成一積體電容於該半導體基板之一背側，其中該積體電容包括一第一金屬板、一第二金屬板與置於該第一金屬板與該第二金屬板間之一介電質，且該第一金屬板與一埋式絕緣層接觸；以及形成一互連結構穿過插入於該基板之該前側與該背側之間之該埋式絕緣層，該互連結構係連接該積體電容至該積體電路。
  16. 如申請專利範圍第15項之方法，其中該形成該互連結構包括形成一埋式金屬栓塞，具有一第一端連接至該基板之該前側之該積體電路，與一第二端連接至該基板之該背側之該積體電容之一金屬板，其中該埋式金屬栓塞之該第二端與該埋式絕緣層之一背表面實質共平面。
  17. 如申請專利範圍第16項之方法，包括形成一金屬輸入/輸出或電源墊於該基板之該前側之一表面上，以使該墊直接接觸該埋式金屬栓塞之一端部。
  18. 如申請專利範圍第15項之方法，其中該形成積體電容包含形成一堆疊電容結構，係具有該第一金屬板與該第二金屬板，以及一電容介電層插入於該第一金屬板與該第二金屬板之間。
  19. 如申請專利範圍第18項之方法，其中該第一金屬板係藉由沉積一金屬材料於對準於該互連結構之一暴露端部之該埋式絕緣層之一背表面之一區域而形成。
  20. 一種形成半導體元件之方法，包括：提供一絕緣層上矽(SOI)基板，具有一埋式絕緣層，插入於該絕緣層上矽基板之一前側上之一主動矽層與該絕緣層上 矽基板之一背側之一塊矽層之間；形成一積體電路於該絕緣層上矽基板之該前側上，其中該積體電路包含一埋式接觸栓塞自該絕緣層上矽基板之該前側延伸穿過該埋式絕緣層；執行一背側蝕刻製程，以形成一溝渠於該塊矽層中，且暴露該埋式絕緣層之一背表面上之該埋式接觸栓塞之一端部；形成一積體電容於該溝渠中，該積體電容包含一第一金屬電容板、一第二金屬電容板、以及插入於該第一金屬電容板與該第二金屬電容板間之一電容介電層，其中形成該第一金屬電容板以接觸該埋式絕緣層。
  21. 如申請專利範圍第20項之方法，其中形成該積體電容包括：執行一第一金屬化製程，以一金屬材料部分填充該溝渠，且形成該第一金屬電容板；沉積一介電材料共形層於該第一金屬電容板上；以及執行一第二金屬化製程，以一金屬材料填充該溝渠之一剩餘部分，且形成該第二金屬電容板。
  22. 如申請專利範圍第21項之方法，更包含執行該第一金屬化製程前，於該溝渠之一側壁表面襯以一絕緣材料。
  23. 如申請專利範圍第21項之方法，更包含： 形成一介層孔穿過該塊矽層，以暴露該埋式絕緣層之該背表面上之一第二埋式接觸栓塞之一端部；以及在該第二金屬化製程期間，以金屬材料填充該介層孔，使該第二金屬電容板連接至該第二埋式接觸栓塞。
  24. 如申請專利範圍第20項之方法，在執行該背側蝕刻製程前，更包含薄化該絕緣層上矽基板之該背側至一厚度範圍，係該絕緣層上矽基板之該背側之一原始厚度之約10%至約80%。
  25. 一種形成半導體元件之方法，包括：提供一絕緣層上矽(SOI)基板，具有一埋式絕緣層，插入於該絕緣層上矽基板之一前側上之一主動矽層與該絕緣層上矽基板之一背側之一塊矽層之間；形成一絕緣框架結構於該塊矽層中，以定義一電容區域之邊界；形成一積體電路於該絕緣層上矽基板之該前側上，其中該積體電路包含一埋式接觸栓塞自該絕緣層上矽基板之該前側延伸穿過對準該絕緣層上矽基板之該背側上之該電容區域之該埋式絕緣層；執行一背側蝕刻製程，以形成一溝渠於由該絕緣框架結構界定之該塊矽層中，且暴露該埋式絕緣層之一背表面上之該埋式接觸栓塞之一端部；以及形成一積體電容於該溝渠中，該積體電容包含一第一金屬 電容板、一第二金屬電容板、以及一電容介電層係插入於該第一金屬電容板與該第二金屬電容板之間，其中形成該第一金屬電容板以接觸該埋式絕緣層。
  26. 申請專利範圍25之方法，其中形成該積體電容包括：執行一第一金屬化製程，以一金屬材料部分填充該溝渠，且形成該第一金屬電容板；沉積一介電材料共形層於該第一金屬電容板上；以及執行一第二金屬化製程，以一金屬材料填充該溝渠之一剩餘部份，且形成該第二金屬電容板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752108B (zh) * 2017-05-19 2022-01-11 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7816231B2 (en) * 2006-08-29 2010-10-19 International Business Machines Corporation Device structures including backside contacts, and methods for forming same
US8017982B2 (en) * 2007-06-12 2011-09-13 Micron Technology, Inc. Imagers with contact plugs extending through the substrates thereof and imager fabrication methods
US7939941B2 (en) * 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US8227847B2 (en) * 2008-02-20 2012-07-24 Nxp B.V. Ultra high density capacity comprising pillar-shaped capacitors formed on both sides of a substrate
US7741188B2 (en) * 2008-03-24 2010-06-22 International Business Machines Corporation Deep trench (DT) metal-insulator-metal (MIM) capacitor
US7704884B2 (en) * 2008-04-11 2010-04-27 Micron Technology, Inc. Semiconductor processing methods
US8853830B2 (en) * 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
US8169050B2 (en) * 2008-06-26 2012-05-01 International Business Machines Corporation BEOL wiring structures that include an on-chip inductor and an on-chip capacitor, and design structures for a radiofrequency integrated circuit
US7811919B2 (en) * 2008-06-26 2010-10-12 International Business Machines Corporation Methods of fabricating a BEOL wiring structure containing an on-chip inductor and an on-chip capacitor
US8101494B2 (en) 2008-08-14 2012-01-24 International Business Machines Corporation Structure, design structure and method of manufacturing a structure having VIAS and high density capacitors
US8125013B2 (en) * 2008-08-14 2012-02-28 International Business Machines Corporation Structure, design structure and method of manufacturing a structure having VIAS and high density capacitors
US9425192B2 (en) * 2008-12-11 2016-08-23 Altera Corporation Integrated circuit decoupling capacitors
US20100200949A1 (en) * 2009-02-12 2010-08-12 International Business Machines Corporation Method for tuning the threshold voltage of a metal gate and high-k device
US8691664B2 (en) * 2009-04-20 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Backside process for a substrate
US20110011634A1 (en) * 2009-07-14 2011-01-20 Avago Technologies Enterprise IP (Singapore )Pte. Ltd. Circuit package with integrated direct-current (dc) blocking capacitor
US8183593B2 (en) * 2009-10-16 2012-05-22 Oracle America, Inc. Semiconductor die with integrated electro-static discharge device
US8264065B2 (en) * 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
KR101662280B1 (ko) 2010-01-18 2016-10-05 삼성전자주식회사 반도체 배선 구조체, 상기 반도체 배선 구조체를 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 반도체 모듈
US8372725B2 (en) * 2010-02-23 2013-02-12 International Business Machines Corporation Structures and methods of forming pre fabricated deep trench capacitors for SOI substrates
JP5721147B2 (ja) * 2010-03-09 2015-05-20 大学共同利用機関法人 高エネルギー加速器研究機構 半導体装置及び半導体装置の製造方法
DE102010029760B4 (de) * 2010-06-07 2019-02-21 Robert Bosch Gmbh Bauelement mit einer Durchkontaktierung und Verfahren zu seiner Herstellung
JP5141740B2 (ja) * 2010-10-04 2013-02-13 株式会社デンソー 半導体装置およびその製造方法
US8557657B1 (en) * 2012-05-18 2013-10-15 International Business Machines Corporation Retrograde substrate for deep trench capacitors
CN102842488A (zh) * 2012-08-24 2012-12-26 上海新傲科技股份有限公司 在衬底的双面制造器件的方法以及衬底
US20140145297A1 (en) * 2012-11-28 2014-05-29 Nxp B.V. Mim-capacitor and method of manufacturing same
TWI524487B (zh) * 2013-03-06 2016-03-01 穩懋半導體股份有限公司 結合基板通孔與金屬凸塊之半導體晶片之製程方法
US9704829B2 (en) 2013-03-06 2017-07-11 Win Semiconductor Corp. Stacked structure of semiconductor chips having via holes and metal bumps
US9093462B2 (en) * 2013-05-06 2015-07-28 Qualcomm Incorporated Electrostatic discharge diode
JP6146144B2 (ja) * 2013-06-03 2017-06-14 富士通株式会社 半導体装置およびその製造方法。
DE102013211562B4 (de) * 2013-06-19 2024-01-11 Robert Bosch Gmbh Verfahren zum Erzeugen einer Metallstruktur in einem Halbleitersubstrat
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
US9224712B2 (en) 2014-02-11 2015-12-29 International Business Machines Corporation 3D bond and assembly process for severely bowed interposer die
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
CN114613755A (zh) * 2014-06-27 2022-06-10 英特尔公司 去耦电容器和布置
US20160141226A1 (en) * 2014-11-14 2016-05-19 International Business Machines Corporation Device connection through a buried oxide layer in a silicon on insulator wafer
US9397038B1 (en) 2015-02-27 2016-07-19 Invensas Corporation Microelectronic components with features wrapping around protrusions of conductive vias protruding from through-holes passing through substrates
CN105097770B (zh) * 2015-06-12 2019-02-15 武汉新芯集成电路制造有限公司 三维集成电路的器件结构及其制备方法
US10256863B2 (en) * 2016-01-11 2019-04-09 Qualcomm Incorporated Monolithic integration of antenna switch and diplexer
US10729172B2 (en) * 2016-03-02 2020-08-04 Jt International S.A. Product for holding a tobacco product or a tobacco substitute with integrated electronic device
US9881925B2 (en) 2016-06-24 2018-01-30 International Business Machines Corporation Mirror contact capacitor
US10263067B2 (en) * 2017-05-12 2019-04-16 Nxp Usa, Inc. Chip capacitor circuit and structure therefor
CN107424991A (zh) * 2017-06-19 2017-12-01 南京中感微电子有限公司 一种集成电路及印刷电路板
US10090227B1 (en) * 2017-07-13 2018-10-02 Globalfoundries Inc. Back biasing in SOI FET technology
US10546915B2 (en) 2017-12-26 2020-01-28 International Business Machines Corporation Buried MIM capacitor structure with landing pads
FR3077678B1 (fr) 2018-02-07 2022-10-21 St Microelectronics Rousset Procede de detection d'une atteinte a l'integrite d'un substrat semi-conducteur d'un circuit integre depuis sa face arriere, et dispositif correspondant
US10621387B2 (en) * 2018-05-30 2020-04-14 Seagate Technology Llc On-die decoupling capacitor area optimization
US10615248B1 (en) 2018-09-26 2020-04-07 International Business Machines Corporation On-die capacitor for a VLSI chip with backside metal plates
US11404534B2 (en) * 2019-06-28 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Backside capacitor techniques
CN110520984A (zh) * 2019-07-08 2019-11-29 长江存储科技有限责任公司 用于形成三维nand的电容器的结构和方法
CN110752207B (zh) * 2019-09-10 2021-04-30 福建省福联集成电路有限公司 一种背面电容结构及制作方法
US11264388B2 (en) * 2020-05-18 2022-03-01 Micron Technology, Inc. Microelectronic devices including decoupling capacitors, and related apparatuses, electronic systems, and methods
KR20220017023A (ko) 2020-08-03 2022-02-11 삼성전자주식회사 반도체 소자 및 반도체 패키지
CN115642126A (zh) * 2021-07-19 2023-01-24 长鑫存储技术有限公司 一种半导体结构制作方法、半导体结构及存储器

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012838A (ja) * 1996-06-21 1998-01-16 Mitsubishi Electric Corp 半導体装置
US6236103B1 (en) * 1999-03-31 2001-05-22 International Business Machines Corp. Integrated high-performance decoupling capacitor and heat sink
JP2002124634A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置の製造方法
US6465331B1 (en) * 2000-08-31 2002-10-15 Micron Technology, Inc. DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines
US6492244B1 (en) * 2001-11-21 2002-12-10 International Business Machines Corporation Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices
US20030001232A1 (en) * 2001-06-12 2003-01-02 Hideomi Koinuma Composite integrated circuit and its fabrication method
US20040041265A1 (en) * 2002-08-29 2004-03-04 Micron Technology, Inc. Localized biasing for silicon on insulator structures
US20040222453A1 (en) * 2001-02-28 2004-11-11 Micron Technology, Inc. Memory cell capacitors having an over/under configuration
US6838332B1 (en) * 2003-08-15 2005-01-04 Freescale Semiconductor, Inc. Method for forming a semiconductor device having electrical contact from opposite sides

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2827246B2 (ja) * 1989-01-27 1998-11-25 日本電気株式会社 半導体装置の製造方法
JPH08236698A (ja) * 1995-02-27 1996-09-13 Nec Eng Ltd 半導体装置
US5770875A (en) * 1996-09-16 1998-06-23 International Business Machines Corporation Large value capacitor for SOI
US5811868A (en) * 1996-12-20 1998-09-22 International Business Machines Corp. Integrated high-performance decoupling capacitor
JP4053647B2 (ja) * 1997-02-27 2008-02-27 株式会社東芝 半導体記憶装置及びその製造方法
JP3111940B2 (ja) * 1997-09-24 2000-11-27 日本電気株式会社 容量及びその製造方法
US6061228A (en) * 1998-04-28 2000-05-09 Harris Corporation Multi-chip module having an integral capacitor element
KR100268419B1 (ko) * 1998-08-14 2000-10-16 윤종용 고집적 반도체 메모리 장치 및 그의 제조 방법
US6188122B1 (en) * 1999-01-14 2001-02-13 International Business Machines Corporation Buried capacitor for silicon-on-insulator structure
JP4183375B2 (ja) * 2000-10-04 2008-11-19 沖電気工業株式会社 半導体装置及びその製造方法
US6674128B1 (en) * 2001-04-27 2004-01-06 Advanced Micro Devices, Inc. Semiconductor-on-insulator device with thermoelectric cooler on surface
US7315075B2 (en) * 2005-01-26 2008-01-01 International Business Machines Corporation Capacitor below the buried oxide of SOI CMOS technologies for protection against soft errors
US7345334B2 (en) * 2005-04-27 2008-03-18 International Business Machines Corporation Integrated circuit (IC) with high-Q on-chip discrete capacitors

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012838A (ja) * 1996-06-21 1998-01-16 Mitsubishi Electric Corp 半導体装置
US6236103B1 (en) * 1999-03-31 2001-05-22 International Business Machines Corp. Integrated high-performance decoupling capacitor and heat sink
US6465331B1 (en) * 2000-08-31 2002-10-15 Micron Technology, Inc. DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines
JP2002124634A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置の製造方法
US20040222453A1 (en) * 2001-02-28 2004-11-11 Micron Technology, Inc. Memory cell capacitors having an over/under configuration
US20030001232A1 (en) * 2001-06-12 2003-01-02 Hideomi Koinuma Composite integrated circuit and its fabrication method
US6492244B1 (en) * 2001-11-21 2002-12-10 International Business Machines Corporation Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices
US20040041265A1 (en) * 2002-08-29 2004-03-04 Micron Technology, Inc. Localized biasing for silicon on insulator structures
US6838332B1 (en) * 2003-08-15 2005-01-04 Freescale Semiconductor, Inc. Method for forming a semiconductor device having electrical contact from opposite sides
WO2005020279A2 (en) * 2003-08-15 2005-03-03 Freescale Semiconductor, Inc. Semiconductor device having electrical contact from opposite sides and method therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752108B (zh) * 2017-05-19 2022-01-11 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法

Also Published As

Publication number Publication date
CN101410969A (zh) 2009-04-15
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JP2013080971A (ja) 2013-05-02
EP2030232B1 (en) 2014-05-21
JP2009539239A (ja) 2009-11-12
US7473979B2 (en) 2009-01-06
JP5340923B2 (ja) 2013-11-13
CN101410969B (zh) 2011-09-14
US20070278619A1 (en) 2007-12-06
TW200812063A (en) 2008-03-01
US7851321B2 (en) 2010-12-14
US20090111235A1 (en) 2009-04-30
JP5602892B2 (ja) 2014-10-08

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