JP2002124634A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ノイズに対して電源電圧を安定させること
で、半導体装置の高集積化および高周波数動作を実現す
る。 【解決手段】 基板１の裏面全面に絶縁膜３を形成し、
次いで絶縁膜３上の全面に金属電極４を形成することに
より、基板１、絶縁膜３および金属電極４からなる容量
Ｃ１を半導体チップＳＣの裏面全面に形成する。
で、半導体装置の高集積化および高周波数動作を実現す
る。 【解決手段】 基板１の裏面全面に絶縁膜３を形成し、
次いで絶縁膜３上の全面に金属電極４を形成することに
より、基板１、絶縁膜３および金属電極４からなる容量
Ｃ１を半導体チップＳＣの裏面全面に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、動作電源の安定化を必要とする半導
体装置に適用して有効な技術に関する。
技術に関し、特に、動作電源の安定化を必要とする半導
体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】ＡＳＩＣ（application specific integ
rated circuit：特定用途向き集積回路）では、主に自
動化処理を指向したＬＳＩ構成方式が採用されている。
この方式は、あらかじめ決められた一定の規格の範囲内
でレイアウトが行われており、コンピュータでの設計を
可能とするために設けられた制限の内容に応じて、たと
えばスタンダードセル方式またはゲートアレイ方式など
のいくつかの方式が提案されている。
rated circuit：特定用途向き集積回路）では、主に自
動化処理を指向したＬＳＩ構成方式が採用されている。
この方式は、あらかじめ決められた一定の規格の範囲内
でレイアウトが行われており、コンピュータでの設計を
可能とするために設けられた制限の内容に応じて、たと
えばスタンダードセル方式またはゲートアレイ方式など
のいくつかの方式が提案されている。
【０００３】ところで、ＡＳＩＣを有する半導体装置で
は、スイッチングによる過渡電流が流れることで過渡電
流×抵抗（ＩＲ）のドロップが生じ、これがノイズとな
って電源が揺れる現象が起きることがある。しかし、通
常は電源に対して容量を挿入することで、ノイズに対す
る電源の追従を遅くして電源の安定化が図られている。
は、スイッチングによる過渡電流が流れることで過渡電
流×抵抗（ＩＲ）のドロップが生じ、これがノイズとな
って電源が揺れる現象が起きることがある。しかし、通
常は電源に対して容量を挿入することで、ノイズに対す
る電源の追従を遅くして電源の安定化が図られている。
【０００４】本発明者が検討したゲートアレイ方式の半
導体装置では、たとえばマクロセルおよびゲートアレイ
などが形成されていない空き領域に上記容量を作り込む
ことで、ノイズに対する安定動作を確保している。
導体装置では、たとえばマクロセルおよびゲートアレイ
などが形成されていない空き領域に上記容量を作り込む
ことで、ノイズに対する安定動作を確保している。
【０００５】
【発明が解決しようとする課題】しかしながら、半導体
装置の高集積化および高周波数動作が進むにつれて電源
電圧の揺らぎが大きくなり、空き領域に作り込まれた容
量だけでは、ノイズに対する安定動作の確保が難しいこ
とが本発明者によって明らかとなった。すなわち、容量
が大きいほど電源安定化の効果は大きいが、限られた狭
い空き領域にしか容量が形成できないため、満足できる
効果を得ることが難しい。
装置の高集積化および高周波数動作が進むにつれて電源
電圧の揺らぎが大きくなり、空き領域に作り込まれた容
量だけでは、ノイズに対する安定動作の確保が難しいこ
とが本発明者によって明らかとなった。すなわち、容量
が大きいほど電源安定化の効果は大きいが、限られた狭
い空き領域にしか容量が形成できないため、満足できる
効果を得ることが難しい。
【０００６】本発明の目的は、ノイズに対して電源電圧
を安定させることにより、半導体装置の高集積化および
高周波数動作を実現することのできる技術を提供するこ
とにある。
を安定させることにより、半導体装置の高集積化および
高周波数動作を実現することのできる技術を提供するこ
とにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】本発明の半導体装置の製造方法は、基板の
一方の全面に、基板、絶縁膜および電極で構成される容
量を形成するものである。
一方の全面に、基板、絶縁膜および電極で構成される容
量を形成するものである。
【００１０】本発明の半導体装置の製造方法は、ＳＯＩ
のバルク基板を、基板、絶縁膜および導体膜の積層構造
からなる容量で形成するものである。
のバルク基板を、基板、絶縁膜および導体膜の積層構造
からなる容量で形成するものである。
【００１１】上記した手段によれば、電源安定化のため
の容量を、半導体チップの裏面全面に形成する、または
半導体チップのＳＯＩのバルク基板に作り込むことがで
きるので、その容量値は、従来の半導体チップの表面の
空き領域に形成される容量の値よりも相対的に大きくな
り、高い電源安定化の効果を得ることができる。
の容量を、半導体チップの裏面全面に形成する、または
半導体チップのＳＯＩのバルク基板に作り込むことがで
きるので、その容量値は、従来の半導体チップの表面の
空き領域に形成される容量の値よりも相対的に大きくな
り、高い電源安定化の効果を得ることができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１３】（実施の形態１）本発明の一実施の形態の
半導体チップの裏面全面に設けられる容量の製造方法を
図１および図２を用いて説明する。
半導体チップの裏面全面に設けられる容量の製造方法を
図１および図２を用いて説明する。
【００１４】まず、図１に示すように、半導体ウエハを
構成する基板１を用意する。この基板１は、たとえば相
対的に不純物濃度の高いｐ+型シリコンで構成される。
続いて基板１の一方の全面に、相対的に不純物濃度の低
いｐ-型シリコンで構成されるエピタキシャル層２をエ
ピタキシャル成長によって形成する。上記基板１の厚さ
は、たとえば３００μｍ程度、不純物濃度は、たとえば
１０21ｃｍ-3程度であり、上記エピタキシャル層２の厚
さは、たとえば５μｍ程度、不純物濃度は、たとえば１
０15ｃｍ-3程度である。
構成する基板１を用意する。この基板１は、たとえば相
対的に不純物濃度の高いｐ+型シリコンで構成される。
続いて基板１の一方の全面に、相対的に不純物濃度の低
いｐ-型シリコンで構成されるエピタキシャル層２をエ
ピタキシャル成長によって形成する。上記基板１の厚さ
は、たとえば３００μｍ程度、不純物濃度は、たとえば
１０21ｃｍ-3程度であり、上記エピタキシャル層２の厚
さは、たとえば５μｍ程度、不純物濃度は、たとえば１
０15ｃｍ-3程度である。
【００１５】次に、図２に示すように、たとえばレジス
トパターンをマスクとしたイオン注入により、ｐ型不純
物、たとえばボロン（Ｂ）をエピタキシャル層２の一部
領域へ導入して、基板１に達する相対的に不純物濃度の
高いｐ+層２ａを形成する。上記ｐ+層２ａの不純物濃度
は、たとえば１０21ｃｍ-3程度である。
トパターンをマスクとしたイオン注入により、ｐ型不純
物、たとえばボロン（Ｂ）をエピタキシャル層２の一部
領域へ導入して、基板１に達する相対的に不純物濃度の
高いｐ+層２ａを形成する。上記ｐ+層２ａの不純物濃度
は、たとえば１０21ｃｍ-3程度である。
【００１６】次に、図示はしないが、エピタキシャル層
２の主面上に、たとえばＣＭＯＳ（complementary meta
l oxide semiconductor）デバイス等の半導体素子で構
成されるゲートアレイ方式の集積回路を形成する。さら
に、上記半導体素子の最上層にパッシベーション膜を形
成する。
２の主面上に、たとえばＣＭＯＳ（complementary meta
l oxide semiconductor）デバイス等の半導体素子で構
成されるゲートアレイ方式の集積回路を形成する。さら
に、上記半導体素子の最上層にパッシベーション膜を形
成する。
【００１７】この後、基板１の他方の全面に絶縁膜３、
たとえば窒化シリコン膜を形成し、次いで絶縁膜３上の
全面に金属電極４、たとえばアルミニウム（Ａｌ）を形
成する。これにより、基板１、絶縁膜３および金属電極
４からなる容量Ｃ１を半導体ウエハの裏面全面に形成す
る。上記絶縁膜３の厚さは、たとえば０．０５μｍ程
度、上記金属電極４の厚さは、たとえば１０μｍ程度で
ある。次に、半導体ウエハから半導体チップを分離し、
分離された半導体チップをパッケージ基板上に実装す
る。
たとえば窒化シリコン膜を形成し、次いで絶縁膜３上の
全面に金属電極４、たとえばアルミニウム（Ａｌ）を形
成する。これにより、基板１、絶縁膜３および金属電極
４からなる容量Ｃ１を半導体ウエハの裏面全面に形成す
る。上記絶縁膜３の厚さは、たとえば０．０５μｍ程
度、上記金属電極４の厚さは、たとえば１０μｍ程度で
ある。次に、半導体ウエハから半導体チップを分離し、
分離された半導体チップをパッケージ基板上に実装す
る。
【００１８】図３は、パッケージ基板の内部の電源配線
およびＧＮＤ（接地）配線を半導体チップの裏面全面に
形成された容量Ｃ１へ接続する方法を説明するためのパ
ッケージ基板および半導体チップの一部を示す模式図で
ある。
およびＧＮＤ（接地）配線を半導体チップの裏面全面に
形成された容量Ｃ１へ接続する方法を説明するためのパ
ッケージ基板および半導体チップの一部を示す模式図で
ある。
【００１９】容量Ｃ１の一方の電極を構成する基板１
は、ｐ+層２ａおよび配線５を介して半導体チップＳＣ
の最上層配線であるＧＮＤ用パッド電極６に接続されて
いる。このＧＮＤ用パッド電極６の表面上のパッシベー
ション膜は開孔しており、ＧＮＤ用パッド電極６の表面
は露出している。また、半導体チップＳＣが搭載される
パッケージ基板ＰＫの内側には金（Ａｕ）めっき７が施
されており、この金めっき７とパッケージ基板ＰＫの内
部に設けられた電源配線８とが電気的に接続されてい
る。なお、パッケージ基板ＰＫの内部には、上記電源配
線８の他に、たとえばＧＮＤ配線９、信号配線１０など
が設けられており、これら電極間は絶縁膜１１によって
電気的に絶縁されている。図中、金めっき７は相対的に
薄い網掛けのハッチングで示し、電源配線８、ＧＮＤ配
線９および信号配線１０は相対的に濃い網掛けのハッチ
ングで示す。また、パッケージ基板ＰＫの支持基板に
は、たとえば銅（Ｃｕ）板１２が用いられる。
は、ｐ+層２ａおよび配線５を介して半導体チップＳＣ
の最上層配線であるＧＮＤ用パッド電極６に接続されて
いる。このＧＮＤ用パッド電極６の表面上のパッシベー
ション膜は開孔しており、ＧＮＤ用パッド電極６の表面
は露出している。また、半導体チップＳＣが搭載される
パッケージ基板ＰＫの内側には金（Ａｕ）めっき７が施
されており、この金めっき７とパッケージ基板ＰＫの内
部に設けられた電源配線８とが電気的に接続されてい
る。なお、パッケージ基板ＰＫの内部には、上記電源配
線８の他に、たとえばＧＮＤ配線９、信号配線１０など
が設けられており、これら電極間は絶縁膜１１によって
電気的に絶縁されている。図中、金めっき７は相対的に
薄い網掛けのハッチングで示し、電源配線８、ＧＮＤ配
線９および信号配線１０は相対的に濃い網掛けのハッチ
ングで示す。また、パッケージ基板ＰＫの支持基板に
は、たとえば銅（Ｃｕ）板１２が用いられる。
【００２０】まず、接着材料に銀（Ａｇ）ペースト１３
を用いて、半導体チップＳＣをダイパッド部１４に搭載
する。これにより、容量Ｃ１の一方の電極を構成する金
属電極４は、銀ペースト１３および金めっき７を介して
電源配線８と電気的に接続される。なお、接着材料に銀
ペースト１３を用いたが、これに限られるものではな
く、接着材料は導電性の物質であればよい。
を用いて、半導体チップＳＣをダイパッド部１４に搭載
する。これにより、容量Ｃ１の一方の電極を構成する金
属電極４は、銀ペースト１３および金めっき７を介して
電源配線８と電気的に接続される。なお、接着材料に銀
ペースト１３を用いたが、これに限られるものではな
く、接着材料は導電性の物質であればよい。
【００２１】続いて、ワイヤボンディングを行う。半導
体チップＳＣ上の最上層配線であるＧＮＤ用パッド電極
６とパッケージ基板ＰＫの内部のＧＮＤ配線９とをワイ
ヤ１５によって電気的に接続する。これにより、容量Ｃ
１の他方の電極を構成する基板１は、パッケージ基板Ｐ
ＫのＧＮＤ配線９と電気的に接続される。従って、金属
電極４にパッケージ基板ＰＫの内部の電源配線８が接続
され、基板１にパッケージ基板ＰＫの内部のＧＮＤ配線
９が接続されて、金属電極４、絶縁膜３および基板１か
らなる容量Ｃ１は、動作電源の安定化容量を構成する。
体チップＳＣ上の最上層配線であるＧＮＤ用パッド電極
６とパッケージ基板ＰＫの内部のＧＮＤ配線９とをワイ
ヤ１５によって電気的に接続する。これにより、容量Ｃ
１の他方の電極を構成する基板１は、パッケージ基板Ｐ
ＫのＧＮＤ配線９と電気的に接続される。従って、金属
電極４にパッケージ基板ＰＫの内部の電源配線８が接続
され、基板１にパッケージ基板ＰＫの内部のＧＮＤ配線
９が接続されて、金属電極４、絶縁膜３および基板１か
らなる容量Ｃ１は、動作電源の安定化容量を構成する。
【００２２】また、半導体チップＳＣ上の最上層配線で
ある電源用パッド電極１６を、ワイヤ１７によってパッ
ケージ基板ＰＫの内部の電源配線８と電気的に接続す
る。この電源用パッド電極１６の表面上のパッシベーシ
ョン膜は開孔しており、電源用パッド電極１６の表面は
露出している。
ある電源用パッド電極１６を、ワイヤ１７によってパッ
ケージ基板ＰＫの内部の電源配線８と電気的に接続す
る。この電源用パッド電極１６の表面上のパッシベーシ
ョン膜は開孔しており、電源用パッド電極１６の表面は
露出している。
【００２３】なお、本実施の形態１では、基板１をｐ+
型シリコンで構成し、エピタキシャル層２をｐ-型シリ
コンで構成したが、基板１をｎ+型シリコンで構成し、
エピタキシャル層２をｎ-型シリコンで構成してもよ
い。また、容量Ｃ１の一方の電極を構成する金属電極４
に、基板１と同じ導電型の導電性膜を用いてもよい。
型シリコンで構成し、エピタキシャル層２をｐ-型シリ
コンで構成したが、基板１をｎ+型シリコンで構成し、
エピタキシャル層２をｎ-型シリコンで構成してもよ
い。また、容量Ｃ１の一方の電極を構成する金属電極４
に、基板１と同じ導電型の導電性膜を用いてもよい。
【００２４】このように、本実施の形態１によれば、電
源安定化のための容量Ｃ１は、半導体チップＳＣの裏面
全面に形成されることから、その容量値は、従来の半導
体チップの表面の空き領域に形成される容量の値よりも
相対的に大きくなり、高い電源安定化の効果を得ること
ができる。
源安定化のための容量Ｃ１は、半導体チップＳＣの裏面
全面に形成されることから、その容量値は、従来の半導
体チップの表面の空き領域に形成される容量の値よりも
相対的に大きくなり、高い電源安定化の効果を得ること
ができる。
【００２５】（実施の形態２）本発明の他の実施の形態
のＳＯＩのバルク基板に設けられる容量の製造方法を図
４〜図７を用いて説明する。図中、Ｑｎはｎチャネル型
のＭＩＳＦＥＴ（metal insulator semiconductor fiel
d effect transistor）、Ｑｐはｐチャネル型のＭＩＳ
ＦＥＴを示し、ｎチャネル型のＭＩＳＦＥＴをｎＭＯ
Ｓ、ｐチャネル型のＭＩＳＦＥＴをｐＭＯＳと略す。
のＳＯＩのバルク基板に設けられる容量の製造方法を図
４〜図７を用いて説明する。図中、Ｑｎはｎチャネル型
のＭＩＳＦＥＴ（metal insulator semiconductor fiel
d effect transistor）、Ｑｐはｐチャネル型のＭＩＳ
ＦＥＴを示し、ｎチャネル型のＭＩＳＦＥＴをｎＭＯ
Ｓ、ｐチャネル型のＭＩＳＦＥＴをｐＭＯＳと略す。
【００２６】まず、図４に示すように、第１の半導体ウ
エハを構成する第１の基板２１を用意する。上記第１の
基板２１は、たとえばｐ+型シリコンで構成され、その
厚さは、たとえば３００μｍ程度、不純物濃度は、たと
えば１０21ｃｍ-3程度である。次に、第１の基板２１上
に絶縁膜２２、たとえば窒化シリコン膜を形成し、さら
にこの絶縁膜２２上に導電膜、たとえば多結晶シリコン
膜２３を、たとえばＣＶＤ（chemical vapor depositio
n）法で形成する。これにより、第１の基板２１、絶縁
膜２２および多結晶シリコン２３からなる容量Ｃ２を形
成する。なお、多結晶シリコン膜２３へはｐ型導電性を
示す不純物が導入されるが、この不純物の導入は、多結
晶シリコン膜２３の成膜中に行ってもよく、あるいは非
晶質シリコン膜を成膜した後に、たとえばイオン注入で
不純物を導入してもよい。上記絶縁膜２２の厚さは、た
とえば０．０５μｍ程度、上記多結晶シリコン膜２３の
厚さは、たとえば１μｍ程度、不純物濃度は、たとえば
１０21ｃｍ-3程度である。
エハを構成する第１の基板２１を用意する。上記第１の
基板２１は、たとえばｐ+型シリコンで構成され、その
厚さは、たとえば３００μｍ程度、不純物濃度は、たと
えば１０21ｃｍ-3程度である。次に、第１の基板２１上
に絶縁膜２２、たとえば窒化シリコン膜を形成し、さら
にこの絶縁膜２２上に導電膜、たとえば多結晶シリコン
膜２３を、たとえばＣＶＤ（chemical vapor depositio
n）法で形成する。これにより、第１の基板２１、絶縁
膜２２および多結晶シリコン２３からなる容量Ｃ２を形
成する。なお、多結晶シリコン膜２３へはｐ型導電性を
示す不純物が導入されるが、この不純物の導入は、多結
晶シリコン膜２３の成膜中に行ってもよく、あるいは非
晶質シリコン膜を成膜した後に、たとえばイオン注入で
不純物を導入してもよい。上記絶縁膜２２の厚さは、た
とえば０．０５μｍ程度、上記多結晶シリコン膜２３の
厚さは、たとえば１μｍ程度、不純物濃度は、たとえば
１０21ｃｍ-3程度である。
【００２７】次に、図５に示すように、たとえば張り合
わせ技術によってＳＯＩ（siliconon insulator）構造
を形成する。すなわち、まず、第２の半導体ウエハを構
成する第２の基板２４を用意する。上記第２の基板２４
は、たとえばｐ-型シリコンで構成され、その厚さは、
たとえば０．１μｍ程度、不純物濃度は、たとえば１０
15ｃｍ-3程度である。次いで、第２の基板２４上に絶縁
膜、たとえば酸化シリコン膜２５を形成する。この後、
第１の半導体ウエハ上の多結晶シリコン膜２３の表面と
第２の半導体ウエハ上の酸化シリコン膜２５の表面とを
接着させることで、２枚の半導体ウエハが貼り合わせて
なるＳＯＩ構造が形成される。ここで、第１の基板２
１、絶縁膜２２および多結晶シリコン２３からなる容量
Ｃ２はＳＯＩのバルク基板を構成する。上記酸化シリコ
ン膜２５の厚さは、たとえば０.２〜２μｍ程度であ
る。
わせ技術によってＳＯＩ（siliconon insulator）構造
を形成する。すなわち、まず、第２の半導体ウエハを構
成する第２の基板２４を用意する。上記第２の基板２４
は、たとえばｐ-型シリコンで構成され、その厚さは、
たとえば０．１μｍ程度、不純物濃度は、たとえば１０
15ｃｍ-3程度である。次いで、第２の基板２４上に絶縁
膜、たとえば酸化シリコン膜２５を形成する。この後、
第１の半導体ウエハ上の多結晶シリコン膜２３の表面と
第２の半導体ウエハ上の酸化シリコン膜２５の表面とを
接着させることで、２枚の半導体ウエハが貼り合わせて
なるＳＯＩ構造が形成される。ここで、第１の基板２
１、絶縁膜２２および多結晶シリコン２３からなる容量
Ｃ２はＳＯＩのバルク基板を構成する。上記酸化シリコ
ン膜２５の厚さは、たとえば０.２〜２μｍ程度であ
る。
【００２８】次に、図６に示すように、たとえば第２の
基板２４をメサ分離した後、半導体素子、たとえばＣＭ
ＯＳデバイスで構成されるゲートアレイ方式の集積回路
を形成する。まず、ｐＭＯＳ形成領域の第２の基板２４
にｎ型不純物をイオン注入することにより、この領域の
第２の基板２４をｐ-型シリコン２４ｐからｎ-型シリコ
ン２４ｎへ変える。上記ｎ-型シリコン２４ｎの不純物
濃度は、たとえば１０17ｃｍ-3程度である。続いて、第
２の基板２４の表面にゲート絶縁膜２６を形成した後、
たとえばｎ型導電性を示す多結晶シリコン膜で構成され
るｎＭＯＳのゲート電極２７ｎおよびｐ型導電性を示す
多結晶シリコン膜で構成されるｐＭＯＳのゲート電極２
７ｐを形成する。この後、ｎＭＯＳのソース、ドレイン
を構成するｎ型半導体領域２８ｎおよびｐＭＯＳのソー
ス、ドレインを構成するｐ型半導体領域２８ｐを形成す
る。
基板２４をメサ分離した後、半導体素子、たとえばＣＭ
ＯＳデバイスで構成されるゲートアレイ方式の集積回路
を形成する。まず、ｐＭＯＳ形成領域の第２の基板２４
にｎ型不純物をイオン注入することにより、この領域の
第２の基板２４をｐ-型シリコン２４ｐからｎ-型シリコ
ン２４ｎへ変える。上記ｎ-型シリコン２４ｎの不純物
濃度は、たとえば１０17ｃｍ-3程度である。続いて、第
２の基板２４の表面にゲート絶縁膜２６を形成した後、
たとえばｎ型導電性を示す多結晶シリコン膜で構成され
るｎＭＯＳのゲート電極２７ｎおよびｐ型導電性を示す
多結晶シリコン膜で構成されるｐＭＯＳのゲート電極２
７ｐを形成する。この後、ｎＭＯＳのソース、ドレイン
を構成するｎ型半導体領域２８ｎおよびｐＭＯＳのソー
ス、ドレインを構成するｐ型半導体領域２８ｐを形成す
る。
【００２９】次に、図７に示すように、ｎＭＯＳおよび
ｐＭＯＳを層間絶縁膜２９、たとえば酸化シリコン膜で
覆った後、ｎＭＯＳのゲート電極２７ｎおよびソース、
ドレインを構成するｎ型半導体領域２８ｎに達するコン
タクトホール３０ｎ、ｐＭＯＳのゲート電極２７ｐおよ
びソース、ドレインを構成するｐ型半導体領域２８ｐに
達するコンタクトホール３０ｐを層間絶縁膜２９に形成
する。この際、容量Ｃ２の一方の電極である多結晶シリ
コン膜２３に達するコンタクトホール３０ｃを酸化シリ
コン膜２５および層間絶縁膜２９に形成する。
ｐＭＯＳを層間絶縁膜２９、たとえば酸化シリコン膜で
覆った後、ｎＭＯＳのゲート電極２７ｎおよびソース、
ドレインを構成するｎ型半導体領域２８ｎに達するコン
タクトホール３０ｎ、ｐＭＯＳのゲート電極２７ｐおよ
びソース、ドレインを構成するｐ型半導体領域２８ｐに
達するコンタクトホール３０ｐを層間絶縁膜２９に形成
する。この際、容量Ｃ２の一方の電極である多結晶シリ
コン膜２３に達するコンタクトホール３０ｃを酸化シリ
コン膜２５および層間絶縁膜２９に形成する。
【００３０】次に、層間絶縁膜２９の上層に金属膜を堆
積し、これを加工することにより配線３１が形成され
る。コンタクトホール３０ｃを通して容量Ｃ２の一方の
電極である多結晶シリコン膜２３に接続される配線３１
には動作電源が接続され、容量Ｃ２の他方の電極である
第１の基板２１にはＧＮＤが接続される。これにより、
第１の基板２１、絶縁膜２２および多結晶シリコン膜２
３からなる容量Ｃ２は、動作電源の安定化容量を構成す
る。
積し、これを加工することにより配線３１が形成され
る。コンタクトホール３０ｃを通して容量Ｃ２の一方の
電極である多結晶シリコン膜２３に接続される配線３１
には動作電源が接続され、容量Ｃ２の他方の電極である
第１の基板２１にはＧＮＤが接続される。これにより、
第１の基板２１、絶縁膜２２および多結晶シリコン膜２
３からなる容量Ｃ２は、動作電源の安定化容量を構成す
る。
【００３１】なお、本実施の形態２によれば、第１の基
板２１をｐ+型シリコンで構成し、多結晶シリコン膜２
３をｐ型導電性としたが、第１の基板２１をｎ+型シリ
コンで構成し、多結晶シリコン膜２３をｎ型導電性とし
てもよい。
板２１をｐ+型シリコンで構成し、多結晶シリコン膜２
３をｐ型導電性としたが、第１の基板２１をｎ+型シリ
コンで構成し、多結晶シリコン膜２３をｎ型導電性とし
てもよい。
【００３２】このように、本実施の形態２によれば、電
源安定化のための容量Ｃ２を、半導体チップＳＣのＳＯ
Ｉのバルク基板に作り込むことから、その容量値は、従
来の半導体チップの表面の空き領域に形成される容量の
値よりも相対的に大きくなり、高い電源安定化の効果を
得ることができる。
源安定化のための容量Ｃ２を、半導体チップＳＣのＳＯ
Ｉのバルク基板に作り込むことから、その容量値は、従
来の半導体チップの表面の空き領域に形成される容量の
値よりも相対的に大きくなり、高い電源安定化の効果を
得ることができる。
【００３３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００３４】たとえば、前記実施の形態では、電源安定
化のための容量をＡＳＩＣにおけるゲートアレイ方式の
集積回路に適用したが、動作電源の安定化容量を必要と
するいかなる半導体装置にも適用することが可能であ
る。
化のための容量をＡＳＩＣにおけるゲートアレイ方式の
集積回路に適用したが、動作電源の安定化容量を必要と
するいかなる半導体装置にも適用することが可能であ
る。
【００３５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００３６】本発明によれば、電源安定化のための容量
を半導体チップの裏面全面または内部全面に形成するこ
とで、その容量値を相対的に大きくすることができる。
従って、ノイズに対して電源電圧を安定させることがで
きるので、半導体装置の高集積化および高周波数動作を
実現することが可能となる。
を半導体チップの裏面全面または内部全面に形成するこ
とで、その容量値を相対的に大きくすることができる。
従って、ノイズに対して電源電圧を安定させることがで
きるので、半導体装置の高集積化および高周波数動作を
実現することが可能となる。
【図１】本発明の一実施の形態である半導体チップの裏
面全面に設けられる容量の製造方法を示す半導体基板の
要部断面図である。
面全面に設けられる容量の製造方法を示す半導体基板の
要部断面図である。
【図２】本発明の一実施の形態である半導体チップの裏
面全面に設けられる容量の製造方法を示す半導体基板の
要部断面図である。
面全面に設けられる容量の製造方法を示す半導体基板の
要部断面図である。
【図３】パッケージ基板の内部の電源配線およびＧＮＤ
配線を半導体チップの裏面に形成された容量へ接続する
方法を説明するためのパッケージ基板および半導体チッ
プの一部を示す模式図である。
配線を半導体チップの裏面に形成された容量へ接続する
方法を説明するためのパッケージ基板および半導体チッ
プの一部を示す模式図である。
【図４】本発明の他の実施の形態であるＳＯＩのバルク
基板に設けられる容量の製造方法を示す半導体基板の要
部断面図である。
基板に設けられる容量の製造方法を示す半導体基板の要
部断面図である。
【図５】本発明の他の実施の形態であるＳＯＩのバルク
基板に設けられる容量の製造方法を示す半導体基板の要
部断面図である。
基板に設けられる容量の製造方法を示す半導体基板の要
部断面図である。
【図６】本発明の他の実施の形態であるＳＯＩのバルク
基板に設けられる容量の製造方法を示す半導体基板の要
部断面図である。
基板に設けられる容量の製造方法を示す半導体基板の要
部断面図である。
【図７】本発明の他の実施の形態であるＳＯＩのバルク
基板に設けられる容量の製造方法を示す半導体基板の要
部断面図である。
基板に設けられる容量の製造方法を示す半導体基板の要
部断面図である。
１ 基板 ２ エピタキシャル層 ２ａ ｐ+層 ３ 絶縁膜 ４ 金属電極 ５ 配線 ６ ＧＮＤ用のパッド電極 ７ 金めっき ８ 電源配線 ９ ＧＮＤ配線 １０ 信号配線 １１ 絶縁膜 １２ 銅板 １３ 銀ペースト １４ ダイパッド部 １５ ワイヤ １６ 電源用パッド電極 １７ ワイヤ ２１ 第１の基板 ２２ 絶縁膜 ２３ 多結晶シリコン膜 ２４ 第２の基板 ２４ｐ ｐ-型シリコン ２４ｎ ｎ-型シリコン ２５ 酸化シリコン膜 ２６ ゲート絶縁膜 ２７ｎ ゲート電極 ２７ｐ ゲート電極 ２８ｎ ｎ型半導体領域 ２８ｐ ｐ型半導体領域 ２９ 層間絶縁膜 ３０ｎ コンタクトホール ３０ｐ コンタクトホール ３０ｃ コンタクトホール ３１ 配線 Ｃ１ 容量 Ｃ２ 容量 ＳＣ 半導体チップ ＰＫ パッケージ基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２３Ｚ ６２６Ｃ Ｆターム(参考） 5F038 AC03 AC05 AC07 AC15 AC17 AV06 BG09 BH03 BH19 CA04 CA12 CD02 CD03 CD04 EZ06 EZ13 EZ14 EZ20 5F048 AA01 AA07 AB02 AC04 AC10 BA06 BA09 BB06 BB07 5F110 AA01 AA04 AA21 BB04 CC02 DD05 DD13 DD22 EE09 EE38 GG02 GG34 NN02 NN23 NN62 NN65 NN72 QQ17
Claims (5)
- 【請求項１】 基板の裏面に、前記基板、絶縁膜および
電極で構成される容量を形成することを特徴とする半導
体装置の製造方法。 - 【請求項２】 ＳＯＩのバルク基板を、基板、絶縁膜お
よび導体膜の積層構造からなる容量で形成することを特
徴とする半導体装置の製造方法。 - 【請求項３】 （ａ）基板の一方の全面にエピタキシャ
ル層を形成する工程と、（ｂ）前記基板の他方の全面に
絶縁膜および電極を順次形成し、前記基板、前記絶縁膜
および前記電極で構成される容量を形成する工程と、
（ｃ）前記エピタキシャル層の主面上に所望の半導体素
子を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項４】 （ａ）第１の基板の一方の全面に第１の
絶縁膜および導体膜を順次形成し、前記第１の基板、前
記第１の絶縁膜および前記導体膜とで構成される容量を
形成する工程と、（ｂ）第２の基板の一方の全面に第２
の絶縁膜を形成する工程と、（ｃ）前記導体膜の表面と
前記第２の絶縁膜の表面とを貼り合わせる工程と、
（ｄ）前記第２の基板の他方の主面上に所望の半導体素
子を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項５】 （ａ）基板の一方の全面にエピタキシャ
ル層を形成する工程と、（ｂ）前記基板の他方の全面に
絶縁膜および電極を順次形成し、前記基板、前記絶縁膜
および前記電極で構成される容量を形成する工程と、
（ｃ）前記エピタキシャル層の主面上に所望の半導体素
子を形成する工程と、（ｄ）前記電極にパッケージ基板
の電源配線を接続する工程と、（ｅ）前記基板にパッケ
ージ基板のＧＮＤ配線を接続する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000315280A JP2002124634A (ja) | 2000-10-16 | 2000-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000315280A JP2002124634A (ja) | 2000-10-16 | 2000-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002124634A true JP2002124634A (ja) | 2002-04-26 |
Family
ID=18794411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000315280A Pending JP2002124634A (ja) | 2000-10-16 | 2000-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002124634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009539239A (ja) * | 2006-05-30 | 2009-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高ｑのウェハ裏面のキャパシタを有する半導体集積回路デバイス（集積回路デバイスおよび集積回路デバイスを形成する方法） |
-
2000
- 2000-10-16 JP JP2000315280A patent/JP2002124634A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009539239A (ja) * | 2006-05-30 | 2009-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高ｑのウェハ裏面のキャパシタを有する半導体集積回路デバイス（集積回路デバイスおよび集積回路デバイスを形成する方法） |
| TWI473247B (zh) * | 2006-05-30 | 2015-02-11 | Ibm | 具有高ｑ晶圓背面電容之半導體積體電路裝置 |
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