JPH09500240A - 表面取り付け及びフリップチップ技術 - Google Patents

表面取り付け及びフリップチップ技術

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Abstract

(57)【要約】 集積回路チップは、その各部分に溝型絶縁部分を有する。ヒートシンクキャップ（１００）が、基板の上面に形成されたダイヤモンド膜からなるパッシベーション層（９６）に取り付けられている。パッシベーション層は、ＣＶＤ法によって形成されたダイヤモンド膜からなり、電気的絶縁性と熱伝導性とを有する。フリップチップ型のウエハでは、上面側の電気的接続部（１７４ａ、１７４ｂ）が、上面に設けられたパッシベーション層を貫通しヒートシンクキャップに達している。表面取り付け型のウエハでは、基板を貫通する開孔部がエッチングによって設けられており、この開孔部内には表面取り付けポスト部分（９０ａ、９０ｇ）が形成されており、上面の電気的接続部に接触し、かつ基板裏面の電気的接続部と接触している。従って、フリップチップ型及び表面取り付け型の両方のウェハは、更にパッケージングを必要とせずに切断されて、集積回路ダイが形成される。

Description

【発明の詳細な説明】 表面取り付け及びフリップチップ技術発明の背景 産業上の利用分野 本発明は、集積回路の電気的絶縁技術に関し、より詳しくは、ダイヤモンド膜 パッシベーション層を用いた表面取り付け型の及びフリップチップ型の集積回路 及びその製造方法に関する。従来の技術 集積回路の誘電体を用いた絶縁は公知である。集積回路チップの様々な部分を 電気的に絶縁するために、集積回路チップの基板に溝（トレンチ）が形成され、 かつ絶縁材料が内張り若しくは充填されている。例えば、パワー（高電圧）トラ ンジスタなどの集積回路チップのある部分は、絶縁された溝に取り囲まれ、論理 （低電圧）トランジスタから電気的に絶縁されている。 この従来技術の溝を用いた絶縁は、各々の溝の底面が、シリコン基板内の機械 的な応力が加わる部分となり、従って集積回路チップの機能性に不利益を与える という欠点を有する。このような溝によって、集積回路の収率が低下（製造コス トが増加）する。この問題点は、「ラウンドホール」技術によって、各溝の底面 を（長方形の断面ではなくＵ型の断面を有するように）形成することによって解 決されるが、しかしコスト高となる傾向がある。 絶縁層を形成するための他の方法は、２枚のウェハを用いる方法であり、この 方法では、酸化膜が一方のウェハの表面に形成され、次にこのウェハをもう一方 のウェハに結合し、この酸化膜によって絶縁層が形成される。２枚のウェハを結 合した後に、一方のウェハの背面が酸化層が表れるまで研磨され、基板の残りの 部分が絶縁される。しかし、この方 法では、２枚のウェハの間の結合部分に欠陥が生じてはならないので、非常に高 価である。欠陥は２枚のウェハの間の接合部分の粒子によって生じ、集積回路の 収率を低減し従って製造コストを増加させる。製造中の温度サイクルを原因とす る酸化による欠陥（ＯＩＳＦ）がシリコン基板内よりもそのような結合部分にお いて非常に著しく発生する。 従って、従来技術は、特にパワートランジスタだけでなくその他の集積回路に 用いるための実用的かつ廉価な誘電体による絶縁を提供しない。発明の概要 集積回路及びその製造方法は、誘電体の溝による絶縁を用いている。この誘電 体の溝による絶縁は、集積回路チップの製造過程の一部であり、これによってウ ェハ内に形成されるべき各集積回路チップの実装が可能となり、従って従来技術 の、ウェハが複数の半導体ダイに分割された後に半導体ダイを実装する分割過程 が省略できる。従って、本明細書で開示される方法は、各ダイがウェハが分割さ れる前に既に実装されているので集積回路ダイを「ウェハ規模」で組立て若しく は実装することに等しい。 本発明に基づけば、トランジスタ（または他の半導体デバイス）は、従来通り に半導体基板内に形成される。これらの半導体デバイスのあるものは、（高電圧 で動作する）パワートランジスタであってよく、その他の半導体デバイスは、基 板の他の部分に形成された低電圧論理トランジスタであって良い。ある実施例で は、半導体デバイスは、半導体デバイスの主面の上に形成された絶縁層内のゲー ト電極を備えた電界効果トランジスタからなる。代わりに、トランジスタはＩＧ ＤＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ、また は他の半導体デバイスであって良い。半導体デバイスの製造方法は、例えば、Ｃ ＭＯＳ、ＮＭＯＳ、ＴＭＯＳ、ＰＭＯＳ、ＢｉＣＭＯＳ、またはバイポ ーラ技術であって良い。次に、接続パターンが、複数のゲート電極（または他の トランジスタの構成要素）を接続し、また基板内に形成された半導体領域（例え ばソース領域及びドレイン領域）を接続するように、従来通りに複数のゲート電 極の上に形成される。 次に、複数の絶縁された溝が、基板の主面を貫通して形成され、（上方から見 て）基板のさまざまな部分を取り囲む。これらの溝は、絶縁材料を充填されまた は絶縁材料を内張りされることによって従来通り絶縁され、次に平坦化（プレー ナ化）される。この過程は、金属化の前に行われても良い。次に、基板の底面が 通常の機械加工方法若しくは化学的方法によって除去され、各々の溝の底部が露 出され、各溝によって取り囲まれたさまざまな基板部分が電気的に絶縁される。 基板の底面部分を除去する過程の前に、エポキシ接着剤若しくは同様の接着材 料を用いて基板の上面に（例えばシリコンから形成された）ヒートシンクキャッ プまたはヒートシンクプレートが接着される。このヒートシンクキャップは、そ の底部が除去されてに非常に薄くなってた基板に必要な機械的な補強をも提供す る。 電気的接続部が２つの異なる実施例において形成される。表面取り付け型の実 施例では、開孔部が基板の底面から主面までを貫通するように形成され、主面に 形成された接続構造と接続される導電性材料が通路内に形成される。基板裏面の 開孔部の拡張部分は表面取り付け型の電気的接続部のためのポスト構造を形成す る。基板裏面に形成されたその他の同様なポスト構造は基板と接続されている。 基板の主面に取り付けられたヒートシンクキャップは機械的補強機能及び熱放散 機能を有し、非導電性である。 フリップチップ型の実施例では、ヒートシンクキャップは、電気的な接続部を 有し、基板主面の従来の接続部と電気的に接続されている。こ のヒートシンクキャップは、従来のフリップチップ型背面プレートに取り付けら れてもよい。この実施例では、基板の裏面に形成された電気的接続部は、例えば 電力用集積回路では従来のドレイン接続部及びコレクタ接続部からなる。 両方の実施例で、個々の集積回路は、ヒートシンクキャップが（エポキシ接着 剤または他の接着材料によって）ウェハの上面に取り付けられるまで、単一のウ ェハの一部としてパッケージされている。このヒートシンクキャップは、ウェハ を個々のダイに区分した後に取り付けられていた従来技術のプラスチック製また はセラミック製のパッケージに代わるものである。これらの２つの実施例では、 ダイの間の溝による絶縁によって、機械的な補強プレート（キャップ）を取り付 けた状態で溝に沿ってウェハが区分されるので、更にパッケージングを必要とし ない。 典型的には、底部が除去された後の基板の厚さは約５０μｍ未満である。この 非常に薄い基板は機械的に柔軟なために、機械的な応力を原因とする熱を発生さ せることがない。更に、本発明に基づく集積回路チップは、高い収率を達成し、 従ってコストを低く抑える従来の方法を用いて、廉価に製造することができる。 誘電材料によって絶縁された溝は、例えば（シリコンからなる溝の壁から形成 された）二酸化シリコンによって従来通りに内張りされているか、または二酸化 シリコンを完全に充填されているか、または二酸化シリコンを内張りされ次にＣ ＶＤ（化学蒸着）法によって、窒化シリコン、ポリシリコンまたは二酸化シリコ ンが充填されていても良い。他の実施例では、溝は従来のスピンオンガラス（Ｓ ＯＧ）が充填されている。他の絶縁材料が、溝の誘電材料として用いられても良 い。 ヒートシンクキャップ（プレート）は、シリコン、シリコンカーバイド、窒化 シリコン、窒化アルミニウム、モリブデン、または充分な熱伝 導性を有し、かつ従来から製造されているその他の材料からなる。基板の裏側部 分を除去することによって、シリコン基板内に形成された溝の底部に発生する機 械的な応力を除去することができる。従って、従来技術の溝を用いた絶縁におけ る主な問題点は改善され、薄くかつ柔軟な基板が形成される。 更に、基板が非常に薄いため、及び基板の裏側面の選択された領域に導電性材 料からなる層が形成されるために、基板内に半導体からなる埋め込み層を形成す る必要が除去される。従って、効果的な埋め込み層を形成するための従来技術に おける製造過程での問題点が回避され、かつ埋め込み層ではなく金属プレートま たは金属化層からなる裏側面の接続部分を用いることによって、従来技術の集積 回路（特に電力用集積回路）に存在していた寄生バイポーラトランジスタが除去 される。 基板が非常に薄いために、裏側面に形成された金属化されたドレイン（または コレクタ）接続部がアクティブトランジスタのごく近傍に設けられているので、 埋め込み層を必要とするか若しくは比較的厚い半導体基板を通して電流を流すこ とが必要な従来技術の集積回路チップと比較して、この裏側面に形成された金属 化されたドレイン（またはコレクタ）接続部によって大きな電流を流すことがで きる。従って、最終的な基板の実際の厚さは、アクティブトランジスタ領域を（ 機械的に及び電気的に）保持するために必要な最小の値とすることができる。こ の厚さは約１０μｍであり、一方従来技術の集積回路では、集積回路を機械的に 保持するために４００μｍの厚さを有する。 更に、溝を形成した後に基板の裏側部分を除去することにより、始めの溝の深 さを正確に設定する必要がない。従来技術では、溝の深ささを正確に設定するこ とが、重要な製造過程上の限定となっていた。本発明では、各溝の底部が除去さ れるので、溝の深さは重要ではない。 更に、本発明に基づく製造方法によって、裏側面に設けられた接続構造を、単 一の接続部ではなく、各々がダイの特定の部分に接続された複数の接続部からな る接続構造とすることができる。これによって例えば背面の第１の接続部は集積 回路のパワートランジスタの部分と接続され、背面の第２の接続部は、集積回路 の低電圧トランジスタの部分と接続される。即ち、裏側面に設けられた複数の接 続部は、集積回路の特定の部分に対応するように各々選択され、かつ集積回路チ ップの複数の部分が共通のコレクタまたは共通のドレインを占有する必要はない 。 他の実施例では、ＩＣウェハ（基板）をヒートシンクキャップまたはヒートシ ンクプレートに接着するための絶縁層及び接着層として働くパッシベーション層 は、ＣＶＤ（化学蒸着）法によって形成されたダイヤモンド膜からなる。このよ うなダイヤモンド膜は、高い熱伝導性を有し、かつ高い電気抵抗率を有する。こ のダイヤモンド膜は、最終の上面側の金属層のパターニングが終了した後に基板 の上部に形成される。熱伝導性の接着剤（銀エポキシ接着剤など）が、プレート を基板に接着するために形成されたダイヤモンド膜の露出された面に塗布される 。ダイヤモンド膜は、上述されたように表面取り付け型の実施例とフリップチッ プ型の実施例の両方で用いることができる。本発明に基づけば、フリップチップ 型の実施例では、ダイヤモンド膜は、金属接続部またはボンディングパッドが、 ヒートシンク（支持）プレートに接続され、かつヒートシンクプレートを介して ウェハの主面から外部のリード線に接続されるようにパターニングされる。図面の簡単な説明 第１図から第１２図は、本発明の表面取り付け型の実施例の各製造過程を表す 図である。 第１３図から第１７図は、本発明のフリップチップ型の実施例の各製 造過程を表す図である。発明の詳細な説明 表面取り付け型の実施例 第１図から第１２図は、本発明に基づく表面取り付け型集積回路チップの各製 造過程を表している。これらの図面は、集積回路のごく一部、例えばウェハのご く一部のみを例示した集積回路の断面図である。集積回路の上面には、以下の説 明から当業者には明らかとなるように従来通りの形状を有するので、集積回路の 上面図は例示されていない。更に、以下の説明は表面取り付け型の実施例を例示 したものであり、本発明はこの形式の半導体デバイスに限定されるものではない 。 第１図は、本実施例の製造方法の最初の過程を例示している。第１図はパワー トランジスタ及び低電圧トランジスタを含む集積回路を製造するために用いられ る構造及び方法を表している。ここで言及されたことによって本出願の一部とさ れる、１９９２年９月２１日に出願されたハムザ・イルマズ（Ｈａｍｚａ Ｙｉ ｌｍａｚ）らによる米国特許出願第０７／９４８，２７６号「ＢｉＣＤＭＯＳ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｓｔｒｕｃｔｕｒｅ」には、 そのような製造方法が開示されている。第１図には、ある実施例ではその上に従 来通りＮ−にドープされたエピタキシャル（シリコン）層２０が形成されている 従来通りＮ＋にドープされたシリコン（またはその他の材料）基板１０が例示さ れている。エピタキシャル層は所望に応じて設けられるが、本発明の必須の構成 要素ではなく、またトランジスタのアクティブ領域は基板内に形成されても良い （本明細書中で開示された材料、寸法トランジスタの構造、導電型、及び他の構 成要素は単なる例示であって、本発明を限定するものではない）。 基板１０は約５００μｍの厚さを有し、シリコン層２０は１〜５０μ ｍの厚さを有する。シリコン層２０内には（この例示された実施例では）、従来 通り不純物をドープされた（高濃度にドープされた）Ｐ＋領域２２及び２４が形 成されている。ボディ領域２２及び２４内には、各々、従来通り不純物をドープ されたＮ＋ソース領域２６及び２８と、３０及び３２が形成されている。この実 施例では、Ｐ＋ボディ領域２２及び２４、及び対応するその他の不純物をドープ された領域は集積回路の電力部分、即ちパワートランジスタの一部である。 領域２２及び２４に隣接して、従来通り不純物をドープされたＰタブ部分３８ が形成されている。Ｐタブ部分３８内には、不純物をドープされたＮ＋領域４０ 及び４２が形成されている。シリコン層２０内には、その不純物濃度及び構造が 領域４４と等しいＰ＋領域４６及び４８と、領域４０及び４２と等しいＮ＋領域 ５０とが形成されている。シリコン層２０の上面の上には、例えば二酸化シリコ ンからなるゲート酸化膜６０が形成されている。 ゲート酸化膜６０の上には、本実施例では複数のトランジスタのゲート電極を 構成する構成要素５４ａ、５４ｂ、５４ｃ、５４ｄ、及び５４ｅを（マスク過程 のの後に）含む不純物をドープされたポリシリコンゲート電極層５４が形成され ている。 ポリシリコンゲート電極層５４の上には、二酸化シリコンから形成されかつゲ ート電極５４ａ〜５４ｅのサイドエッジを覆う第２の上方（上側）絶縁（酸化） 層が形成されている。 上側酸化層６２の上には、厚さ０．５〜１．５μｍに形成され次にゲート電極 ５４ａ〜５４ｅを完全に覆うべくリフローされたＢＰＳＧ（ほう燐珪酸ガラス） 層６４が形成されている。 第２図には、ＢＰＳＧ層６４の上に形成されたマスク層７０を処理する過程が 例示されている。マスク層７０は、従来通りパターニングされ ており、マスク層７０の下の構造は、溝７２ａ、７２ｂ、７２ｃ、７２ｄ、及び ７２ｅを形成するべく、シリコン層２０及び基板１０内に達するエッチング液に よってエッチングされる。これらの溝は、０．５〜５μｍの幅と、５〜５０μｍ の厚さを有する（厚さは以下に述べられる理由から比較的自由に選択でき、幅も それほど重要ではない）。溝を形成するためのエッチングは従来通りの異方性エ ッチングが用いられる。図面内で断面が例示された溝７２ａ〜７２ｅは、集積回 路のさまざまな部分を取り囲むように、例えばパワートランジスタの構成要素２ ２、２４を取り囲み、Ｐタブ部分３８を含む部分から分離するように上面におい て互いに連結されている。 次に、マスク層７０の残りの部分が除去される（図示されていない）。 次に、第３図に例示されているように、ガラス層７６が各溝７２ａ〜７２ｅ内 にスピンオンされて形成され、これらの溝の各々に充填され、更に厚さ１〜２μ ｍでＢＰＳＧ層６４の上面に形成される。ガラス層７６をスピンオンガラス（Ｓ ＯＧ）から形成する代わりに、ＣＶＤ法（化学蒸着法）によって形成するか、ま たはプラズマ気相成長法によって形成しても良い。ガラス層７６は被着された後 に硬化する。このガラス層７６が溝の絶縁材料となる。他の実施例では、溝は、 二酸化シリコン層を内張りされており、次にＣＶＤ法による酸化物、または窒化 物、またはポリシリコンなどのその他の材料を充填される（これらの過程は、絶 縁層を形成するための従来の過程である）。 次に、第４図に例示されているように、例えばスピンオンガラス層７６のＣＭ Ｐを用いる第１のエッチバック（平坦化）過程によって、ゲート電極５４ａ〜５ ４ｅの上のガラス層７６の部分が除去される。ＣＭＰの代わりに、フォトレジス ト層を用いて、ドライエッチングによってエッチバックを行っても良い。 エッチバック過程の次に、ＬＴＯ（低温酸化膜）層８０が、厚さ０．５〜２． ０μｍで主面の上に形成される。ＬＴＯ層８０が形成された後に、ＬＴＯ層８０ の上に電気的接触マスク層（図示されていない）が形成される。次に、接触マス ク層がパターニングされ、ＬＴＯ層８０とスピンオンガラス層６の残りの部分と を通過してシリコン層２０の主面に達する開孔が形成されるように、接触マスク 層の下の層がエッチングされ、シリコン層２０の主面の一部が露出され、接触開 孔部８４ａ〜８４ｇが形成される。 次に、第５図に例示されているように、（アルミニウムなどの）導電性材料層 ９０が、基板の表面の上に、及び接触開孔部８４ａ〜８４ｇを満たすように形成 され、シリコン層２０内に形成された半導体領域と接触する。次に、導電層９０ は従来通りマスクされ、このマスク層がパターニングされ、導電層９０がエッチ ングされて電気的接続部９０ａ〜９０ｇが形成される。 次に、第６図に例示されているように、例えば、プラズマ気相成長法によって 形成された窒化膜から成るパッシベーション層が、電気的接続部９０ａ〜９０ｇ の上に形成される。このパッシベーション層９６は、０．５〜２．５μｍの厚さ を有する。 パッシベーション層９６の上には、厚さ２５〜２５０μｍのエポキシ層９８が 形成される。このエポキシ層９８は、例えば熱伝導性を有する高性能エポキシ樹 脂組成物（銀エポキシ樹脂）からなる。 次に、「キャップ（プレート）」１００が、エポキシ層９８の上に形成され、 このエポキシ層が硬化し、キャップ１００がパッシベーション層９６に結合され る。キャップ１００は、厚さ５００μｍを有し、かつ不純物をドープされていな いシリコンからなる。１枚のキャップ１００が、基板１０及びシリコン層２０を 含むウェハ全体を覆う。エポキシ樹 脂以外の接着材料及びエポキシ樹脂を用いる過程以外の過程が、キャップ１００ を取り付けるために用いられても良い。エポキシ層９８を介して熱が伝達され、 かつ基板１０、シリコン層２０、アクティブトランジスタ領域、及びアクティブ トランジスタ領域に形成された接続部に対する充分な機械的な保持力が提供され る。 次に、第７図に例示されているように、基板１０の裏側面が、機械的研磨、エ ッチング、またはＣＭＰ（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｏｌｉ ｓｈｉｎｇ）によって部分的に除去され、基板１０及びシリコン層２０の全体の 厚さが５〜１００μｍとなる。これは、基板１０及びシリコン層２０の全体の初 めの厚さが５００μｍであることと比較し、大きな相違点となっている（これら の寸法は単なる例示であり、本発明の限定を意図するものではない）。目標は、 基板１０及びシリコン層２０内に形成されたトランジスタを電気的に動作させる ために必要な最小の値に、基板１０及びシリコン層２０の全体の厚さを低減する ことである。この除去過程によって、基板１０の厚さが低減され、各溝７２ａ〜 ７２ｅの底部が露出され、これらの各溝内に形成された絶縁材料が、基板１０の 裏側面で露出される。こうして、基板１０の各部分が完全に電気的に絶縁される 。この場合、この除去過程が実施される前に、ヒートシンクキャップ１０が取り 付けられ、除去過程が実施された後に、基板が１枚の集積回路チップとして保持 されることが確実となる。この方法には、次に金属層１０４を形成するために基 板１０の裏側面にＮ＋またはＰ＋接続部を形成することが必要な場合、従来のマ スク過程、注入過程、アニール過程などが加えられても良い。 次に、第８図に例示されているように、基板１０の裏側面が、通常のスパッタ リング法または蒸着法によって金属化され、厚さ、例えば０．１５〜１．５μｍ の金属層１０４（アルミニウム）が基板１０の裏側面 に形成される。次に、金属層１０４がマスク層によって覆われ、マスク層がパタ ーニングされ、金属層１０４がエッチングされて裏側面の接続パッド１０４ａ、 及び１０４ｂが基板１０の裏側面に形成される。接続パッド１０４ａ、及び１０ ４ｂの各々は、溝７２ａ〜７２ｅによって画定された集積回路ダイの選択された 部分に対応している。もちろん、集積回路ダイの各部分に接続パッドが形成され ている必要はなく、接続パッド１０４ａ、及び１０４ｂは、これら接続パッドが 必要集な積回路ダイの部分にのみ設けられている（従来のある形式のトランジス タでは、裏側面に設けられた接続パッドを必要としないことが理解される）。 次に、第９図に例示されているように、保護／パッシベーション層１１０が、 接続パッド１０４ａ及び１０４ｂを覆うように基板１０の裏側面に形成される。 次に保護／パッシベーション層１１０が、パターニングされ、開孔１１２ａ及び １１２ｂが画定される。各々の開孔１１２ａ及び１１２ｂは、図示されているよ うに、シリコン層２０の上面に形成された特定の電気的接続部９０ａ、９０ｇと 対応している。 次に、第１０図に例示されているように、開孔１１２ａ及び１１２ｂを通して エッチングが行われ、基板１０及びシリコン層２０を貫通する開孔部１１６ａ、 １１６ｂが形成され、電気的接続部９０ａ、９０ｇの裏側部分が露出される。こ のエッチング過程には、ウエットエッチング、ウエット／ドライエッチング、ま たはドライエッチングが用いられる。 開孔部１１６ａ及び1１６ｂは、電気的接続部９０ａ及び９０ｇへの良好な導 電性通路を形成するために充分な幅を有していれば良く、その幅の寸法は重要で はなく、更に断面の形状も重要ではない。次に、第１０図に例示されているよう に、保護／パッシベーション層１１０の残りの部分は、除去されるか、またはパ ッシベーション層としてそのまま残される。 次に、第１１図に例示されているように、プレーティング過程（エレクトロデ ポジション）過程によって、開孔部１１６ａ及び１１６ｂが半田づけ可能な金属 （ニッケル、金、銅）を充填され、開孔部を貫通するポスト部分１２４及び１３ ０が形成される。同様のエレクトロデポジション過程によって、金属ポスト部分 １２６、１２８が、金属接続部１０４ａ、１０４ｂに形成される。 代わりに、所望の種類の金属をスクリーンプリンティングすることによって、 ポスト部分１２６及び１２８が各々裏側面１０４、１０４ｂに形成され、所望の 厚さを有する表面取り付けポスト部分が形成される。表面取り付けポスト部分の 直径は、用途に応じて変更される。 次に、第１２図に示すように、（所望に応じて設けられるた）パッシベーショ ン層１３６が、表面取り付けポスト部分１２４、１２６、１２８及び１３０の全 ての露出した表面に、厚さ０．８〜１．２μｍで形成される。パッシベーション 層１３６は、例えばポリアミドまたは低温酸化膜からなる。 次に、パッシベーション層１３６の一部が（マスキング及びエッチングまたは その他の手段、例えばＣＭＰによって）各表面取り付けポスト部分１２４、１２ ６、１２８、１３０の底面から除去され、プリント回路基板などへの半田付けの ためにポスト部の底面が露出される。基板１０の下側の底面から延在する表面取 り付けポスト部分の高さは、１０〜３００μｍであり、または用途に応じて変更 される。 第１２図では、集積回路チップの外部への全ての電気的な接続が、表面取り付 けポスト部分１２４、１２６、１２８及び１３０によって基板１０の裏側面に設 けられている。 続いて、ウェハ（図示されていない）は、例えば誘電体が充填された溝に隣接 する予め設けられた分割線に沿って個々の集積回路ダイに分割 される。従って、分割過程の結果として、複数の集積回路ダイが、上側キャップ １００及び底面側のパッシベーション層１３６によって既にパッケージングされ ており、従って更にパッケージする必要はない。フリップチップ型の実施例 フリップチップ型の実施例では、最初の過程は、表面取り付け型の実施例の第 １図から第５図に示された過程と等しく、その結果第１３図に例示された構造が 形成される。フリップチップ型の実施例は、以下に説明される半導体デバイスに 限定されるものではない。第１３図に例示された構造は、次の過程によってパッ シベーション層１６０（このパッシベーション層は第６図に例示されたパッシベ ーション層９６と等しい材料からなり、かつその厚さも等しい）がパターニング されたマスク層（図示されていない）を用いてマスクされ、次にエッチングされ て、接触開孔部１６４ａ及び１６４ｂが形成されること以外、第５図に例示され た構造と等しい。接触開孔部１６４ａ、１６４ｂは、その下の電気的接続部９０ ａ、９０ｇの一部を露出する。この実施例の目的は、基板の上面及び裏側面の両 方に電気的接続部を形成することであり、開孔１６４ａ及び１６４ｂは、上面に 設けられた接続開孔部を画定する。 次に、第１４図に表されているように、シリコン（または他の適切な材料）か らなるヒートシンクキャップ１７２が形成され、ヒートシンクキャップ０基板１ ０に取り付ける前に、このヒートシンクキャップには金属（アルミニウムまたは 半田付け可能な材料からなる）接続構造体１７６ａ、１７６ｂが設けられている 。接続構造体１７６ａ及び１７６ｂは、接続部９０ａ、９０ｂと向かい合うキャ ップ１７２の表面に形成された接続ラインを有し、これらの接続ラインは、例え ば１０〜５０μｍの厚さを有する。キャップ１７２は、例えば酸化膜絶縁層１７ ５によって全ての表面が電気的に絶縁されている。接続構造体１７６ａ及び１７ ６ｂは、次に、その下の接続部９０ａ、及び９０ｇと半田付けまたは焼結される 。この電気的接続部は、他の従来の方法によって設けられても良い。 キャップ１７２は、パッシベーション層１６０の上に形成された厚さ２５〜２ ５０μｍの高い熱伝導率を有する（及び電気的に絶縁性の）エポキシ樹脂層１６ ８（またはその他の接着剤）によって下側の構造と接着されている。接着層１６ ８をマスキング及びエッチングすることによって、または接続部から接着剤層を 研磨して除去することによって、（構成要素１７６ａ、１７６ｂと、９０ａ、９ ０ｂとの間の）電気的接続部の接着層１６８による汚染が防止される。即ち、接 着層１６８は始めに構造体１７６ａ及び１７６ｂを覆う厚い層として形成され、 次に構造体１７６ａ、１７６ｂを露出するべく、ウェットエッチングまたはドラ イエッチングによってエッチバックされる。 キャップ１７２は、ヒートシンクとして働き、かつ接続構造体１７６ａ及び１ ７６ｂを支持し、接続構造体１７６ａ及び１７６ｂはキャップ１７２を貫通して 形成された通路を通って延在しキャップ１７２の上側面に接続部１７４ａ及び１ ７４ｂを形成する。これらの接続部１７４ａ、及び１７４ｂは、機械的な支持及 び電気的な接続を提供する下に配置された支持用の従来のフリップチップ背面プ レート（図示されていない）への取り付けに適している。 次に、第１５図に示されているように（第７図と同様に）、基板１０の裏側面 が研磨またはエッチングによって除去され、誘電体によって絶縁された溝７２ａ 〜７２ｅの下側部分が露出される。ここで再び、基板１０及びシリコン層２０の 全体の厚さが、この除去過程によって、適切な電気的な動作に必要とされる最小 の値となる。次に、第１６図に示されているように、裏側面の接続部１７８ａ及 び１７８ｂが、第８図の接 続部１０４ａ及び１０４ｂと同様に形成される。次に、第１７図に示すように、 裏側面のパッシベーション層１８６が、酸化物、窒化物または酸化物と窒化物の 「２層構造」材料を用いて厚さ例えば０．５〜２．５μｍで基板１６の裏側面全 体に亘ってかつ初めは接続領域１７８ａ及び１７８ｂを覆うように形成され、こ のパッシベーション層１８６は、マスクされそしてエッチングされて不必要な部 分が除去される。この露出過程は、必要に応じてパワートランジスタのドレイン 接続部１７８ａ及びコレクタ型のドレイン接続部１７８ｂの接続領域を露出する （裏側面の接続部は、対応する半導体デバイスの特性に応じて使用される）。従 って、第１７図に例示されたフリップチップ型の構造では、キャップ１７２を貫 通する上面に設けられた接続部１７４ａ及び１７４ｂと、裏側面に設けられた接 続部１７８ａ及び１７８ｂの両方が設けられている。上面に設けられた接続部は 、トランジスタのビーム型またはトンネル型リード構造若しくは形式となってい る。 第１７図に例示された過程の後に、ウェハ全体は予め決められた分割ライン（ 図示されていない）に沿って分割され、この結果、集積回路チップは、別のパッ ケージング過程を必要とせずに、分割される（パッケージングされる）。ダイヤモンド膜パッシベーション層を用いた実施例 上述されたフリップチップ型の実施例及び表面取り付け型の実施例は、通常の 二酸化シリコン、または窒化シリコンを、誘電体絶縁物として、及び半導体ウェ ハとヒートシンクプレートとの間のパッシベーション層として用いている。これ らの材料は、例えば二酸化シリコンの非常に低い熱伝導率約２Ｗ／ｍＫを原因と する非常に低い熱伝導性を有する。これに対して、ダイヤモンド膜（良好な絶縁 材料でもある）は、約２０００Ｗ／ｍＫの熱伝導率を有する。更に、ダイヤモン ドは化学的に安定で あり、かつ公知の材料の内で最も密度の高い結晶格子を有するので、ダイヤモン ド内に他の要素が拡散することは非常に少ない。従って、ダイヤモンドは、非常 に高い熱伝導率を有する良好な絶縁材料であるばかりでなく、良好な耐腐食性を 提供するパッシベーション層としても働く材料である。 本発明に基づき、ダイヤモンド膜は、入手可能な材料の内で最も良好な熱伝導 性と電気的抵抗率の組合せを有することが明らかにされた。窒化アルミニウム、 酸化アルミニウム、またはシリコンカーバイドなどの他の材料もまた、高い電気 的絶縁性を有するが、しかし熱伝導率はダイヤモンドに較べ非常に低い。ダイヤ モンド膜と同等の熱伝導率を備えた材料は、銅及び銀などの導電性材料であるが 、これらはパッシベーション層として用いることはできない。 大気圧よりも低い圧力の下で温度６００℃〜９５０℃において、ダイヤモンド 膜を気相成長法（ＣＶＤ）によって形成することが知られている。典型的には、 メタンまたはアセチレンが、水素原子の少なからぬ分圧を伴った炭素ソースとし て用いられる。使用される励起ソースは、マイクロ波及びラジオ周波数のプラズ マと、熱フィラメント及び熱プラズマと、排気フレームとを含む。 炭素を含有するガス及び水素の混合物、アルコール及び水の混合物といった共 通に用いられている混合物及び他のガスの組合せに希ガスが加えられたその他の プロセスガス混合物を用いることによって、６００℃以下でダイヤモンド膜が形 成されることも知られている。１時間当たり約０．２μｍの成長速度が、約４０ ０℃の被着温度にて達成されることが知られている。 本発明に基づくダイヤモンド膜を形成する方法は、低温のマイクロ波プラズマ ＣＶＤ法を含む。代わりに、アークジェット（ａｒｃ ｊｅｔ） ＣＶＤ法が用いられてもよい。ダイヤモンド膜をパターニングするためには、半 導体製造業者にはよく知られた従来の酸素ベースのＲＩＥ（反応性イオンエッチ ング）法が用いられる。 従って、本発明に基づけば、上述された表面取付型の実施例に対して、上述さ れた方法（またはその他の方法）のうちのある方法によって形成されたダイヤモ ンド膜は、パッシベーション層９６の代わりに用いられる。ダイヤモンド膜は、 例えば約０．５〜１０μｍの厚さを有するように形成される（しかしこれは限定 を意図するものではない）。次に通常のエポキシ樹脂層９８の代わりに市販され ている銀エポキシ樹脂のような熱伝導性を有する接着剤が、プレート１００をダ イヤモンド膜に接着するために用いられる。その他の全ての過程は、本実施例に 関して説明された過程と等しい。 同様に、上述されたフリップチップ型の実施例では、パッシベーション層１６ ０は、約０．５〜１０μｍ（この寸法は限定を意図するものではない）の厚さを 有するＣＶＤ法によって形成された（または他の方法によって形成された）ダイ ヤモンド膜からなる。このダイヤモンド膜は、ダイヤモンド膜を用いないフリッ プチップ型の実施例に関して上述されたように、接触開孔部１６４ａ、１６４ｂ を画定するべきダイヤモンド膜をパターニングするためのマスク層を用いてマス クされる。その後の過程は上述された過程のように、熱伝導性の（電気的には絶 縁性の）高性能接着剤を用いてヒートシンクキャップ１７２をダイヤモンド膜か らなるパッシベーション層１６０に接着する過程からなる。従って、構造に関す る製造過程は、ダイヤモンド膜からなるパッシベーション層が存在すること以外 は、ダイヤモンド膜を用いないフリップチップ型の実施例に関して上述された過 程と等しい。 これまでの説明は１つの例であり限定を意図するものではない。これ までの説明から実施例の変更は容易であり、かつ添付の特許請求の範囲を逸脱す るものでないことは当業者には明らかである。
【手続補正書】特許法第１８４条の７第１項 【提出日】１９９５年９月１８日 【補正内容】請求の範囲 １．集積回路であって、 主面を備えた厚さ約１００μｍ以下の半導体基板と、 前記半導体基板内に形成された複数の半導体デバイスと、 前記主面の上に形成され、かつ前記半導体基板デバイスと電気的に接続された 導電性ラインのパターンと、 前記導電線ラインのパターンの少なくとも一部分の上に配置された電気的絶縁 膜と、 前記電気的絶縁膜に接着され、かつ前記導電性ラインのパターンの上に配置さ れた熱伝導性プレートと、 前記基板の前記主面から前記基板を貫通し前記基板の裏側面に達する複数の絶 縁された溝とを有することを特徴とする集積回路。 ２．前記基板の前記裏側面に形成された複数の導電性接続部を更に有し、 前記導電性接続部の各々が、前記複数の溝によって画定された前記裏側面の選 択された部分に接続されていることを特徴とする請求項１に記載の集積回路。 ３．前記基板の厚さが、約５０μｍ以下であることを特徴とする請求項１に記載 の集積回路。 ４．前記熱伝導性のプレートと平行に設けられ、かつ前記第１の導電性ラインの パターンと電気的に接続された第２の導電性ラインのパターンを更に有すること を特徴とする請求項１に記載の集積回路。 ５．前記基板が前記基板の主面から前記基板の裏側面に延在する複数の導電性開 孔部を画定し、前記導電性開孔部の各々は、前記主面で前記導電性ラインのパタ ーンの一部と電気的に接続され、かつ前記裏側面で電気的接続部を形成すること を特徴とする請求項１に記載の集積回路。 ６．前記裏側面の前記電気的接続部の各々が、前記裏側面から延出する ポスト部分からなることを特徴とする請求項５に記載の集積回路。 ７．前記電気的絶縁膜が、０．５μｍ〜１０μｍの厚さを有することを特徴とす る請求項１に記載の集積回路。 ８．前記電気的絶縁膜が、熱伝導性の接着剤層によって前記熱伝導性のプレート に接着されていることを特徴とする請求項１に記載の集積回路。 ９．集積回路を製造する方法であって、 主面を備えた半導体基板を提供する過程と、 前記基板内に複数の半導体デバイスを形成する過程と、 特定の深さで前記基板の前記主面から前記基板内に向かって延在する複数の溝 を前記基板に形成する過程と、 前記溝の各々に絶縁材料層を形成する過程と、 前記主面の上に前記複数の半導体デバイスと電気的に接続された導電性ライン のパターンを形成する過程と、 前記基板の上に電気的絶縁膜を形成する過程と、 前記基板の前記主面を覆うように前記電気的絶縁膜に熱伝導性プレートを接着 する接着過程と、 前記主面の反対側の前記基板の裏側面から前記基板の一部を除去し、前記溝の 各々の少なくとも底部を露出させ、前記基板の厚さを約１００μｍ以下に低減す る除去過程とを有すること特徴とする集積回路の製造方法。 １０．前記裏側面に導電層を形成する過程と、 各々が、前記複数の溝によって画定された前記裏画面の選択された部分と接触 した複数の接続領域として前記導電層をパターニングする過程とを更に有するこ と特徴とする請求項９に記載の方法。 １１．前記除去過程が、前記基板の前記基板の厚さを約５０μｍとすることを特 徴とする請求項９に記載の方法。 １２．前記接着過程の前に、前記熱伝導性プレートの表面に第２の導電性ライン のパターンを形成する過程を更に有し、 前記接着過程が前記第２の導電性ラインのパターンの一部を前記第１の導電性 ラインのパターンの一部と電気的に接続する過程を含むことを特徴とする請求項 ９に記載の方法。 １３．前記接着過程が前記電気的絶縁膜と前記熱伝導性プレートとの間に熱伝導 性接着剤を塗布する過程を含むことを特徴とする請求項９に記載の方法。 １４．前記除去過程の後に、前記裏側面から前記基板の前記主面へ延在する複数 の開孔部を形成する過程と、 前記主面で前記導電性ラインのパターンの一部と電気的に接続され、かつ前記 裏側面で電気的接続部を形成する導電性材料を、前記開孔部の各々に提供する過 程とを有すること特徴とする請求項９に記載の方法。 １５．前記導電性材料を提供する過程が、前記裏側面に前記導電性材料からなる 層を形成する過程を有し、 各々が、前記開孔部の対応する開孔部内の導電性材料に電気的に接続されると 共に前記裏側面から外側に延出する導電性材料層からなる複数のポスト部分を形 成する過程を有することを特徴とする請求項１４に記載の方法。 １６．前記電気的絶縁膜が、厚さ０．５μｍ〜１０μｍを有するように形成され ることを特徴とする請求項９に記載の方法。 １７．前記電気的絶縁膜がダイヤモンド膜からなることを特徴とする請求項１に 記載の集積回路。 １８．前記電気的絶縁膜がダイヤモンド膜からなることを特徴とする請求項９に 記載の方法。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＴ， ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者 シィエ、フゥ−イユァン アメリカ合衆国カリフォルニア州95070・ サラトガ・セビラレイン 20768 (72)発明者 ホー、ユエ−シー アメリカ合衆国カリフォルニア州94086・ サニーベイル・アイリスアベニュー 735 (72)発明者 ダン、ジョウェイ アメリカ合衆国カリフォルニア州95127・ サンノゼ・メイベリーロード 3171 (72)発明者 ヒュッサー、ハンス−ユルゲン ドイツ国・デー―89547 ゲルシュテッテ ン―デッティンゲン・ハイデンハイム・バ ーデン―ヴュルテンベルグ・クエル シュ トラーセ ２ (72)発明者 ツァハイ、ラインハルト ドイツ国・デー―89312 ギュンツブル グ・カッペンツィプヘル ９ １／２・

Claims (1)

  1. 【特許請求の範囲】 １．集積回路であって、 主面を備えた半導体基板と、 前記半導体基板内に形成された複数の半導体デバイスと、 前記主面の上に形成され、かつ前記半導体基板デバイスと電気的に接続された 導電性ラインのパターンと、 前記導電線ラインのパターンの少なくとも一部分の上に配置されたダイヤモン ド膜と、 前記ダイヤモンド膜に接着され、かつ前記導電性ラインのパターンの上に配置 された熱伝導性プレートと、 前記基板の前記主面から前記基板を貫通し前記基板の裏側面に達する複数の絶 縁された溝とを有することを特徴とする集積回路。 ２．前記基板の前記裏側面に形成された複数の導電性接続部を更に有し、 前記導電性接続部の各々が、前記複数の溝によって画定された前記裏側面の選 択された部分に接続されていることを特徴とする請求項１に記載の集積回路。 ３．前記基板の厚さが、約５０μｍ以下であることを特徴とする請求項１に記載 の集積回路。 ４．前記熱伝導性のプレートと平行に設けられ、かつ前記第１の導電性ラインの パターンと電気的に接続された第２の導電性ラインのパターンを更に有すること を特徴とする請求項１に記載の集積回路。 ５．前記基板が前記基板の主面から前記基板の裏側面に延在する複数の導電性開 孔部を画定し、前記導電性開孔部の各々は、前記主面で前記導電性ラインのパタ ーンの一部と電気的に接続され、かつ前記裏側面で電気的接続部を形成すること を特徴とする請求項１に記載の集積回路。 ６．前記裏側面の前記電気的接続部の各々が、前記裏側面から延出する ポスト部分からなることを特徴とする請求項５に記載の集積回路。 ７．前記ダイヤモンド膜が、０．５μｍ〜１０μｍの厚さを有することを特徴と する請求項１に記載の集積回路。 ８．前記ダイヤモンド膜が、熱伝導性の接着剤層によって前記熱伝導性のプレー トに接着されていることを特徴とする請求項１に記載の集積回路。 ９．集積回路を製造する方法であって、 主面を備えた半導体基板を提供する過程と、 前記基板内に複数の半導体デバイスを形成する過程と、 特定の深さで前記基板の前記主面から前記基板内に向かって延在する複数の溝 を前記基板に形成する過程と、 前記溝の各々に絶縁材料層を形成する過程と、 前記主面の上に前記複数の半導体デバイスと電気的に接続された導電性ライン のパターンを形成する過程と、 前記基板の上にダイヤモンド膜を形成する過程と、 前記基板の前記主面を覆うように前記ダイヤモンド膜に熱伝導性プレートを接 着する接着過程と、 前記主面の反対側の前記基板の裏側面から前記基板の一部を除去し、前記溝の 各々の少なくとも底部を露出させる除去過程とを有すること特徴とする集積回路 の製造方法。 １０．前記裏側面に導電層を形成する過程と、 各々が、前記複数の溝によって画定された前記裏画面の選択された部分と接触 した複数の接続領域として前記導電層をパターニングする過程とを更に有するこ と特徴とする請求項９に記載の方法。 １１．前記除去過程が、前記基板の前記基板の厚さを約１００μｍとすることを 特徴とする請求項９に記載の方法。 １２．前記接着過程の前に、前記熱伝導性プレートの表面に第２の導電性ライン のパターンを形成する過程を更に有し、 前記接着過程が前記第２の導電性ラインのパターンの一部を前記第１の導電性 ラインのパターンの一部と電気的に接続する過程を含むことを特徴とする請求項 ９に記載の方法。 １３．前記接着過程が前記ダイヤモンド膜と前記熱伝導性プレートとの間に熱伝 導性接着剤を塗布する過程を含むことを特徴とする請求項９に記載の方法。 １４．前記除去過程の後に、前記裏側面から前記基板の前記主面へ延在する複数 の開孔部を形成する過程と、 前記主面で前記導電性ラインのパターンの一部と電気的に接続され、かつ前記 裏側面で電気的接続部を形成する導電性材料を、前記開孔部の各々に提供する過 程とを有すること特徴とする請求項９に記載の方法。 １５．前記導電性材料を提供する過程が、前記裏側面に前記導電性材料からなる 層を形成する過程を有し、 各々が、前記開孔部の対応する開孔部内の導電性材料に電気的に接続されると 共に前記裏側面から外側に延出する導電性材料層からなる複数のポスト部分を形 成する過程を有することを特徴とする請求項１４に記載の方法。 １６．前記ダイヤモンド膜が、厚さ０．５μｍ〜１０μｍを有するように形成さ れることを特徴とする請求項９に記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004104074A (ja) * 2002-07-17 2004-04-02 Sumitomo Electric Ind Ltd 半導体装置用部材
JP2007519228A (ja) * 2003-11-18 2007-07-12 ハリバートン エナジー サービシーズ，インコーポレーテッド 高温電子素子
JP2021005598A (ja) * 2019-06-25 2021-01-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9238207B2 (en) 1997-04-04 2016-01-19 Chien-Min Sung Brazed diamond tools and methods for making the same
US9221154B2 (en) 1997-04-04 2015-12-29 Chien-Min Sung Diamond tools and methods for making the same
US9463552B2 (en) 1997-04-04 2016-10-11 Chien-Min Sung Superbrasvie tools containing uniformly leveled superabrasive particles and associated methods
US9868100B2 (en) 1997-04-04 2018-01-16 Chien-Min Sung Brazed diamond tools and methods for making the same
US9409280B2 (en) 1997-04-04 2016-08-09 Chien-Min Sung Brazed diamond tools and methods for making the same
US9199357B2 (en) 1997-04-04 2015-12-01 Chien-Min Sung Brazed diamond tools and methods for making the same
DE19718618C2 (de) * 1997-05-02 1999-12-02 Daimler Chrysler Ag Komposit-Struktur mit einem mehrere mikroelektronische Bauteile und eine Diamantschicht aufweisenden Wachstums-Substrat sowie Verfahren zur Herstellung der Komposit-Struktur
FR2793953B1 (fr) 1999-05-21 2002-08-09 Thomson Csf Capacite thermique pour composant electronique fonctionnant en impulsions longues
JP4761644B2 (ja) * 2001-04-18 2011-08-31 三菱電機株式会社 半導体装置
CN1315187C (zh) * 2001-06-13 2007-05-09 先进封装解决方案私人有限公司 形成晶片级别芯片规模封装的方法及由此形成的封装
EP2560199B1 (en) 2002-04-05 2016-08-03 STMicroelectronics S.r.l. Process for manufacturing a through insulated interconnection in a body of semiconductor material
FR2874127B1 (fr) * 2004-08-03 2006-12-08 United Monolithic Semiconduct Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier
US8974270B2 (en) 2011-05-23 2015-03-10 Chien-Min Sung CMP pad dresser having leveled tips and associated methods
US9138862B2 (en) 2011-05-23 2015-09-22 Chien-Min Sung CMP pad dresser having leveled tips and associated methods
US9724802B2 (en) 2005-05-16 2017-08-08 Chien-Min Sung CMP pad dressers having leveled tips and associated methods
US8678878B2 (en) 2009-09-29 2014-03-25 Chien-Min Sung System for evaluating and/or improving performance of a CMP pad dresser
US8393934B2 (en) 2006-11-16 2013-03-12 Chien-Min Sung CMP pad dressers with hybridized abrasive surface and related methods
EP2005467B1 (en) * 2006-02-01 2018-07-11 Silex Microsystems AB Methods for making a starting substrate wafer for semiconductor engineering having wafer through connections
FR2923080A1 (fr) * 2007-10-26 2009-05-01 St Microelectronics Rousset Procede de fabrication d'un via dans une plaquette de semi-conducteur
FR2955202B1 (fr) 2009-12-10 2012-08-03 St Microelectronics Crolles 2 Dispositif microelectronique integre avec liaisons traversantes.
DE102019122888A1 (de) * 2019-08-27 2021-03-04 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62154651A (ja) * 1985-12-26 1987-07-09 Nippon Soken Inc 集積回路基板
JPS62194652A (ja) * 1986-02-21 1987-08-27 Hitachi Ltd 半導体装置
US4972250A (en) * 1987-03-02 1990-11-20 Microwave Technology, Inc. Protective coating useful as passivation layer for semiconductor devices
JPH01120853A (ja) * 1987-11-04 1989-05-12 Mitsubishi Electric Corp 半導体装置
US5131963A (en) * 1987-11-16 1992-07-21 Crystallume Silicon on insulator semiconductor composition containing thin synthetic diamone films
US5091331A (en) * 1990-04-16 1992-02-25 Harris Corporation Ultra-thin circuit fabrication by controlled wafer debonding
JP3047986B2 (ja) * 1990-07-25 2000-06-05 株式会社日立製作所 半導体装置
US5170930A (en) * 1991-11-14 1992-12-15 Microelectronics And Computer Technology Corporation Liquid metal paste for thermal and electrical connections
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
US5272104A (en) * 1993-03-11 1993-12-21 Harris Corporation Bonded wafer process incorporating diamond insulator
EP0637078A1 (en) * 1993-07-29 1995-02-01 Motorola, Inc. A semiconductor device with improved heat dissipation

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004104074A (ja) * 2002-07-17 2004-04-02 Sumitomo Electric Ind Ltd 半導体装置用部材
JP2007519228A (ja) * 2003-11-18 2007-07-12 ハリバートン エナジー サービシーズ，インコーポレーテッド 高温電子素子
JP2021005598A (ja) * 2019-06-25 2021-01-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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