JPS59182536A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59182536A JPS59182536A JP5506383A JP5506383A JPS59182536A JP S59182536 A JPS59182536 A JP S59182536A JP 5506383 A JP5506383 A JP 5506383A JP 5506383 A JP5506383 A JP 5506383A JP S59182536 A JPS59182536 A JP S59182536A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- buried layer
- region
- substrate
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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- Engineering & Computer Science (AREA)
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- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、シリコン半導体基板を用いたバイポーラ集積
回路のデバイス構造に係り、特に、コレクタ直列抵抗ｒ
ｃＢの低減、および、利得帯域幅績ｆＴの向上に好適な
半導体装置に関する。
回路のデバイス構造に係り、特に、コレクタ直列抵抗ｒ
ｃＢの低減、および、利得帯域幅績ｆＴの向上に好適な
半導体装置に関する。
従来のバイポーラ集積回路のデバイス構造の一例を第１
図に示す。ここで、コレクタ直列抵抗ｒｃＢは、エピタ
キシャル層の抵抗ｒ ＊ｐｌと、ｎ形埋込層の抵抗ｒＮ
＋と、コレクタ引き出し抵抗ｒｃＮの和で表わされるが
、素子の微細化に伴い、コレクタ引き出し抵抗ｒＣＮが
増大し、現在では、コレクタ領域５に、Ｖ族の不純物原
子（例えば、リン）を熱拡散法、又は、イオン注入法を
用いてドーグして、コレクタ引き出し抵抗ｒｃＮを下げ
ている（以下、ＣＮ拡散工程と略す。）。しかしながら
、上記ＣＮ拡散工程追加の為に、プロセスが煩雑になり
、また、ト記Ｖ族不純物原子を高＃度に拡散させる為に
、結晶欠陥を誘起し易く、従来の製造方法では、今後の
素子の微細化に対して、限界が見られていた。
図に示す。ここで、コレクタ直列抵抗ｒｃＢは、エピタ
キシャル層の抵抗ｒ ＊ｐｌと、ｎ形埋込層の抵抗ｒＮ
＋と、コレクタ引き出し抵抗ｒｃＮの和で表わされるが
、素子の微細化に伴い、コレクタ引き出し抵抗ｒＣＮが
増大し、現在では、コレクタ領域５に、Ｖ族の不純物原
子（例えば、リン）を熱拡散法、又は、イオン注入法を
用いてドーグして、コレクタ引き出し抵抗ｒｃＮを下げ
ている（以下、ＣＮ拡散工程と略す。）。しかしながら
、上記ＣＮ拡散工程追加の為に、プロセスが煩雑になり
、また、ト記Ｖ族不純物原子を高＃度に拡散させる為に
、結晶欠陥を誘起し易く、従来の製造方法では、今後の
素子の微細化に対して、限界が見られていた。
本発明の目的は、上記従来技術の欠点を取り除き、上記
ＣＮ拡散工程を廃止して、工程の簡略化を計ると共に、
上記コレクタ引き出し抵抗ｒＣＮをなくシ、コレクタ直
列抵抗ｒｃｓを小さくして、利得帯域幅積ｆＴの向上を
可能とした半導体装置を提供することにある。
ＣＮ拡散工程を廃止して、工程の簡略化を計ると共に、
上記コレクタ引き出し抵抗ｒＣＮをなくシ、コレクタ直
列抵抗ｒｃｓを小さくして、利得帯域幅積ｆＴの向上を
可能とした半導体装置を提供することにある。
１記目的を達成する為に、本発明は、上記ＣＮ拡散工程
を廃止するかわりに、近年開発されたドライエツチング
技術を用いて、コレクタ成極引出し領域に、ｎ形埋込層
まで到達する穴を設け、この穴の中を低電気抵抗物質（
例えば、アルミニウム）を用いて充填する。これによっ
て、Ｆ記従来技術の欠点を、すべて取シ除くことができ
る。
を廃止するかわりに、近年開発されたドライエツチング
技術を用いて、コレクタ成極引出し領域に、ｎ形埋込層
まで到達する穴を設け、この穴の中を低電気抵抗物質（
例えば、アルミニウム）を用いて充填する。これによっ
て、Ｆ記従来技術の欠点を、すべて取シ除くことができ
る。
以下、本発明の実施例を第２図〜第４図を用いて説明す
る。
る。
始めに、通常のバイポーラ集積回路の製造方法に従い、
第２図に示したように、ｐ形シリコン基板１１上に、ｎ
形埋込層６を形成し、エピタキシャル層４を成長させる
。次に、二酸化シリコン１で菓子分離を行い、しかる後
に、ベース領域３とエミッタ領域２を形成する。次に、
反応性イオンエツチング等のドライエツチング技術を用
いて、コレクタ′鑞極引き出し部分に、ｎ形埋込層６寸
で到達するシリコン穴７を形成する（第３図）。しかる
後に、低電気抵抗物質８として、アルミニウムを、減圧
化学気相成長法を用いて、上記シリコン穴７を埋めかつ
ウェファ表面五に堆積し、通常のホトエツチング技術を
用いて、エミッタ２、ベース３、コレクタなどの′成極
部に前記低電気抵抗物質８を残して工程を完了する（第
４図）。このような方法を用いて、バイポーラ集積回路
を作成した結果、コレクタ直列抵抗ｒｃ８は、従来の約
４８帯域幅墳ｆＴも、上記コレクタ直列抵抗ｒｃ［ｉの
低減に伴１ハ、従来の約１．２７ Ｇ比から約１．４２
ＧＨｚへと約１２％向とした。
第２図に示したように、ｐ形シリコン基板１１上に、ｎ
形埋込層６を形成し、エピタキシャル層４を成長させる
。次に、二酸化シリコン１で菓子分離を行い、しかる後
に、ベース領域３とエミッタ領域２を形成する。次に、
反応性イオンエツチング等のドライエツチング技術を用
いて、コレクタ′鑞極引き出し部分に、ｎ形埋込層６寸
で到達するシリコン穴７を形成する（第３図）。しかる
後に、低電気抵抗物質８として、アルミニウムを、減圧
化学気相成長法を用いて、上記シリコン穴７を埋めかつ
ウェファ表面五に堆積し、通常のホトエツチング技術を
用いて、エミッタ２、ベース３、コレクタなどの′成極
部に前記低電気抵抗物質８を残して工程を完了する（第
４図）。このような方法を用いて、バイポーラ集積回路
を作成した結果、コレクタ直列抵抗ｒｃ８は、従来の約
４８帯域幅墳ｆＴも、上記コレクタ直列抵抗ｒｃ［ｉの
低減に伴１ハ、従来の約１．２７ Ｇ比から約１．４２
ＧＨｚへと約１２％向とした。
尚、上記実施例では、減圧化学気相成長法を用いてアル
ミニウムを堆積したが、他の方法、例えば、バイアスス
パッタ法等によっても堆積できることは言うまでもない
。また、上記実施例では、低電気抵抗物質８として、ア
ルミニウムを使用したが、他の低電気抵抗物質８として
、アルミニウムを主成分とする合金（例えば、Ａｔ−８
Ｌ。
ミニウムを堆積したが、他の方法、例えば、バイアスス
パッタ法等によっても堆積できることは言うまでもない
。また、上記実施例では、低電気抵抗物質８として、ア
ルミニウムを使用したが、他の低電気抵抗物質８として
、アルミニウムを主成分とする合金（例えば、Ａｔ−８
Ｌ。
ｈｔ−ｃｕ−ｓｒ金合金、もしくは、Ｗ、ＭＯ等の高融
点金属や、それらのシリサイド化合物などを使用しても
、本発明の効果が表われることは明らかである。
点金属や、それらのシリサイド化合物などを使用しても
、本発明の効果が表われることは明らかである。
また、本発明は、丘記酸化暎素子分離法（通常、ＬＯＣ
Ｏ８法、又は、アイソプレーナ法と呼ばれている。）以
外の素子分離技術を用いて作成したバイポーラ集積回路
にも適用できることは言うまでもない。この一実施例と
して、第５図に、多結晶シリコン埋込みによる素子分離
技術（特願昭５５−１２７９８７）に、本発明を適用し
た例を示す。
Ｏ８法、又は、アイソプレーナ法と呼ばれている。）以
外の素子分離技術を用いて作成したバイポーラ集積回路
にも適用できることは言うまでもない。この一実施例と
して、第５図に、多結晶シリコン埋込みによる素子分離
技術（特願昭５５−１２７９８７）に、本発明を適用し
た例を示す。
以ト、Ｌ記実施例で説明したように、本発明をバイポー
ラ集積回路に適用した結果、コレクタ直列抵抗ｒｃｓの
低減、および、利得帯域幅積ｆＴの向とが実現できた。
ラ集積回路に適用した結果、コレクタ直列抵抗ｒｃｓの
低減、および、利得帯域幅積ｆＴの向とが実現できた。
第１図は、従来のバイポーラトランジスタにおけるコレ
クタ直列抵抗ｒｃｓの３つの構成成分を説明するだめの
断面図、第２図〜第５図は、本発明の詳細な説明するた
めの工程図である。
クタ直列抵抗ｒｃｓの３つの構成成分を説明するだめの
断面図、第２図〜第５図は、本発明の詳細な説明するた
めの工程図である。
Claims (1)
- １、単結晶シリコン半導体基板を用いて製造したバイポ
ーラ型半導体装置に於いて、該半導体装置のコレクタ電
極引き出し領域に、と記半導体基板とは反対導電型を有
する埋込層まで到達するシリコン穴を設け、該シリコン
穴を低社気抵抗物質で充填したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5506383A JPS59182536A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5506383A JPS59182536A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59182536A true JPS59182536A (ja) | 1984-10-17 |
Family
ID=12988221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5506383A Pending JPS59182536A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7816763B2 (en) * | 2006-12-27 | 2010-10-19 | Dongbu Hitek Co., Ltd. | BJT and method for fabricating the same |
-
1983
- 1983-04-01 JP JP5506383A patent/JPS59182536A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7816763B2 (en) * | 2006-12-27 | 2010-10-19 | Dongbu Hitek Co., Ltd. | BJT and method for fabricating the same |
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