JP3303833B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わるものであり、特に、縦型バイポーラ
トランジスタ及び電解効果トランジスタなどのトランジ
スタとその製造方法に係わるものである。
の製造方法に係わるものであり、特に、縦型バイポーラ
トランジスタ及び電解効果トランジスタなどのトランジ
スタとその製造方法に係わるものである。
【０００２】
【従来の技術】本件出願の発明者は、日本国特許第２５
５１３５３号に係る出願にて、遮断周波数が高く且つ内
部の各膜の相互接続が安定した縦型バイポーラトランジ
スタ及びその製造方法を提案した。図３０は、日本国特
許第２５５１３５３号に係る特許公報にて開示した縦型
バイポーラトランジスタに類似した縦型バイポーラトラ
ンジスタの概略断面図である。
５１３５３号に係る出願にて、遮断周波数が高く且つ内
部の各膜の相互接続が安定した縦型バイポーラトランジ
スタ及びその製造方法を提案した。図３０は、日本国特
許第２５５１３５３号に係る特許公報にて開示した縦型
バイポーラトランジスタに類似した縦型バイポーラトラ
ンジスタの概略断面図である。
【０００３】図３０において、参照番号１は、結晶の面
方位が（１００）であり、その抵抗率が１０から２０Ω
・ｃｍであるｐ- 型シリコン基板を示している。このシ
リコン基板１の表面領域には、数μｍ厚の２種類の埋め
込み層が形成されている。２種類の埋め込み層は、ｎ+
型埋め込み層２−ａと、チャンネルストッパー用のｐ +
型埋め込み層２−ｂとであり、相互に分離されて存在す
る。これらの埋め込み層の表面、及び埋め込み層が存在
していない領域のシリコン基板１の表面に、ｎ - 型のコ
レクタ用エピタキシャル層３が形成されている。そし
て、ｐ+ 型埋め込み層２−ｂに到達する深さまでシリコ
ン酸化膜４が選択的に形成されて、素子分離膜を構成し
ている。また、ｎ- 型のコレクタ用エピタキシャル層３
の一部に、高濃度に不純物を添加することにより、ｎ+
型埋め込み層２−ａと接続されたｎ + 型コレクタ引き出
し領域５が形成されている。ここまでに述べた部分をま
とめて、シリコン基体１００と呼ぶ。
方位が（１００）であり、その抵抗率が１０から２０Ω
・ｃｍであるｐ- 型シリコン基板を示している。このシ
リコン基板１の表面領域には、数μｍ厚の２種類の埋め
込み層が形成されている。２種類の埋め込み層は、ｎ+
型埋め込み層２−ａと、チャンネルストッパー用のｐ +
型埋め込み層２−ｂとであり、相互に分離されて存在す
る。これらの埋め込み層の表面、及び埋め込み層が存在
していない領域のシリコン基板１の表面に、ｎ - 型のコ
レクタ用エピタキシャル層３が形成されている。そし
て、ｐ+ 型埋め込み層２−ｂに到達する深さまでシリコ
ン酸化膜４が選択的に形成されて、素子分離膜を構成し
ている。また、ｎ- 型のコレクタ用エピタキシャル層３
の一部に、高濃度に不純物を添加することにより、ｎ+
型埋め込み層２−ａと接続されたｎ + 型コレクタ引き出
し領域５が形成されている。ここまでに述べた部分をま
とめて、シリコン基体１００と呼ぶ。
【０００４】シリコン基体１００の上にはシリコン酸化
膜６が形成され、その上にはｐ+ 型のベース電極用ポリ
シリコン膜７が選択的に形成されている。そして、その
ベース電極用ポリシリコン膜７は、シリコン窒化膜８に
よって被覆されている。シリコン窒化膜８とベース電極
用ポリシリコン膜７を貫通するように第１の開口１０１
が形成され、シリコン酸化膜６を貫通するように第２の
開口１０２が形成されて、コレクタ用エピタキシャル層
３が露出されている。このポリシリコン膜７に形成され
た第１の開口１０１は、第２の開口１０２の端部から第
２の開口１０２内に水平にせり出している。すなわち、
第２の開口１０２の幅は、第１の開口１０１の幅より大
きい。
膜６が形成され、その上にはｐ+ 型のベース電極用ポリ
シリコン膜７が選択的に形成されている。そして、その
ベース電極用ポリシリコン膜７は、シリコン窒化膜８に
よって被覆されている。シリコン窒化膜８とベース電極
用ポリシリコン膜７を貫通するように第１の開口１０１
が形成され、シリコン酸化膜６を貫通するように第２の
開口１０２が形成されて、コレクタ用エピタキシャル層
３が露出されている。このポリシリコン膜７に形成され
た第１の開口１０１は、第２の開口１０２の端部から第
２の開口１０２内に水平にせり出している。すなわち、
第２の開口１０２の幅は、第１の開口１０１の幅より大
きい。
【０００５】第２の開口１０２内部でコレクタ用エピタ
キシャル層３の上に、ｐ+ 型の単結晶真性ベース領域１
１が形成されている。ベース電極用ポリシリコン膜７の
側面と露出下面上には、ｐ+ 型ポリシリコン膜１２が形
成されている。かくして、ｐ + 型ポリシリコン膜１２
は、ベース電極用ポリシリコン膜７と単結晶真性ベース
領域１１とのを接続している。
キシャル層３の上に、ｐ+ 型の単結晶真性ベース領域１
１が形成されている。ベース電極用ポリシリコン膜７の
側面と露出下面上には、ｐ+ 型ポリシリコン膜１２が形
成されている。かくして、ｐ + 型ポリシリコン膜１２
は、ベース電極用ポリシリコン膜７と単結晶真性ベース
領域１１とのを接続している。
【０００６】ｐ+ 型の単結晶真性ベース領域１１上の中
央領域には、ｎ+ 型単結晶エミッタ領域１５が設けられ
ている。シリコン酸化膜１３が、開口の側壁を覆うよう
に形成されている。ベース領域直下のコレクタ用エピタ
キシャル層３の内で、単結晶真性ベース領域１１とｎ+
型埋め込み層２−ａとの間の領域は、本来のコレクタ用
エピタキシャル層３の不純物濃度よりも高濃度に不純物
が添加されたｎ型シリコンであるコレクタ領域１４があ
る。単結晶シリコンによるｎ+ 型単結晶エミッタ領域１
５上には、ｎ++型のエミッタ電極用ポリシリコン膜１６
が設けられている。これらの領域全ては、シリコン酸化
膜１７で被覆されている。
央領域には、ｎ+ 型単結晶エミッタ領域１５が設けられ
ている。シリコン酸化膜１３が、開口の側壁を覆うよう
に形成されている。ベース領域直下のコレクタ用エピタ
キシャル層３の内で、単結晶真性ベース領域１１とｎ+
型埋め込み層２−ａとの間の領域は、本来のコレクタ用
エピタキシャル層３の不純物濃度よりも高濃度に不純物
が添加されたｎ型シリコンであるコレクタ領域１４があ
る。単結晶シリコンによるｎ+ 型単結晶エミッタ領域１
５上には、ｎ++型のエミッタ電極用ポリシリコン膜１６
が設けられている。これらの領域全ては、シリコン酸化
膜１７で被覆されている。
【０００７】更に、シリコン酸化膜１７を貫通し、更に
は場所により、シリコン窒化膜８、シリコン酸化膜６を
も貫通するコンタクト孔が形成され、それらコンタクト
孔を充填するようにアルミニウム系合金などの金属膜が
形成され更にパターニングされて、エミッタ用アルミニ
ウム合金電極１８−ａ、ベース用アルミニウム合金電極
１８−ｂ及びコレクタ用アルミニウム合金電極１８−ｃ
が形成されている。これらエミッタ用アルミニウム合金
電極１８−ａ、ベース用アルミニウム合金電極１８−ｂ
及びコレクタ用アルミニウム合金電極１８−ｃは、エミ
ッタ電極用ポリシリコン膜１６、ベース電極用ポリシリ
コン膜７及びコレクタ引き出し領域５に、それぞれ接触
している。
は場所により、シリコン窒化膜８、シリコン酸化膜６を
も貫通するコンタクト孔が形成され、それらコンタクト
孔を充填するようにアルミニウム系合金などの金属膜が
形成され更にパターニングされて、エミッタ用アルミニ
ウム合金電極１８−ａ、ベース用アルミニウム合金電極
１８−ｂ及びコレクタ用アルミニウム合金電極１８−ｃ
が形成されている。これらエミッタ用アルミニウム合金
電極１８−ａ、ベース用アルミニウム合金電極１８−ｂ
及びコレクタ用アルミニウム合金電極１８−ｃは、エミ
ッタ電極用ポリシリコン膜１６、ベース電極用ポリシリ
コン膜７及びコレクタ引き出し領域５に、それぞれ接触
している。
【０００８】
【発明が解決しようとする課題】上述した構成の縦型バ
イポーラトランジスタは、相応の高速動作特性を有して
いるが、動作電流のバラツキが大きい問題があった。具
体的には、バイポーラトランジスタ回路では、隣接した
トランジスタ同士のエミッタとエミッタとを短絡させ
て、差動対を構成する。この差動対の各トランジスタの
コレクタ電流が同一となるためにベースに印加する電圧
をＶＢ１、ＶＢ２とする。この電圧の差すなわちＶＢ１
−ＶＢ２の絶対値をΔＶＢと定義するならば、回路動作
を安定にするには、このΔＶＢが小さいほど有利であ
る。なぜならば、ΔＶＢが小さければ回路内部で何段か
の差動対を組み合わせた時、差動対の切り替えが起こる
ために必要な入力電位がばらつくのを抑えることができ
るからである。上述した構成の縦型バイポーラトランジ
スタは、このΔＶＢが大きかった。
イポーラトランジスタは、相応の高速動作特性を有して
いるが、動作電流のバラツキが大きい問題があった。具
体的には、バイポーラトランジスタ回路では、隣接した
トランジスタ同士のエミッタとエミッタとを短絡させ
て、差動対を構成する。この差動対の各トランジスタの
コレクタ電流が同一となるためにベースに印加する電圧
をＶＢ１、ＶＢ２とする。この電圧の差すなわちＶＢ１
−ＶＢ２の絶対値をΔＶＢと定義するならば、回路動作
を安定にするには、このΔＶＢが小さいほど有利であ
る。なぜならば、ΔＶＢが小さければ回路内部で何段か
の差動対を組み合わせた時、差動対の切り替えが起こる
ために必要な入力電位がばらつくのを抑えることができ
るからである。上述した構成の縦型バイポーラトランジ
スタは、このΔＶＢが大きかった。
【０００９】この問題は、日本国特許第２５５１３５３
号に係る公報にて開示された縦型バイポーラトランジス
タにおいては、ベース電極用ポリシリコンの側面が絶縁
膜で完全に覆われているので、問題ない。しかし、日本
国特許第２５５１３５３号に係る公報にて開示した縦型
バイポーラトランジスタにおいては、選択的結晶成長法
によって形成される単結晶真性ベース領域の膜厚ＷB
が、コレクタ用エピタキシャル層の上面とベース電極用
ポリシリコン膜の下面との間隔ｄより薄い〔ＷB＜
ｄ〕。従って、ベース電極用ポリシリコン膜の下面に選
択的に結晶成長するポリシリコン膜の膜厚が薄くなって
しまうと、真性ベースがベース領域用ポリシリコン膜に
つながらないという別の問題が生じる。更に、単結晶真
性ベース領域がシリコン窒化膜と直接接触すると、応力
の増加〔極端な場合は結晶欠陥の発生〕により、リーク
電流の増加が観察される。 そこで、本発明は、従来技
術における上述した問題点を解決した、トランジスタと
その製造方法を提供せんとするものである。
号に係る公報にて開示された縦型バイポーラトランジス
タにおいては、ベース電極用ポリシリコンの側面が絶縁
膜で完全に覆われているので、問題ない。しかし、日本
国特許第２５５１３５３号に係る公報にて開示した縦型
バイポーラトランジスタにおいては、選択的結晶成長法
によって形成される単結晶真性ベース領域の膜厚ＷB
が、コレクタ用エピタキシャル層の上面とベース電極用
ポリシリコン膜の下面との間隔ｄより薄い〔ＷB＜
ｄ〕。従って、ベース電極用ポリシリコン膜の下面に選
択的に結晶成長するポリシリコン膜の膜厚が薄くなって
しまうと、真性ベースがベース領域用ポリシリコン膜に
つながらないという別の問題が生じる。更に、単結晶真
性ベース領域がシリコン窒化膜と直接接触すると、応力
の増加〔極端な場合は結晶欠陥の発生〕により、リーク
電流の増加が観察される。 そこで、本発明は、従来技
術における上述した問題点を解決した、トランジスタと
その製造方法を提供せんとするものである。
【００１０】更に、近年トランジスタサイズが微細化さ
れたことにより、エミッタ電極用ポリシリコン膜が形成
されるエミッタ開口の幅が狭小になされ、これに伴って
エミッタ寄生抵抗が増大してトランジスタ特性が劣化す
る傾向にある。エミッタ寄生抵抗が増大する理由として
は以下の２つの原因が上げられる。第１の理由は、エミ
ッタ電極用ポリシリコン膜の膜厚が薄くなったことによ
る。第２の理由は、通常エミッタ電極用ポリシリコン
は、成長時にヒ素を添加する、所謂in-situドープ法に
よよって形成されるが、エミッタ電極用ポリシリコンの
形成される開口のアスペクト比が大きくなっていること
と添加されるヒ素が高濃度であることにより膜のカバレ
ッジが悪く、開口内にボイドが発生しやすいことであ
る。
れたことにより、エミッタ電極用ポリシリコン膜が形成
されるエミッタ開口の幅が狭小になされ、これに伴って
エミッタ寄生抵抗が増大してトランジスタ特性が劣化す
る傾向にある。エミッタ寄生抵抗が増大する理由として
は以下の２つの原因が上げられる。第１の理由は、エミ
ッタ電極用ポリシリコン膜の膜厚が薄くなったことによ
る。第２の理由は、通常エミッタ電極用ポリシリコン
は、成長時にヒ素を添加する、所謂in-situドープ法に
よよって形成されるが、エミッタ電極用ポリシリコンの
形成される開口のアスペクト比が大きくなっていること
と添加されるヒ素が高濃度であることにより膜のカバレ
ッジが悪く、開口内にボイドが発生しやすいことであ
る。
【００１１】
【課題を解決するための手段】本発明の第１の特徴によ
るならば、一導電型の単結晶半導体基板と、前記単結晶
半導体基板の主面を覆い、前記単結晶半導体基板の主面
の一部を露出させる第１の所定幅を有した第１の開口部
を有する第１の絶縁膜と、前記第１の絶縁膜を部分的に
覆う逆導電型の第１の半導体層と、前記第１の半導体層
を覆う第２の絶縁膜と、前記第１の半導体層と前記第２
の絶縁膜とを貫通するように、前記第１の開口部と位置
整合した第２の所定幅を有するように形成された第２の
開口部であって、前記第２の所定幅が前記第１の所定幅
より小さく、その結果、前記第１の半導体層の前記第２
の開口部の縁が、前記第１の絶縁膜の前記第１の開口部
にせり出すせり出し部をなすようにしている第２の開口
部と、前記第２の開口部の側面で露出している前記第１
の半導体層の前記せり出し部の側面下部を露出させるよ
うに、前記第１の半導体層と前記第２の絶縁膜との前記
第２の開口部の側面上に形成された、前記第２の開口部
の側面上に形成された第１の絶縁側壁と、該第１の絶縁
側壁上に、その下端部が該第１の絶縁側壁の下端部から
はみ出すように形成された第２の絶縁側壁と、少なくと
も該第２の絶縁側壁の内側側面を覆うように形成された
第３の絶縁側壁とから構成されている絶縁側壁と、前記
第１の絶縁膜の前記第１の開口部内の、前記単結晶半導
体基板の主面の前記一部の上に形成された逆導電型の単
結晶半導体からなる第２の半導体層と、前記第１の半導
体層の前記せり出し部の下面と前記側面下部と、前記第
２の半導体層の端部とを結合する逆導電型の第３の半導
体層と、前記第２の半導体層の上面領域に形成された、
一導電型の第４の半導体層と、前記第４の半導体層の上
面上に前記絶縁側壁に囲繞されて形成された、一導電型
の第５の半導体層とを具備しており、前記第１の絶縁側
壁と前記第２の絶縁側壁との前記第２の開口部の側面上
での合計厚さが、前記第３の半導体層の前記第２の開口
部の側面上での厚さより大きく、且つ、前記第２の絶縁
膜は、前記第１の絶縁側壁をエッチングするエッチング
剤に対して耐性の高い材料により形成されていることを
特徴とする半導体装置が提供される。
るならば、一導電型の単結晶半導体基板と、前記単結晶
半導体基板の主面を覆い、前記単結晶半導体基板の主面
の一部を露出させる第１の所定幅を有した第１の開口部
を有する第１の絶縁膜と、前記第１の絶縁膜を部分的に
覆う逆導電型の第１の半導体層と、前記第１の半導体層
を覆う第２の絶縁膜と、前記第１の半導体層と前記第２
の絶縁膜とを貫通するように、前記第１の開口部と位置
整合した第２の所定幅を有するように形成された第２の
開口部であって、前記第２の所定幅が前記第１の所定幅
より小さく、その結果、前記第１の半導体層の前記第２
の開口部の縁が、前記第１の絶縁膜の前記第１の開口部
にせり出すせり出し部をなすようにしている第２の開口
部と、前記第２の開口部の側面で露出している前記第１
の半導体層の前記せり出し部の側面下部を露出させるよ
うに、前記第１の半導体層と前記第２の絶縁膜との前記
第２の開口部の側面上に形成された、前記第２の開口部
の側面上に形成された第１の絶縁側壁と、該第１の絶縁
側壁上に、その下端部が該第１の絶縁側壁の下端部から
はみ出すように形成された第２の絶縁側壁と、少なくと
も該第２の絶縁側壁の内側側面を覆うように形成された
第３の絶縁側壁とから構成されている絶縁側壁と、前記
第１の絶縁膜の前記第１の開口部内の、前記単結晶半導
体基板の主面の前記一部の上に形成された逆導電型の単
結晶半導体からなる第２の半導体層と、前記第１の半導
体層の前記せり出し部の下面と前記側面下部と、前記第
２の半導体層の端部とを結合する逆導電型の第３の半導
体層と、前記第２の半導体層の上面領域に形成された、
一導電型の第４の半導体層と、前記第４の半導体層の上
面上に前記絶縁側壁に囲繞されて形成された、一導電型
の第５の半導体層とを具備しており、前記第１の絶縁側
壁と前記第２の絶縁側壁との前記第２の開口部の側面上
での合計厚さが、前記第３の半導体層の前記第２の開口
部の側面上での厚さより大きく、且つ、前記第２の絶縁
膜は、前記第１の絶縁側壁をエッチングするエッチング
剤に対して耐性の高い材料により形成されていることを
特徴とする半導体装置が提供される。
【００１２】１つの実施の態様では、前記単結晶半導体
基板は、単結晶シリコン基板であり、前記第１半導体層
がポリシリコンで形成され、前記第２の半導体層が単結
晶シリコンで形成され、前記第３の半導体層及び前記第
５の半導体層がポリシリコンで形成される。別の実施の
態様では、前記単結晶半導体基板は、単結晶シリコン基
板であり、前記第１半導体層がポリシリコンで形成さ
れ、前記第２の半導体層が単結晶ＳｉＧｅで形成され、
前記第３の半導体層が多結晶ＳｉＧｅで形成され、前記
第５の半導体層がポリシリコンで形成される。更に別の
実施の態様では、前記単結晶半導体基板は、単結晶シリ
コン基板であり、前記第１半導体層が単結晶シリコンで
形成され、前記第２の半導体層が単結晶シリコンで形成
され、前記第３の半導体層が単結晶シリコンで形成さ
れ、前記第５の半導体層がポリシリコンで形成される。
基板は、単結晶シリコン基板であり、前記第１半導体層
がポリシリコンで形成され、前記第２の半導体層が単結
晶シリコンで形成され、前記第３の半導体層及び前記第
５の半導体層がポリシリコンで形成される。別の実施の
態様では、前記単結晶半導体基板は、単結晶シリコン基
板であり、前記第１半導体層がポリシリコンで形成さ
れ、前記第２の半導体層が単結晶ＳｉＧｅで形成され、
前記第３の半導体層が多結晶ＳｉＧｅで形成され、前記
第５の半導体層がポリシリコンで形成される。更に別の
実施の態様では、前記単結晶半導体基板は、単結晶シリ
コン基板であり、前記第１半導体層が単結晶シリコンで
形成され、前記第２の半導体層が単結晶シリコンで形成
され、前記第３の半導体層が単結晶シリコンで形成さ
れ、前記第５の半導体層がポリシリコンで形成される。
【００１３】
【００１４】本発明の第２の特徴によるならば、一導電
型の単結晶半導体基板と、前記単結晶半導体基板の主面
を覆い、前記単結晶半導体基板の主面の一部を露出させ
る第１の所定幅を有した第１の開口部を有する第１の絶
縁膜と、前記第１の絶縁膜を部分的に覆う逆導電型の単
結晶半導体の第１の半導体層と、前記第１の半導体層を
覆う第２の絶縁膜と、前記第１の半導体層と前記第２の
絶縁膜とを貫通するように、前記第１の開口部と位置整
合した第２の所定幅を有するように形成された第２の開
口部であって、前記第２の所定幅が前記第１の所定幅よ
り小さく、その結果、前記第１の半導体層の前記第２の
開口部の縁が、前記第１の絶縁膜の前記第１の開口部に
せり出すせり出し部をなすようにしている第２の開口部
と、前記第２の開口部の側面で露出している前記第１の
半導体層の前記せり出し部の側面下部を露出させるよう
に、前記第１の半導体層と前記第２の絶縁膜との前記第
２の開口部の側面上に形成された、前記第２の開口部の
側面上に形成された第１の絶縁側壁と、該第１の絶縁側
壁上に形成された第２の絶縁側壁と、少なくとも該第２
の絶縁側壁の内側側面を覆うように形成された第３の絶
縁側壁とから構成されている絶縁側壁と、前記第１の絶
縁膜の前記第１の開口部内の、前記単結晶半導体基板の
主面の前記一部の上に形成された逆導電型の単結晶半導
体からなる第２の半導体層と、前記第１の半導体層の前
記せり出し部の下面と前記側面下部と、前記第２の半導
体層の端部とを結合する逆導電型の第３の半導体層と、
前記第２の半導体層の上面領域に形成された、一導電型
の第４の半導体層と、前記第４の半導体層の上面上に前
記絶縁側壁に囲繞されて形成された、一導電型の第５の
半導体層とを具備していることを特徴とする半導体装置
が提供される。
型の単結晶半導体基板と、前記単結晶半導体基板の主面
を覆い、前記単結晶半導体基板の主面の一部を露出させ
る第１の所定幅を有した第１の開口部を有する第１の絶
縁膜と、前記第１の絶縁膜を部分的に覆う逆導電型の単
結晶半導体の第１の半導体層と、前記第１の半導体層を
覆う第２の絶縁膜と、前記第１の半導体層と前記第２の
絶縁膜とを貫通するように、前記第１の開口部と位置整
合した第２の所定幅を有するように形成された第２の開
口部であって、前記第２の所定幅が前記第１の所定幅よ
り小さく、その結果、前記第１の半導体層の前記第２の
開口部の縁が、前記第１の絶縁膜の前記第１の開口部に
せり出すせり出し部をなすようにしている第２の開口部
と、前記第２の開口部の側面で露出している前記第１の
半導体層の前記せり出し部の側面下部を露出させるよう
に、前記第１の半導体層と前記第２の絶縁膜との前記第
２の開口部の側面上に形成された、前記第２の開口部の
側面上に形成された第１の絶縁側壁と、該第１の絶縁側
壁上に形成された第２の絶縁側壁と、少なくとも該第２
の絶縁側壁の内側側面を覆うように形成された第３の絶
縁側壁とから構成されている絶縁側壁と、前記第１の絶
縁膜の前記第１の開口部内の、前記単結晶半導体基板の
主面の前記一部の上に形成された逆導電型の単結晶半導
体からなる第２の半導体層と、前記第１の半導体層の前
記せり出し部の下面と前記側面下部と、前記第２の半導
体層の端部とを結合する逆導電型の第３の半導体層と、
前記第２の半導体層の上面領域に形成された、一導電型
の第４の半導体層と、前記第４の半導体層の上面上に前
記絶縁側壁に囲繞されて形成された、一導電型の第５の
半導体層とを具備していることを特徴とする半導体装置
が提供される。
【００１５】
【００１６】本発明の第３の特徴によるならば、一導電
型の単結晶半導体基板と、前記単結晶半導体基板の主面
を覆い、前記単結晶半導体基板の主面の一部を露出させ
る第１の開口部を有する第１の絶縁膜と、下端での幅が
前記第１の開口部の幅よりも狭く上方にいくに連れて次
第に幅が広がる、前記第１の開口部に位置整合されて形
成された第２の開口部を有し、前記第１の絶縁膜を部分
的に覆う逆導電型の単結晶半導体の第１の半導体層と、
幅が、前記第２の開口部の上端部の幅と概略等しいか若
しくはこれより幾分狭い、前記第２の開口部に位置整合
されて形成された第３の開口部を有し、前記第１の半導
体層を覆う第２の絶縁膜と、前記第１の絶縁膜の前記第
１の開口部内の、前記単結晶半導体基板の主面の前記一
部の上に形成された、一部が、前記第１の開口部内にせ
り出した前記第１の半導体層のせり出し部の下面と接す
る逆導電型の単結晶半導体からなる第２の半導体層と、
少なくとも前記第２の絶縁膜の前記第３の開口部の側面
上を覆い、前記第２の半導体層の上面領域に形成された
絶縁側壁と、前記第２の半導体層の上面領域に形成され
た、一導電型の第３の半導体層と、前記第３の半導体層
の上面上に前記絶縁側壁に囲繞されて形成された、一導
電型の第４の半導体層とを具備していることを特徴とす
る半導体装置が提供される。
型の単結晶半導体基板と、前記単結晶半導体基板の主面
を覆い、前記単結晶半導体基板の主面の一部を露出させ
る第１の開口部を有する第１の絶縁膜と、下端での幅が
前記第１の開口部の幅よりも狭く上方にいくに連れて次
第に幅が広がる、前記第１の開口部に位置整合されて形
成された第２の開口部を有し、前記第１の絶縁膜を部分
的に覆う逆導電型の単結晶半導体の第１の半導体層と、
幅が、前記第２の開口部の上端部の幅と概略等しいか若
しくはこれより幾分狭い、前記第２の開口部に位置整合
されて形成された第３の開口部を有し、前記第１の半導
体層を覆う第２の絶縁膜と、前記第１の絶縁膜の前記第
１の開口部内の、前記単結晶半導体基板の主面の前記一
部の上に形成された、一部が、前記第１の開口部内にせ
り出した前記第１の半導体層のせり出し部の下面と接す
る逆導電型の単結晶半導体からなる第２の半導体層と、
少なくとも前記第２の絶縁膜の前記第３の開口部の側面
上を覆い、前記第２の半導体層の上面領域に形成された
絶縁側壁と、前記第２の半導体層の上面領域に形成され
た、一導電型の第３の半導体層と、前記第３の半導体層
の上面上に前記絶縁側壁に囲繞されて形成された、一導
電型の第４の半導体層とを具備していることを特徴とす
る半導体装置が提供される。
【００１７】本発明の第４の特徴によるならば、一導電
型の単結晶半導体基板の主面を覆うように第１の絶縁膜
を形成し、前記第１の絶縁膜を部分的に覆う逆導電型の
第１の半導体層を形成し、前記第１の半導体層を覆う第
２の絶縁膜を形成し、前記第１の半導体層と前記第２の
絶縁膜とを貫通するように第１の所定幅を有した第１の
開口部を形成し、前記第１の開口部の底面及び側面と前
記第２の絶縁膜上を覆う、前記第２の絶縁膜とは異なる
エッチング性を有する第３の絶縁膜を形成し、前記第３
の絶縁膜上を覆う、前記第３の絶縁膜と異なるエッチン
グ性を有する第４の絶縁膜を形成し、前記第４の絶縁膜
と前記第３の絶縁膜をエッチバックして、前記第２の絶
縁膜上の前記第４の絶縁膜と前記第３の絶縁膜を完全に
除去し、前記第１の開口部の底面上からは前記第４の絶
縁膜を完全に除去して前記第３の絶縁膜を露出させ、前
記第１の開口部の側面には、前記第４の絶縁膜と前記第
３の絶縁膜からなる絶縁側壁を残し、前記第１の絶縁膜
と前記第３の絶縁膜を選択的に除去して、前記単結晶半
導体基板の主面の一部を露出させて、前記第１の所定幅
より大きい第２の所定幅を有した第２の開口部を、前記
第１の開口部と位置整合して形成し、前記第１の半導体
層の前記第１の開口部の縁が、前記第１の絶縁膜の前記
第２の開口部にせり出すせり出し部をなすようにすると
共に、前記第１の開口部の側面上に前記第４の絶縁膜の
下の前記第３の絶縁膜を一部残して、前記第１の開口部
の側面で露出している前記第１の半導体層の前記せり出
し部の側面下部を露出させ、前記第１の開口部の側面で
露出している前記第１の半導体層の前記せり出し部の前
記側面下部上と、前記第２の開口部内で露出している前
記単結晶半導体基板の主面の前記一部の上とに、半導体
を成長させて、前記単結晶半導体基板の主面の前記一部
の上に逆導電型の単結晶半導体からなる第２の半導体層
と形成すると共に、前記第１の半導体層の前記せり出し
部の下面と前記側面下部から前記第２の半導体層の端部
に達し前記絶縁側壁の厚さより小さい厚さを有する逆導
電型の第３の半導体層を形成し、前記絶縁側壁を覆い、
前記第２の半導体層の上面の一部露出面を画成する第５
の絶縁膜を形成し、前記第２の半導体層の上面上に、前
記第５の絶縁膜に囲繞された一導電型の第４の半導体層
を形成し、前記第２の半導体層の上面領域に一導電型の
第５の半導体層を形成することを特徴とする半導体装置
の製造方法が提供される。
型の単結晶半導体基板の主面を覆うように第１の絶縁膜
を形成し、前記第１の絶縁膜を部分的に覆う逆導電型の
第１の半導体層を形成し、前記第１の半導体層を覆う第
２の絶縁膜を形成し、前記第１の半導体層と前記第２の
絶縁膜とを貫通するように第１の所定幅を有した第１の
開口部を形成し、前記第１の開口部の底面及び側面と前
記第２の絶縁膜上を覆う、前記第２の絶縁膜とは異なる
エッチング性を有する第３の絶縁膜を形成し、前記第３
の絶縁膜上を覆う、前記第３の絶縁膜と異なるエッチン
グ性を有する第４の絶縁膜を形成し、前記第４の絶縁膜
と前記第３の絶縁膜をエッチバックして、前記第２の絶
縁膜上の前記第４の絶縁膜と前記第３の絶縁膜を完全に
除去し、前記第１の開口部の底面上からは前記第４の絶
縁膜を完全に除去して前記第３の絶縁膜を露出させ、前
記第１の開口部の側面には、前記第４の絶縁膜と前記第
３の絶縁膜からなる絶縁側壁を残し、前記第１の絶縁膜
と前記第３の絶縁膜を選択的に除去して、前記単結晶半
導体基板の主面の一部を露出させて、前記第１の所定幅
より大きい第２の所定幅を有した第２の開口部を、前記
第１の開口部と位置整合して形成し、前記第１の半導体
層の前記第１の開口部の縁が、前記第１の絶縁膜の前記
第２の開口部にせり出すせり出し部をなすようにすると
共に、前記第１の開口部の側面上に前記第４の絶縁膜の
下の前記第３の絶縁膜を一部残して、前記第１の開口部
の側面で露出している前記第１の半導体層の前記せり出
し部の側面下部を露出させ、前記第１の開口部の側面で
露出している前記第１の半導体層の前記せり出し部の前
記側面下部上と、前記第２の開口部内で露出している前
記単結晶半導体基板の主面の前記一部の上とに、半導体
を成長させて、前記単結晶半導体基板の主面の前記一部
の上に逆導電型の単結晶半導体からなる第２の半導体層
と形成すると共に、前記第１の半導体層の前記せり出し
部の下面と前記側面下部から前記第２の半導体層の端部
に達し前記絶縁側壁の厚さより小さい厚さを有する逆導
電型の第３の半導体層を形成し、前記絶縁側壁を覆い、
前記第２の半導体層の上面の一部露出面を画成する第５
の絶縁膜を形成し、前記第２の半導体層の上面上に、前
記第５の絶縁膜に囲繞された一導電型の第４の半導体層
を形成し、前記第２の半導体層の上面領域に一導電型の
第５の半導体層を形成することを特徴とする半導体装置
の製造方法が提供される。
【００１８】
【００１９】１つの実施の態様では、前記単結晶半導体
基板を単結晶シリコン基板で形成し、前記第１半導体層
をポリシリコンで形成して、前記半導体としてシリコン
を成長することにより、前記第２の半導体層を単結晶シ
リコンで選択的に形成し、前記第３の半導体層をポリシ
リコンで選択的に形成する。別の実施の態様では、前記
単結晶半導体基板を単結晶シリコン基板で形成し、前記
第１半導体層をポリシリコンで形成して、前記半導体と
してＳｉＧｅを成長することにより、前記第２の半導体
層を単結晶ＳｉＧｅで選択的に形成し、前記第３の半導
体層を多結晶ＳｉＧｅで選択的に形成する。更に別の実
施の態様では、前記単結晶半導体基板を単結晶シリコン
基板で形成し、前記第１半導体層を単結晶シリコンで形
成して、前記半導体としてシリコンを成長することによ
り、前記第２の半導体層を単結晶シリコンで選択的に形
成し、前記第３の半導体層を単結晶シリコンで選択的に
形成する。
基板を単結晶シリコン基板で形成し、前記第１半導体層
をポリシリコンで形成して、前記半導体としてシリコン
を成長することにより、前記第２の半導体層を単結晶シ
リコンで選択的に形成し、前記第３の半導体層をポリシ
リコンで選択的に形成する。別の実施の態様では、前記
単結晶半導体基板を単結晶シリコン基板で形成し、前記
第１半導体層をポリシリコンで形成して、前記半導体と
してＳｉＧｅを成長することにより、前記第２の半導体
層を単結晶ＳｉＧｅで選択的に形成し、前記第３の半導
体層を多結晶ＳｉＧｅで選択的に形成する。更に別の実
施の態様では、前記単結晶半導体基板を単結晶シリコン
基板で形成し、前記第１半導体層を単結晶シリコンで形
成して、前記半導体としてシリコンを成長することによ
り、前記第２の半導体層を単結晶シリコンで選択的に形
成し、前記第３の半導体層を単結晶シリコンで選択的に
形成する。
【００２０】また、前記第２の半導体層の上面上に、高
濃度の一導電型不純物を含む多結晶半導体を堆積するこ
とにより、前記第２の半導体層の上面上に前記一導電型
の第５の半導体層を形成し、前記一導電型の第５の半導
体層からの一導電型不純物の拡散により前記第２の半導
体層の上面領域に前記一導電型の第４の半導体層を形成
することができる。更に、前記絶縁側壁を覆い、前記単
結晶半導体基板の主面の前記一部の露出面を画成する第
５の絶縁膜を更に形成した後、前記第２の半導体層の上
面上に、高濃度の一導電型不純物を含む前記多結晶半導
体を堆積することもできる。
濃度の一導電型不純物を含む多結晶半導体を堆積するこ
とにより、前記第２の半導体層の上面上に前記一導電型
の第５の半導体層を形成し、前記一導電型の第５の半導
体層からの一導電型不純物の拡散により前記第２の半導
体層の上面領域に前記一導電型の第４の半導体層を形成
することができる。更に、前記絶縁側壁を覆い、前記単
結晶半導体基板の主面の前記一部の露出面を画成する第
５の絶縁膜を更に形成した後、前記第２の半導体層の上
面上に、高濃度の一導電型不純物を含む前記多結晶半導
体を堆積することもできる。
【００２１】１つの実施態様では、本発明の第４の特徴
の半導体装置の製造方法において、前記単結晶半導体基
板を単結晶シリコン基板で形成し、前記第１半導体層を
ポリシリコンで形成して、前記半導体の少なくとも一部
としてＳｉＧｅを成長させることにより、前記第２の半
導体層の少なくとも一部を単結晶ＳｉＧｅで選択的に形
成し、前記第３の半導体層の少なくとも一部を多結晶Ｓ
ｉＧｅで選択的に形成することができる。また、本発明
の第４の特徴の半導体装置の製造方法において、前記単
結晶半導体基板を単結晶シリコン基板で形成し、前記第
１半導体層を単結晶シリコンで形成して、前記半導体と
してシリコンを成長させることにより、前記第２の半導
体層を単結晶シリコンで選択的に形成し、前記第３の半
導体層を単結晶シリコンで選択的に形成することができ
る。
の半導体装置の製造方法において、前記単結晶半導体基
板を単結晶シリコン基板で形成し、前記第１半導体層を
ポリシリコンで形成して、前記半導体の少なくとも一部
としてＳｉＧｅを成長させることにより、前記第２の半
導体層の少なくとも一部を単結晶ＳｉＧｅで選択的に形
成し、前記第３の半導体層の少なくとも一部を多結晶Ｓ
ｉＧｅで選択的に形成することができる。また、本発明
の第４の特徴の半導体装置の製造方法において、前記単
結晶半導体基板を単結晶シリコン基板で形成し、前記第
１半導体層を単結晶シリコンで形成して、前記半導体と
してシリコンを成長させることにより、前記第２の半導
体層を単結晶シリコンで選択的に形成し、前記第３の半
導体層を単結晶シリコンで選択的に形成することができ
る。
【００２２】本発明の第５の特徴によるならば、一導電
型の単結晶半導体基板の主面を覆うように第１の絶縁膜
を形成し、前記第１の絶縁膜を部分的に覆う逆導電型の
半導体層を形成して単結晶化し、単結晶化した第１の半
導体層を形成し、前記第１の半導体層を覆う第２の絶縁
膜を形成し、単結晶化した前記第１の半導体層と前記第
２の絶縁膜とを貫通するように第１の所定幅を有した第
１の開口部を形成し、前記第１の開口部の底面及び側面
と前記第２の絶縁膜上を覆う第３の絶縁膜を形成し、前
記第３の絶縁膜上を覆う、前記第３の絶縁膜と異なる性
質を有する第４の絶縁膜を形成し、前記第４の絶縁膜と
前記第３の絶縁膜をエッチバックして、前記第２の絶縁
膜上の前記第４の絶縁膜と前記第３の絶縁膜を完全に除
去し、前記第１の開口部の底面上からは前記第４の絶縁
膜を完全に除去して前記第３の絶縁膜を露出させ、前記
第１の開口部の側面には、前記第４の絶縁膜と前記第３
の絶縁膜からなる絶縁側壁を残し、前記第１の絶縁膜と
前記第３の絶縁膜を選択的に除去して、前記単結晶半導
体基板の主面の一部を露出させて、前記第１の所定幅よ
り大きい第２の所定幅を有した第２の開口部を、前記第
１の開口部と位置整合して形成し、前記第１の半導体層
の前記第１の開口部の縁が、前記第１の絶縁膜の前記第
２の開口部にせり出すせり出し部をなすようにすると共
に、前記第１の開口部の側面上に前記第４の絶縁膜の下
の前記第３の絶縁膜を一部残して、前記第１の開口部の
側面で露出している前記第１の半導体層の前記せり出し
部の側面下部を露出させ、前記第１の開口部の側面で露
出している前記第１の半導体層の前記せり出し部の前記
側面下部上と、前記第２の開口部内で露出している前記
単結晶半導体基板の主面の前記一部の上とに、半導体を
成長させて、前記単結晶半導体基板の主面の前記一部の
上に逆導電型の単結晶半導体からなる第２の半導体層と
形成すると共に、前記第１の半導体層の前記せり出し部
の下面と前記側面下部から前記第２の半導体層の端部に
達する逆導電型の単結晶半導体からなる第３の半導体層
を形成し、前記絶縁側壁を覆い、前記第２の半導体層の
上面の一部露出面を画成する第５の絶縁膜を形成し、前
記第２の半導体層の上面上に、前記第５の絶縁膜に囲繞
された一導電型の第４の半導体層を形成し、前記第２の
半導体層の上面領域に一導電型の第５の半導体層を形成
することを特徴とする半導体装置の製造方法が提供され
る。
型の単結晶半導体基板の主面を覆うように第１の絶縁膜
を形成し、前記第１の絶縁膜を部分的に覆う逆導電型の
半導体層を形成して単結晶化し、単結晶化した第１の半
導体層を形成し、前記第１の半導体層を覆う第２の絶縁
膜を形成し、単結晶化した前記第１の半導体層と前記第
２の絶縁膜とを貫通するように第１の所定幅を有した第
１の開口部を形成し、前記第１の開口部の底面及び側面
と前記第２の絶縁膜上を覆う第３の絶縁膜を形成し、前
記第３の絶縁膜上を覆う、前記第３の絶縁膜と異なる性
質を有する第４の絶縁膜を形成し、前記第４の絶縁膜と
前記第３の絶縁膜をエッチバックして、前記第２の絶縁
膜上の前記第４の絶縁膜と前記第３の絶縁膜を完全に除
去し、前記第１の開口部の底面上からは前記第４の絶縁
膜を完全に除去して前記第３の絶縁膜を露出させ、前記
第１の開口部の側面には、前記第４の絶縁膜と前記第３
の絶縁膜からなる絶縁側壁を残し、前記第１の絶縁膜と
前記第３の絶縁膜を選択的に除去して、前記単結晶半導
体基板の主面の一部を露出させて、前記第１の所定幅よ
り大きい第２の所定幅を有した第２の開口部を、前記第
１の開口部と位置整合して形成し、前記第１の半導体層
の前記第１の開口部の縁が、前記第１の絶縁膜の前記第
２の開口部にせり出すせり出し部をなすようにすると共
に、前記第１の開口部の側面上に前記第４の絶縁膜の下
の前記第３の絶縁膜を一部残して、前記第１の開口部の
側面で露出している前記第１の半導体層の前記せり出し
部の側面下部を露出させ、前記第１の開口部の側面で露
出している前記第１の半導体層の前記せり出し部の前記
側面下部上と、前記第２の開口部内で露出している前記
単結晶半導体基板の主面の前記一部の上とに、半導体を
成長させて、前記単結晶半導体基板の主面の前記一部の
上に逆導電型の単結晶半導体からなる第２の半導体層と
形成すると共に、前記第１の半導体層の前記せり出し部
の下面と前記側面下部から前記第２の半導体層の端部に
達する逆導電型の単結晶半導体からなる第３の半導体層
を形成し、前記絶縁側壁を覆い、前記第２の半導体層の
上面の一部露出面を画成する第５の絶縁膜を形成し、前
記第２の半導体層の上面上に、前記第５の絶縁膜に囲繞
された一導電型の第４の半導体層を形成し、前記第２の
半導体層の上面領域に一導電型の第５の半導体層を形成
することを特徴とする半導体装置の製造方法が提供され
る。
【００２３】本発明の第６の特徴によるならば、一導電
型の単結晶半導体基板の主面を覆うように第１の絶縁膜
を形成し、半導体層を形成し単結晶化して、前記第１の
絶縁膜を部分的に覆う逆導電型の単結晶化した第１の半
導体層を形成し、前記第１の半導体層を覆う第２の絶縁
膜を形成し、単結晶化した前記第１の半導体層と前記第
２の絶縁膜とを貫通するように第１の所定幅を有した第
１の開口部を形成し、前記第１の開口部内の第１の絶縁
膜を選択的に除去して、前記第１の所定幅より大きい第
２の所定幅を有した第２の開口部を、前記第１の開口部
と位置整合して第１の絶縁膜に形成し、前記単結晶半導
体基板の主面の一部を露出させると共に、前記第１の半
導体層の前記第１の開口部の縁が、前記第１の絶縁膜の
前記第２の開口部にせり出すせり出し部をなすように
し、前記第１の開口部の側面で露出している前記第１の
半導体層の前記せり出し部の側面上と、前記第２の開口
部内で露出している前記単結晶半導体基板の主面の前記
一部の上とに、半導体を成長させて、前記単結晶半導体
基板の主面の前記一部の上に逆導電型の単結晶半導体か
らなる第２の半導体層と形成すると共に、前記第１の半
導体層の前記せり出し部の下面と前記側面から前記第２
の半導体層の端部に達する逆導電型の単結晶半導体から
なる第３の半導体層を形成し、前記第２の絶縁膜の前記
第１の開口部の側面上及び前記第３の半導体層の側面上
を覆い、前記第２の半導体層の上面の一部露出面を画成
する絶縁側壁を形成し、前記第２の半導体層の上面上
に、前記絶縁側壁に囲繞された一導電型の第４の半導体
層を形成し、前記第２の半導体層の上面領域に一導電型
の第５の半導体層を形成することを特徴とする半導体装
置の製造方法が提供される。
型の単結晶半導体基板の主面を覆うように第１の絶縁膜
を形成し、半導体層を形成し単結晶化して、前記第１の
絶縁膜を部分的に覆う逆導電型の単結晶化した第１の半
導体層を形成し、前記第１の半導体層を覆う第２の絶縁
膜を形成し、単結晶化した前記第１の半導体層と前記第
２の絶縁膜とを貫通するように第１の所定幅を有した第
１の開口部を形成し、前記第１の開口部内の第１の絶縁
膜を選択的に除去して、前記第１の所定幅より大きい第
２の所定幅を有した第２の開口部を、前記第１の開口部
と位置整合して第１の絶縁膜に形成し、前記単結晶半導
体基板の主面の一部を露出させると共に、前記第１の半
導体層の前記第１の開口部の縁が、前記第１の絶縁膜の
前記第２の開口部にせり出すせり出し部をなすように
し、前記第１の開口部の側面で露出している前記第１の
半導体層の前記せり出し部の側面上と、前記第２の開口
部内で露出している前記単結晶半導体基板の主面の前記
一部の上とに、半導体を成長させて、前記単結晶半導体
基板の主面の前記一部の上に逆導電型の単結晶半導体か
らなる第２の半導体層と形成すると共に、前記第１の半
導体層の前記せり出し部の下面と前記側面から前記第２
の半導体層の端部に達する逆導電型の単結晶半導体から
なる第３の半導体層を形成し、前記第２の絶縁膜の前記
第１の開口部の側面上及び前記第３の半導体層の側面上
を覆い、前記第２の半導体層の上面の一部露出面を画成
する絶縁側壁を形成し、前記第２の半導体層の上面上
に、前記絶縁側壁に囲繞された一導電型の第４の半導体
層を形成し、前記第２の半導体層の上面領域に一導電型
の第５の半導体層を形成することを特徴とする半導体装
置の製造方法が提供される。
【００２４】本発明の第７の特徴によるならば、 一導
電型の単結晶半導体基板の主面を覆うように第１の絶縁
膜を形成し、前記第１の絶縁膜を部分的に覆う、その上
面に自己と同一パターンの第２の絶縁膜を有する、前記
主面と平行な面を｛１００｝面とする単結晶化された逆
導電型の第１の半導体層を形成し、前記第２の絶縁膜を
覆う第３の絶縁膜を形成し、前記第３の絶縁膜と前記第
１の半導体層とに第１の所定幅を有する第１の開口部を
形成するとともに、前記第２の絶縁膜に前記第１の開口
部に位置整合された前記第１の所定幅より大きい第２の
所定幅を有する第２の開口部を形成し、熱処理により、
前記第１の開口部側に露出された第１の半導体層の表面
にその｛１１１｝面を露出させて、前記第１の半導体層
に、下側に前記第２の所定幅より狭い第３の所定幅を有
し上側に前記第２の所定幅と概略等しい幅を有する第３
の開口部を形成し、前記第３の開口部下の前記第１の絶
縁膜を除去し更に前記第１の絶縁膜を横方向にエッチン
グして前記第１の絶縁膜に第４の開口部を形成すること
により、前記単結晶半導体基板の主面の一部を露出させ
るとともに前記第１の半導体層の下面の一部を露出さ
せ、前記第４の開口部内に露出している前記第１の半導
体層の下面上と、前記第４の開口部内に露出している前
記単結晶半導体基板の主面上とに、半導体を成長させ
て、少なくとも前記第４の開口部内を充填する逆導電型
の単結晶半導体からなる第２の半導体層を形成し、前記
第１、第２及び第３の開口部内の一部を充填し、前記第
２の半導体層の上面の一部露出面を画成する絶縁側壁部
を形成し、前記第２の半導体層の上面上に、前記絶縁側
壁部に囲繞された一導電型の第３の半導体層を形成し、
前記第２の半導体層の上面領域に一導電型の第４の半導
体層を形成することを特徴とする半導体装置の製造方法
が提供される。本発明の第８の特徴によるならば、一導
電型の単結晶半導体基板の主面を覆うように第１の絶縁
膜を形成し、前記第１の絶縁膜を部分的に覆う単結晶化
された逆導電型の第１の半導体層を形成し、前記第１の
半導体層を覆う第２の絶縁膜を形成し、前記第２の絶縁
膜に第１の所定幅を有する第１の開口部を形成して前記
第１の半導体層の表面の一部を露出させ、前記第１の半
導体層をウェット法によりエッチングして、前記第１の
半導体層に、下側に前記第１の所定幅より狭い第２の所
定幅を有し上側に前記第１の所定幅と概略等しい幅を有
する第２の開口部を形成するとともに前記第１の絶縁膜
の表面の一部を露出させ、前記第２の開口部下に露出し
た前記第１の絶縁膜を除去し更に前記第１の絶縁膜を横
方向にエッチングして前記第１の絶縁膜に第３の開口部
を形成することにより、前記単結晶半導体基板の主面の
一部を露出させるとともに前記第１の半導体層の下面の
一部を露出させ、前記第３の開口部内に露出している前
記第１の半導体層の下面及び側面上と、前記第３の開口
部内に露出している前記単結晶半導体基板の主面上と
に、半導体を成長させて、少なくとも前記第３の開口部
内を充填する逆導電型の単結晶半導体からなる第２の半
導体層を形成し、前記第１及び第２の開口部内の一部を
充填し、前記第２の半導体層の上面の一部露出面を画成
する絶縁側壁部を形成し、前記第２の半導体層の上面上
に、前記絶縁側壁部に囲繞された一導電型の第３の半導
体層を形成し、前記第２の半導体層の上面領域に一導電
型の第４の半導体層を形成することを特徴とする半導体
装置の製造方法が提供される。
電型の単結晶半導体基板の主面を覆うように第１の絶縁
膜を形成し、前記第１の絶縁膜を部分的に覆う、その上
面に自己と同一パターンの第２の絶縁膜を有する、前記
主面と平行な面を｛１００｝面とする単結晶化された逆
導電型の第１の半導体層を形成し、前記第２の絶縁膜を
覆う第３の絶縁膜を形成し、前記第３の絶縁膜と前記第
１の半導体層とに第１の所定幅を有する第１の開口部を
形成するとともに、前記第２の絶縁膜に前記第１の開口
部に位置整合された前記第１の所定幅より大きい第２の
所定幅を有する第２の開口部を形成し、熱処理により、
前記第１の開口部側に露出された第１の半導体層の表面
にその｛１１１｝面を露出させて、前記第１の半導体層
に、下側に前記第２の所定幅より狭い第３の所定幅を有
し上側に前記第２の所定幅と概略等しい幅を有する第３
の開口部を形成し、前記第３の開口部下の前記第１の絶
縁膜を除去し更に前記第１の絶縁膜を横方向にエッチン
グして前記第１の絶縁膜に第４の開口部を形成すること
により、前記単結晶半導体基板の主面の一部を露出させ
るとともに前記第１の半導体層の下面の一部を露出さ
せ、前記第４の開口部内に露出している前記第１の半導
体層の下面上と、前記第４の開口部内に露出している前
記単結晶半導体基板の主面上とに、半導体を成長させ
て、少なくとも前記第４の開口部内を充填する逆導電型
の単結晶半導体からなる第２の半導体層を形成し、前記
第１、第２及び第３の開口部内の一部を充填し、前記第
２の半導体層の上面の一部露出面を画成する絶縁側壁部
を形成し、前記第２の半導体層の上面上に、前記絶縁側
壁部に囲繞された一導電型の第３の半導体層を形成し、
前記第２の半導体層の上面領域に一導電型の第４の半導
体層を形成することを特徴とする半導体装置の製造方法
が提供される。本発明の第８の特徴によるならば、一導
電型の単結晶半導体基板の主面を覆うように第１の絶縁
膜を形成し、前記第１の絶縁膜を部分的に覆う単結晶化
された逆導電型の第１の半導体層を形成し、前記第１の
半導体層を覆う第２の絶縁膜を形成し、前記第２の絶縁
膜に第１の所定幅を有する第１の開口部を形成して前記
第１の半導体層の表面の一部を露出させ、前記第１の半
導体層をウェット法によりエッチングして、前記第１の
半導体層に、下側に前記第１の所定幅より狭い第２の所
定幅を有し上側に前記第１の所定幅と概略等しい幅を有
する第２の開口部を形成するとともに前記第１の絶縁膜
の表面の一部を露出させ、前記第２の開口部下に露出し
た前記第１の絶縁膜を除去し更に前記第１の絶縁膜を横
方向にエッチングして前記第１の絶縁膜に第３の開口部
を形成することにより、前記単結晶半導体基板の主面の
一部を露出させるとともに前記第１の半導体層の下面の
一部を露出させ、前記第３の開口部内に露出している前
記第１の半導体層の下面及び側面上と、前記第３の開口
部内に露出している前記単結晶半導体基板の主面上と
に、半導体を成長させて、少なくとも前記第３の開口部
内を充填する逆導電型の単結晶半導体からなる第２の半
導体層を形成し、前記第１及び第２の開口部内の一部を
充填し、前記第２の半導体層の上面の一部露出面を画成
する絶縁側壁部を形成し、前記第２の半導体層の上面上
に、前記絶縁側壁部に囲繞された一導電型の第３の半導
体層を形成し、前記第２の半導体層の上面領域に一導電
型の第４の半導体層を形成することを特徴とする半導体
装置の製造方法が提供される。
【００２５】
【作用】本発明者は、従来技術における上述した問題点
の原因を研究した。以下、縦型バイポーラトランジスタ
を例にして説明するが、電界効果トランジスタの場合も
同様である。
の原因を研究した。以下、縦型バイポーラトランジスタ
を例にして説明するが、電界効果トランジスタの場合も
同様である。
【００２６】図３０に示す縦型バイポーラトランジスタ
の製造過程において、シリコン窒化膜８とポリシリコン
膜７を貫通するように第１の開口１０１が形成され、シ
リコン酸化膜６を貫通するように第２の開口１０２が形
成されてコレクタ用エピタキシャル層３が露出されてい
る状態で、気相エピタキシャル成長法により、コレクタ
用エピタキシャル層３の上にｐ+ 型単結晶シリコン単結
晶真性ベース領域１１を形成し、ベース電極用ポリシリ
コン膜７の側面と露出下面との上にｐ+ 型ポリシリコン
膜１２を形成する。コレクタ用エピタキシャル層３は単
結晶であるので、コレクタ用エピタキシャル層３の上に
形成される単結晶真性ベース領域１１は、同様に単結晶
になる。一方、ベース電極用ポリシリコン膜７は多結晶
であるので、ベース電極用ポリシリコン膜７の側面と露
出下面との上に形成されるｐ+ 型シリコン膜１２は、同
様に多結晶となる。更に、全体を覆うようにシリコン酸
化膜を形成した後、異方性エッチングによりエッチバッ
クして開口の側壁を覆うようにシリコン酸化膜１３を形
成する。その後、ｎ++ポリシリコンを堆積して更にパタ
ーニングしてエミッタ電極用ポリシリコン膜１６を形成
する。そのあと、熱処理することにより、エミッタ電極
用ポリシリコン膜１６内のｎ型不純物が、単結晶真性ベ
ース領域１１の表面領域内へ拡散してｎ+ 型単結晶エミ
ッタ領域１５が形成される。
の製造過程において、シリコン窒化膜８とポリシリコン
膜７を貫通するように第１の開口１０１が形成され、シ
リコン酸化膜６を貫通するように第２の開口１０２が形
成されてコレクタ用エピタキシャル層３が露出されてい
る状態で、気相エピタキシャル成長法により、コレクタ
用エピタキシャル層３の上にｐ+ 型単結晶シリコン単結
晶真性ベース領域１１を形成し、ベース電極用ポリシリ
コン膜７の側面と露出下面との上にｐ+ 型ポリシリコン
膜１２を形成する。コレクタ用エピタキシャル層３は単
結晶であるので、コレクタ用エピタキシャル層３の上に
形成される単結晶真性ベース領域１１は、同様に単結晶
になる。一方、ベース電極用ポリシリコン膜７は多結晶
であるので、ベース電極用ポリシリコン膜７の側面と露
出下面との上に形成されるｐ+ 型シリコン膜１２は、同
様に多結晶となる。更に、全体を覆うようにシリコン酸
化膜を形成した後、異方性エッチングによりエッチバッ
クして開口の側壁を覆うようにシリコン酸化膜１３を形
成する。その後、ｎ++ポリシリコンを堆積して更にパタ
ーニングしてエミッタ電極用ポリシリコン膜１６を形成
する。そのあと、熱処理することにより、エミッタ電極
用ポリシリコン膜１６内のｎ型不純物が、単結晶真性ベ
ース領域１１の表面領域内へ拡散してｎ+ 型単結晶エミ
ッタ領域１５が形成される。
【００２７】ここで、ベース電極用ポリシリコン膜７を
考えると、無添加（＝すなわち、不純物を添加しない）
ポリシリコンを約６００〜６５０℃の温度範囲で堆積し
た場合、ポリシリコンのグレイン・サイズは０．０３〜
０．３μｍであり、配向性は｛１１０｝であることが報
告されている。すなわち、基板面に平行に優先的に｛１
１０｝面が形成される。そして、不純物を導入後に不純
物原子活性化のための熱処理を施すと、グレイン・サイ
ズは、０．５〜３μｍとなり、当初の大きさよりも大き
くなる。一方、第１の開口１０１を形成する場合のよう
に、ポリシリコンをほぼ垂直にドライエッチして形成さ
れる側面の結晶面方位は、｛１１０｝面と直角をなす面
方位であるが、高次の面方位まで考慮するならば無限に
ある。
考えると、無添加（＝すなわち、不純物を添加しない）
ポリシリコンを約６００〜６５０℃の温度範囲で堆積し
た場合、ポリシリコンのグレイン・サイズは０．０３〜
０．３μｍであり、配向性は｛１１０｝であることが報
告されている。すなわち、基板面に平行に優先的に｛１
１０｝面が形成される。そして、不純物を導入後に不純
物原子活性化のための熱処理を施すと、グレイン・サイ
ズは、０．５〜３μｍとなり、当初の大きさよりも大き
くなる。一方、第１の開口１０１を形成する場合のよう
に、ポリシリコンをほぼ垂直にドライエッチして形成さ
れる側面の結晶面方位は、｛１１０｝面と直角をなす面
方位であるが、高次の面方位まで考慮するならば無限に
ある。
【００２８】他方、エミッタ領域の寸法は、回路構成の
際に種々の寸法が必要となる。例えば、エミッタの長手
方向の寸法として、２μｍ程度から１６μｍや３２μｍ
の寸法まで使用することもある。しかも、実効エミッタ
面積が設計エミッタ面積に対応し、実効エミッタ面積に
比例してコレクタ電流が増減することが回路設計上望ま
しい。また、同じ寸法のトランジスタは、ほぼ同じコレ
クタ電流が流れることが望ましい。
際に種々の寸法が必要となる。例えば、エミッタの長手
方向の寸法として、２μｍ程度から１６μｍや３２μｍ
の寸法まで使用することもある。しかも、実効エミッタ
面積が設計エミッタ面積に対応し、実効エミッタ面積に
比例してコレクタ電流が増減することが回路設計上望ま
しい。また、同じ寸法のトランジスタは、ほぼ同じコレ
クタ電流が流れることが望ましい。
【００２９】従って、エミッタの長手方向の寸法が小さ
い場合、ポリシリコン膜７に形成された開口１０１の内
面には、さほど多くない数の複数の結晶粒（グレイン）
が露出しており、上述したように、その開口１０１内面
に露出している各結晶粒の表面の結晶面方位は、｛１１
０｝面と直角をなす面方位であるが、高次の面方位まで
考慮するならは、同一開口１０１内でも様々異なり、且
つ、開口１０１毎に比較するならば、開口１０１毎に異
なる。シリコンのエピタキシャル成長は、成長の種とな
る面の結晶面方位に依存して相当異なる。従って、開口
１０１毎に比較するならば、第１の開口１０１が小さい
場合、開口１０１内面に露出している結晶面方位が異な
り、その結果、ベース電極用ポリシリコン膜７の側面と
露出下面から成長するポリシリコン膜１２のせり出し寸
法が、開口１０１毎に大きく異なってくる。
い場合、ポリシリコン膜７に形成された開口１０１の内
面には、さほど多くない数の複数の結晶粒（グレイン）
が露出しており、上述したように、その開口１０１内面
に露出している各結晶粒の表面の結晶面方位は、｛１１
０｝面と直角をなす面方位であるが、高次の面方位まで
考慮するならは、同一開口１０１内でも様々異なり、且
つ、開口１０１毎に比較するならば、開口１０１毎に異
なる。シリコンのエピタキシャル成長は、成長の種とな
る面の結晶面方位に依存して相当異なる。従って、開口
１０１毎に比較するならば、第１の開口１０１が小さい
場合、開口１０１内面に露出している結晶面方位が異な
り、その結果、ベース電極用ポリシリコン膜７の側面と
露出下面から成長するポリシリコン膜１２のせり出し寸
法が、開口１０１毎に大きく異なってくる。
【００３０】すなわち、従来例では、真性ベース領域を
選択的エピタキシャル成長方法で形成する際に、ベース
電極用ポリシリコンの側面が完全に露出した状態で形成
されるために、ベース電極用ポリシリコンの側面に成長
したポリシリコン膜１２の膜厚は、開口１０１毎にバラ
ツキを持つ。そのあと、シリコン酸化膜が全体を覆うよ
うに形成された後、異方性エッチングによりエッチバッ
クして開口の側壁を覆うようにシリコン酸化膜１３を形
成すると、開口の側壁を覆うシリコン酸化膜１３により
画成される開口の大きさにも、開口１０１毎にバラツキ
が生じる。すなわち、シリコン酸化膜１３により画成さ
れる開口により露出される単結晶真性ベース領域１１の
露出表面積にバラツキが生じる。そして、ｎ++ポリシリ
コンを堆積して更にパターニングして形成されたｎ++型
のエミッタ電極用ポリシリコン膜１６を熱処理すること
により、エミッタ電極用ポリシリコン膜１６内のｎ型不
純物が、単結晶真性ベース領域１１の表面領域内へ拡散
してｎ+ 型単結晶エミッタ領域１５が形成されるため、
ｎ+ 型単結晶エミッタ領域１５の寸法にも、開口１０１
毎にバラツキが生じる。すなわち、エミッタ面積にバラ
ツキが生じる。その結果、以上の構成を有する縦型バイ
ポーラトランジスタの電気的特性にバラツキが生じ、上
述したΔＶＢが大きくなる。
選択的エピタキシャル成長方法で形成する際に、ベース
電極用ポリシリコンの側面が完全に露出した状態で形成
されるために、ベース電極用ポリシリコンの側面に成長
したポリシリコン膜１２の膜厚は、開口１０１毎にバラ
ツキを持つ。そのあと、シリコン酸化膜が全体を覆うよ
うに形成された後、異方性エッチングによりエッチバッ
クして開口の側壁を覆うようにシリコン酸化膜１３を形
成すると、開口の側壁を覆うシリコン酸化膜１３により
画成される開口の大きさにも、開口１０１毎にバラツキ
が生じる。すなわち、シリコン酸化膜１３により画成さ
れる開口により露出される単結晶真性ベース領域１１の
露出表面積にバラツキが生じる。そして、ｎ++ポリシリ
コンを堆積して更にパターニングして形成されたｎ++型
のエミッタ電極用ポリシリコン膜１６を熱処理すること
により、エミッタ電極用ポリシリコン膜１６内のｎ型不
純物が、単結晶真性ベース領域１１の表面領域内へ拡散
してｎ+ 型単結晶エミッタ領域１５が形成されるため、
ｎ+ 型単結晶エミッタ領域１５の寸法にも、開口１０１
毎にバラツキが生じる。すなわち、エミッタ面積にバラ
ツキが生じる。その結果、以上の構成を有する縦型バイ
ポーラトランジスタの電気的特性にバラツキが生じ、上
述したΔＶＢが大きくなる。
【００３１】そこで、本発明者は、ベース電極用ポリシ
リコンの側面からの多結晶膜の選択的エピタキシャル成
長のバラツキの影響されずに、電気的特性のバラツキが
少ないトランジスタの製造方法及びトランジスタの構造
を発明したものである。すなわち、本発明の第１及び第
６の特徴によるように、ベース電極用ポリシリコンに相
当する第１の半導体層の側面の一部に絶縁側壁を形成
し、その絶縁側壁の厚さ（＝Ｗsw）を電極用ポリシリコ
ンの側面に成長する多結晶膜（第３の半導体層に相当）
の厚さのバラツキの範囲の最大厚さ（＝Ｗcrystal）よ
りも厚くする（すなわち、Ｗsw＞Ｗcrystal）。
リコンの側面からの多結晶膜の選択的エピタキシャル成
長のバラツキの影響されずに、電気的特性のバラツキが
少ないトランジスタの製造方法及びトランジスタの構造
を発明したものである。すなわち、本発明の第１及び第
６の特徴によるように、ベース電極用ポリシリコンに相
当する第１の半導体層の側面の一部に絶縁側壁を形成
し、その絶縁側壁の厚さ（＝Ｗsw）を電極用ポリシリコ
ンの側面に成長する多結晶膜（第３の半導体層に相当）
の厚さのバラツキの範囲の最大厚さ（＝Ｗcrystal）よ
りも厚くする（すなわち、Ｗsw＞Ｗcrystal）。
【００３２】この特徴により、ベース電極用ポリシリコ
ン膜の側面からエピタキシャル成長する多結晶膜の厚さ
にバラツキがあっても、すなわち、ベース電極用ポリシ
リコン膜に形成した開口内部に向かっての多結晶膜のせ
り出し寸法にバラツキがあっても、エミッタ電極用ポリ
シリコン（第５の半導体層に相当）が堆積される真性ベ
ース領域（第４の半導体層に相当）上の開口の寸法が、
ベース電極用ポリシリコン膜に形成した開口内部に向か
っての多結晶膜のせり出し寸法ではなく、ベース電極用
ポリシリコンの側面の一部に形成された側壁により規制
される結果、エミッタ面積のバラツキが大幅に抑制さ
れ、電気的特性への影響が少なくなる。更に、本発明の
第２〜５及び第７〜１０の特徴によるように、ベース電
極用ポリシリコンに相当する第１の半導体層を単結晶化
する。その結果、ベース電極用ポリシリコン膜に形成し
た開口内部に向かっての半導体膜のせり出し寸法のバラ
ツキが抑制され、エミッタ面積のバラツキが大幅に抑制
され、電気的特性への影響が少なくなる。
ン膜の側面からエピタキシャル成長する多結晶膜の厚さ
にバラツキがあっても、すなわち、ベース電極用ポリシ
リコン膜に形成した開口内部に向かっての多結晶膜のせ
り出し寸法にバラツキがあっても、エミッタ電極用ポリ
シリコン（第５の半導体層に相当）が堆積される真性ベ
ース領域（第４の半導体層に相当）上の開口の寸法が、
ベース電極用ポリシリコン膜に形成した開口内部に向か
っての多結晶膜のせり出し寸法ではなく、ベース電極用
ポリシリコンの側面の一部に形成された側壁により規制
される結果、エミッタ面積のバラツキが大幅に抑制さ
れ、電気的特性への影響が少なくなる。更に、本発明の
第２〜５及び第７〜１０の特徴によるように、ベース電
極用ポリシリコンに相当する第１の半導体層を単結晶化
する。その結果、ベース電極用ポリシリコン膜に形成し
た開口内部に向かっての半導体膜のせり出し寸法のバラ
ツキが抑制され、エミッタ面積のバラツキが大幅に抑制
され、電気的特性への影響が少なくなる。
【００３３】また、選択的結晶成長法によって形成され
る真性ベース領域用単結晶膜の膜厚ＷBを、コレクタ用
エピタキシャル層の上面とベース電極用ポリシリコン膜
の下面との間隔ｄより厚くすることにより〔ＷB＞
ｄ〕、真性ベースとベース電極用ポリシリコン膜とを単
結晶の成長だけで接続することができる。従って、日本
国特許第２５５１３５３号に係る特許公報にて開示した
縦型バイポーラトランジスタの場合のような真性ベース
がベース電極用ポリシリコン膜につながらない問題を回
避することができる。更に、選択的結晶成長直前の絶縁
膜のエッチングによってコレクタ用エピタキシャル層の
表面を露出させる際に同時にエッチングされるベース電
極用ポリシリコン膜の側面を最初に被覆する〔シリコン
窒化物以外の〕絶縁膜の膜厚ｘと、ＷBとｄとの関係
を、 ｄ＜ＷB＜ｄ＋ｘ と設定することにより、真性ベース領域用単結晶膜がシ
リコン窒化膜とは直接接触しないので、日本国特許第２
５５１３５３号に係る公報にて開示した縦型バイポーラ
トランジスタの場合のようなリーク電流の増加を防ぐこ
とができる。
る真性ベース領域用単結晶膜の膜厚ＷBを、コレクタ用
エピタキシャル層の上面とベース電極用ポリシリコン膜
の下面との間隔ｄより厚くすることにより〔ＷB＞
ｄ〕、真性ベースとベース電極用ポリシリコン膜とを単
結晶の成長だけで接続することができる。従って、日本
国特許第２５５１３５３号に係る特許公報にて開示した
縦型バイポーラトランジスタの場合のような真性ベース
がベース電極用ポリシリコン膜につながらない問題を回
避することができる。更に、選択的結晶成長直前の絶縁
膜のエッチングによってコレクタ用エピタキシャル層の
表面を露出させる際に同時にエッチングされるベース電
極用ポリシリコン膜の側面を最初に被覆する〔シリコン
窒化物以外の〕絶縁膜の膜厚ｘと、ＷBとｄとの関係
を、 ｄ＜ＷB＜ｄ＋ｘ と設定することにより、真性ベース領域用単結晶膜がシ
リコン窒化膜とは直接接触しないので、日本国特許第２
５５１３５３号に係る公報にて開示した縦型バイポーラ
トランジスタの場合のようなリーク電流の増加を防ぐこ
とができる。
【００３４】更に、本願発明の第４、５及び第９、１０
によるように、第１の半導体層に形成された開口部の形
状を漏斗状に上に向かって拡がるようにした場合には、
エミッタが微細化された場合であっても、エミッタ電極
用ポリシリコンを堆積する際のステップカバレッジを改
善することができる。そのためエミッタ開口内にエミッ
タ電極用ポリシリコンのボイドが発生するするのを防止
してエミッタ寄生抵抗が増大するのを防止することがで
きる。更に、エミッタ電極用ポリシリコン膜がエミッタ
開口の上端部で太く形成されることにより、エミッタ寄
生抵抗を低く抑えることが可能になる。
によるように、第１の半導体層に形成された開口部の形
状を漏斗状に上に向かって拡がるようにした場合には、
エミッタが微細化された場合であっても、エミッタ電極
用ポリシリコンを堆積する際のステップカバレッジを改
善することができる。そのためエミッタ開口内にエミッ
タ電極用ポリシリコンのボイドが発生するするのを防止
してエミッタ寄生抵抗が増大するのを防止することがで
きる。更に、エミッタ電極用ポリシリコン膜がエミッタ
開口の上端部で太く形成されることにより、エミッタ寄
生抵抗を低く抑えることが可能になる。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。まず、本発明を実施したｎｐ
ｎ型バイポーラ・トランジスタに関して説明をするが、
ｐｎｐ型バイポーラ・トランジスタへも本発明は適用可
能である。また、別の実施の形態として後で説明するよ
うに、本発明は、ＪＦＥＴなどのような電界効果トラン
ジスタにも適用可能である。
図面を参照して説明する。まず、本発明を実施したｎｐ
ｎ型バイポーラ・トランジスタに関して説明をするが、
ｐｎｐ型バイポーラ・トランジスタへも本発明は適用可
能である。また、別の実施の形態として後で説明するよ
うに、本発明は、ＪＦＥＴなどのような電界効果トラン
ジスタにも適用可能である。
【００３６】［第１の実施の形態］図１は、本発明の第
１の実施の形態となる半導体装置の縦断面図である。結
晶の面方位が（１００）であり、その抵抗率が１０から
２０Ω・ｃｍであるｐ- 型シリコン基板１の表面の数μ
ｍ厚の領域には、２種類の埋め込み層が形成されてい
る。２種類の埋め込み層は、ｎ+ 型埋め込み層２−ａ
と、チャンネルストッパー用のｐ+ 型埋め込み層２−ｂ
とであり、相互に分離されて存在する。これらの埋め込
み層の表面、及び埋め込み層が存在していない領域のシ
リコン基板の表面に、ｎ- 型のコレクタ用エピタキシャ
ル層３がある。
１の実施の形態となる半導体装置の縦断面図である。結
晶の面方位が（１００）であり、その抵抗率が１０から
２０Ω・ｃｍであるｐ- 型シリコン基板１の表面の数μ
ｍ厚の領域には、２種類の埋め込み層が形成されてい
る。２種類の埋め込み層は、ｎ+ 型埋め込み層２−ａ
と、チャンネルストッパー用のｐ+ 型埋め込み層２−ｂ
とであり、相互に分離されて存在する。これらの埋め込
み層の表面、及び埋め込み層が存在していない領域のシ
リコン基板の表面に、ｎ- 型のコレクタ用エピタキシャ
ル層３がある。
【００３７】エピタキシャル成長中に、埋め込み層から
成長層へのオートドーピング及び拡散によって、不純物
が、当初の埋め込み層領域よりもエピタキシャル層へ若
干広がっている。ｎ型不純物濃度が５×１０16ｃｍ-3以
下の領域の厚さをもって、実効的なコレクタ用エピタキ
シャル層の厚さを定義するならば、コレクタ用エピタキ
シャル層の厚さは、約０．６０μｍであった。素子分離
のために、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏ
ｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成されるシリコ
ン酸化膜４は、ｐ+ 型埋め込み層２−ｂに到達する深さ
まで、コレクタ用エピタキシャル層をシリコン酸化膜に
変換している。
成長層へのオートドーピング及び拡散によって、不純物
が、当初の埋め込み層領域よりもエピタキシャル層へ若
干広がっている。ｎ型不純物濃度が５×１０16ｃｍ-3以
下の領域の厚さをもって、実効的なコレクタ用エピタキ
シャル層の厚さを定義するならば、コレクタ用エピタキ
シャル層の厚さは、約０．６０μｍであった。素子分離
のために、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏ
ｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成されるシリコ
ン酸化膜４は、ｐ+ 型埋め込み層２−ｂに到達する深さ
まで、コレクタ用エピタキシャル層をシリコン酸化膜に
変換している。
【００３８】また、ｎ- 型のコレクタ用エピタキシャル
層の一部に、高濃度に不純物を添加することにより、ｎ
+ 型埋め込み層２−ａと接続されたｎ+ 型のコレクタ引
き出し領域５が形成されている。ここまでに述べた部分
をまとめて、シリコン基体１００と呼ぶが、このシリコ
ン基体１００が、基板とも見做されるものでもある。基
体１００の上にはシリコン酸化膜６が形成され、その上
にはｐ+ 型のベース電極用ポリシリコン膜７が選択的に
形成されている。ベース電極用ポリシリコン膜７に形成
された第１の開口１０１及びシリコン酸化膜６に形成さ
れた第２の開口１０２によって、コレクタ用エピタキシ
ャル層３が露出されている。このポリシリコン膜７に形
成された第１の開口１０１は、第２の開口１０２の端部
から第２の開口内に水平にせり出している。
層の一部に、高濃度に不純物を添加することにより、ｎ
+ 型埋め込み層２−ａと接続されたｎ+ 型のコレクタ引
き出し領域５が形成されている。ここまでに述べた部分
をまとめて、シリコン基体１００と呼ぶが、このシリコ
ン基体１００が、基板とも見做されるものでもある。基
体１００の上にはシリコン酸化膜６が形成され、その上
にはｐ+ 型のベース電極用ポリシリコン膜７が選択的に
形成されている。ベース電極用ポリシリコン膜７に形成
された第１の開口１０１及びシリコン酸化膜６に形成さ
れた第２の開口１０２によって、コレクタ用エピタキシ
ャル層３が露出されている。このポリシリコン膜７に形
成された第１の開口１０１は、第２の開口１０２の端部
から第２の開口内に水平にせり出している。
【００３９】ベース電極用ポリシリコン膜７は、シリコ
ン窒化膜８によって被覆されている。第１の開口１０１
の側面には、シリコン酸化膜９、シリコン窒化膜１０の
順番に堆積されて形成された絶縁側壁が存在する。第２
の開口１０２内部でコレクタ用エピタキシャル層３の上
に、単結晶真性ベース領域１１がある。ベース電極用ポ
リシリコン膜７の側面の下部（すなわちシリコン酸化膜
９の側壁で覆われていない部分）には、ｐ+ 型ポリシリ
コン膜１２が形成されている。ｐ+ 型ポリシリコン膜１
２は、ベース電極用ポリシリコン膜７と単結晶真性ベー
ス領域１１との間を接続している。真性ベース領域１１
上の中央領域には、ｎ+ 型単結晶エミッタ領域１５が存
在する。
ン窒化膜８によって被覆されている。第１の開口１０１
の側面には、シリコン酸化膜９、シリコン窒化膜１０の
順番に堆積されて形成された絶縁側壁が存在する。第２
の開口１０２内部でコレクタ用エピタキシャル層３の上
に、単結晶真性ベース領域１１がある。ベース電極用ポ
リシリコン膜７の側面の下部（すなわちシリコン酸化膜
９の側壁で覆われていない部分）には、ｐ+ 型ポリシリ
コン膜１２が形成されている。ｐ+ 型ポリシリコン膜１
２は、ベース電極用ポリシリコン膜７と単結晶真性ベー
ス領域１１との間を接続している。真性ベース領域１１
上の中央領域には、ｎ+ 型単結晶エミッタ領域１５が存
在する。
【００４０】シリコン酸化膜１３は、開口の側壁となっ
ている。ベース領域直下のコレクタ用エピタキシャル層
の内で、ベースとｎ+ 型埋め込み層との間の領域は、本
来のコレクタ用エピタキシャル層の不純物濃度よりも高
濃度に不純物が添加されたｎ型コレクタ領域１４があ
る。単結晶シリコンによるｎ+ 型単結晶エミッタ領域１
５上には、エミッタ電極用ポリシリコン膜１６が存在す
る。これらの領域全ては、シリコン酸化膜１７で被覆さ
れている。
ている。ベース領域直下のコレクタ用エピタキシャル層
の内で、ベースとｎ+ 型埋め込み層との間の領域は、本
来のコレクタ用エピタキシャル層の不純物濃度よりも高
濃度に不純物が添加されたｎ型コレクタ領域１４があ
る。単結晶シリコンによるｎ+ 型単結晶エミッタ領域１
５上には、エミッタ電極用ポリシリコン膜１６が存在す
る。これらの領域全ては、シリコン酸化膜１７で被覆さ
れている。
【００４１】更に、シリコン酸化膜１７を貫通し、更に
は場所により、シリコン窒化膜８、シリコン酸化膜６を
も貫通するコンタクト孔が形成され、それらコンタクト
孔を充填するようにアルミニウム系合金などの金属膜が
形成され更にパターニングされて、エミッタ用アルミニ
ウム合金電極１８−ａ、ベース用アルミニウム合金電極
１８−ｂ及びコレクタ用アルミニウム合金電極１８−ｃ
は形成されている。これらエミッタ用アルミニウム合金
電極１８−ａ、ベース用アルミニウム合金電極１８−ｂ
及びコレクタ用アルミニウム合金電極１８−ｃは、エミ
ッタ電極用ポリシリコン膜１６、ベース電極用ポリシリ
コン膜７及びコレクタ引き出し領域５に、それぞれ接触
している。
は場所により、シリコン窒化膜８、シリコン酸化膜６を
も貫通するコンタクト孔が形成され、それらコンタクト
孔を充填するようにアルミニウム系合金などの金属膜が
形成され更にパターニングされて、エミッタ用アルミニ
ウム合金電極１８−ａ、ベース用アルミニウム合金電極
１８−ｂ及びコレクタ用アルミニウム合金電極１８−ｃ
は形成されている。これらエミッタ用アルミニウム合金
電極１８−ａ、ベース用アルミニウム合金電極１８−ｂ
及びコレクタ用アルミニウム合金電極１８−ｃは、エミ
ッタ電極用ポリシリコン膜１６、ベース電極用ポリシリ
コン膜７及びコレクタ引き出し領域５に、それぞれ接触
している。
【００４２】以下に、上述した第１の実施の形態の半導
体装置の製造方法を図２から図９を参照して説明する。
図２は、基体１００上にシリコン酸化膜６が形成された
段階の縦断面図である。まず、（１００）結晶面をも
ち、抵抗率が約１０から２０Ω・ｃｍであるｐ−型シリ
コン基板１の表面領域にｎ+ 型埋め込み層２−ａ及びｐ
+ 型埋め込み層２−ｂを形成する。その方法は、シリコ
ン基板１上に、通常のＣＶＤ法または熱酸化法により、
シリコン酸化膜（図示せず）を形成する。シリコン酸化
膜の厚さは、数１００ｎｍである（３００ｎｍから７０
０ｎｍの厚さが適しており、例えば５００ｎｍを例とし
て以下説明）。そのシリコン酸化膜を形成後、通常のフ
ォトリソグラフィ法によって、シリコン酸化膜上にフォ
トレジストをパターニングする。
体装置の製造方法を図２から図９を参照して説明する。
図２は、基体１００上にシリコン酸化膜６が形成された
段階の縦断面図である。まず、（１００）結晶面をも
ち、抵抗率が約１０から２０Ω・ｃｍであるｐ−型シリ
コン基板１の表面領域にｎ+ 型埋め込み層２−ａ及びｐ
+ 型埋め込み層２−ｂを形成する。その方法は、シリコ
ン基板１上に、通常のＣＶＤ法または熱酸化法により、
シリコン酸化膜（図示せず）を形成する。シリコン酸化
膜の厚さは、数１００ｎｍである（３００ｎｍから７０
０ｎｍの厚さが適しており、例えば５００ｎｍを例とし
て以下説明）。そのシリコン酸化膜を形成後、通常のフ
ォトリソグラフィ法によって、シリコン酸化膜上にフォ
トレジストをパターニングする。
【００４３】このフォトレジストをマスク材として、通
常のウエット・エッチング法により（すなわちＨＦ系の
液を用いて）、表面のシリコン酸化膜を選択的に除去す
る。引き続き、有機系溶液を用いてフォトレジストを除
去した後、次にフォトリソグラフィ工程での位置あわせ
のためにシリコン酸化膜開口内部のシリコン基板表面を
２０ｎｍ〜５０ｎｍ酸化した後、ヒ素のイオン注入によ
りシリコン酸化膜が薄い領域のシリコン基板にヒ素を選
択的に導入する。
常のウエット・エッチング法により（すなわちＨＦ系の
液を用いて）、表面のシリコン酸化膜を選択的に除去す
る。引き続き、有機系溶液を用いてフォトレジストを除
去した後、次にフォトリソグラフィ工程での位置あわせ
のためにシリコン酸化膜開口内部のシリコン基板表面を
２０ｎｍ〜５０ｎｍ酸化した後、ヒ素のイオン注入によ
りシリコン酸化膜が薄い領域のシリコン基板にヒ素を選
択的に導入する。
【００４４】イオン注入の加速エネルギーは、マスク材
となるシリコン酸化膜を突き抜けない程度に低い必要が
ある。また、イオン注入する不純物の量としては、埋め
込み層の不純物濃度が、１×１０19ｃｍ-3台となる条件
が適当であり、エネルギー７０ｋｅＶ、ドース量５×１
０15ｃｍ-2を用いた（注入条件としては、例えば、エネ
ルギー５０ｋｅＶ〜１２０ｋｅＶで、ドース量１×１０
15〜２×１０16ｃｍ-2が適当である）。次にイオン注入
された際の損傷回復、ヒ素の活性化、及び押し込みの為
に、１０００℃〜１１５０℃の温度で処理する（ここで
は、１１００℃、２時間、窒素雰囲気中の熱処理をし
た）。このようにしてｎ+ 型埋め込み層２−ａが形成さ
れる。
となるシリコン酸化膜を突き抜けない程度に低い必要が
ある。また、イオン注入する不純物の量としては、埋め
込み層の不純物濃度が、１×１０19ｃｍ-3台となる条件
が適当であり、エネルギー７０ｋｅＶ、ドース量５×１
０15ｃｍ-2を用いた（注入条件としては、例えば、エネ
ルギー５０ｋｅＶ〜１２０ｋｅＶで、ドース量１×１０
15〜２×１０16ｃｍ-2が適当である）。次にイオン注入
された際の損傷回復、ヒ素の活性化、及び押し込みの為
に、１０００℃〜１１５０℃の温度で処理する（ここで
は、１１００℃、２時間、窒素雰囲気中の熱処理をし
た）。このようにしてｎ+ 型埋め込み層２−ａが形成さ
れる。
【００４５】５００ｎｍ厚のシリコン酸化膜をＨＦ系の
液で全て除去し、酸化による例えば１００ｎｍ厚のシリ
コン酸化膜（５０ｎｍ〜２５０ｎｍの厚さが適当）の形
成、フォトレジストのパターニング、ボロンのイオン注
入（エネルギー５０ｋｅＶ、ドース量１×１０14ｃ
ｍ-2）、レジストの除去、活性化の熱処理（１０００
℃、１時間、窒素雰囲気中）を行い、チャンネルストッ
パー用のｐ+ 型埋め込み層２−ｂを形成する。
液で全て除去し、酸化による例えば１００ｎｍ厚のシリ
コン酸化膜（５０ｎｍ〜２５０ｎｍの厚さが適当）の形
成、フォトレジストのパターニング、ボロンのイオン注
入（エネルギー５０ｋｅＶ、ドース量１×１０14ｃ
ｍ-2）、レジストの除去、活性化の熱処理（１０００
℃、１時間、窒素雰囲気中）を行い、チャンネルストッ
パー用のｐ+ 型埋め込み層２−ｂを形成する。
【００４６】次にシリコン酸化膜を全面除去した後に、
通常の方法によってｎ- 型シリコンエピタキシャル層３
を形成する。成長温度は、９５０℃〜１０５０℃が適当
であり、原料ガスは、ＳｉＨ4 またはＳｉＨ2 Ｃｌ2 を
用い、ドーピングガスとしてＰＨ3 を用いる。コレクタ
用エピタキシャル層３は、５×１０15〜５×１０16ｃｍ
-3の不純物（＝リン）を含有し、厚さが０．３μｍ〜
１．３μｍが適当である。ここでは、５×１０16ｃｍ-3
以下の濃度の厚さが、約０．６μｍであった。このよう
にして埋め込み層上に、コレクタ用エピタキシャル層３
を形成する。
通常の方法によってｎ- 型シリコンエピタキシャル層３
を形成する。成長温度は、９５０℃〜１０５０℃が適当
であり、原料ガスは、ＳｉＨ4 またはＳｉＨ2 Ｃｌ2 を
用い、ドーピングガスとしてＰＨ3 を用いる。コレクタ
用エピタキシャル層３は、５×１０15〜５×１０16ｃｍ
-3の不純物（＝リン）を含有し、厚さが０．３μｍ〜
１．３μｍが適当である。ここでは、５×１０16ｃｍ-3
以下の濃度の厚さが、約０．６μｍであった。このよう
にして埋め込み層上に、コレクタ用エピタキシャル層３
を形成する。
【００４７】次に素子分離のためのＬＯＣＯＳ法により
シリコン酸化膜４を形成する。まずエピタキシャル層３
の表面に２０ｎｍ〜５０ｎｍの熱酸化膜（図示せず）を
形成しシリコン窒化膜（図示せず）を厚さ７０ｎｍ〜１
５０ｎｍ形成する。引き続き、フォトレジスト（図示せ
ず）を堆積して、フォトリソグラフィによってそのフォ
トレジストをパターニングして、そのフォトレジストを
マスクとしてドライエッチングによりシリコン窒化膜及
びシリコン酸化膜を選択的に除去する。
シリコン酸化膜４を形成する。まずエピタキシャル層３
の表面に２０ｎｍ〜５０ｎｍの熱酸化膜（図示せず）を
形成しシリコン窒化膜（図示せず）を厚さ７０ｎｍ〜１
５０ｎｍ形成する。引き続き、フォトレジスト（図示せ
ず）を堆積して、フォトリソグラフィによってそのフォ
トレジストをパターニングして、そのフォトレジストを
マスクとしてドライエッチングによりシリコン窒化膜及
びシリコン酸化膜を選択的に除去する。
【００４８】引き続き、コレクタ用エピタキシャル層３
もエッチングして、コレクタ用エピタキシャル層３の表
面に溝を形成する。溝の深さ（＝エッチングするシリコ
ンの深さ）は、ＬＯＣＯＳ法で形成される酸化膜厚の半
分程度が適当である。フォトレジストを除去後、素子領
域がシリコン窒化膜により保護された状態で酸化するこ
とにより、素子分離のためのシリコン酸化膜すなわちＬ
ＯＣＯＳ酸化膜４が形成される。ＬＯＣＯＳ酸化膜は、
チャンネルストッパー用のｐ+ 型埋め込み層２−ｂに達
する厚さが適当であり、たとえば３００ｎｍ〜１３００
ｎｍである。ここでは、約６００ｎｍであった。シリコ
ン窒化膜は、熱したリン酸によって取り除く。次にコレ
クタ抵抗を下げるためにｎ+ 型のコレクタ引き出し領域
５を形成する。方法としては、拡散やイオン注入法によ
ってリンをこの領域にドープする。すなわち、フォトリ
ソグラフィで、コレクタ引き出し領域のみが開口したフ
ォトレジストを形成し、リンを加速エネルギー１００ｋ
ｅＶ、ドーズ量５×１０15ｃｍ -2の条件でイオン注入す
る。
もエッチングして、コレクタ用エピタキシャル層３の表
面に溝を形成する。溝の深さ（＝エッチングするシリコ
ンの深さ）は、ＬＯＣＯＳ法で形成される酸化膜厚の半
分程度が適当である。フォトレジストを除去後、素子領
域がシリコン窒化膜により保護された状態で酸化するこ
とにより、素子分離のためのシリコン酸化膜すなわちＬ
ＯＣＯＳ酸化膜４が形成される。ＬＯＣＯＳ酸化膜は、
チャンネルストッパー用のｐ+ 型埋め込み層２−ｂに達
する厚さが適当であり、たとえば３００ｎｍ〜１３００
ｎｍである。ここでは、約６００ｎｍであった。シリコ
ン窒化膜は、熱したリン酸によって取り除く。次にコレ
クタ抵抗を下げるためにｎ+ 型のコレクタ引き出し領域
５を形成する。方法としては、拡散やイオン注入法によ
ってリンをこの領域にドープする。すなわち、フォトリ
ソグラフィで、コレクタ引き出し領域のみが開口したフ
ォトレジストを形成し、リンを加速エネルギー１００ｋ
ｅＶ、ドーズ量５×１０15ｃｍ -2の条件でイオン注入す
る。
【００４９】フォトレジスト除去後、注入されたリンの
活性化及びイオン注入損傷回復のために、熱処理とし
て、１０００℃、３０分の窒素雰囲気中で処理する。以
上によりシリコン基体１００が構成される。次いで、こ
のシリコン基体１００の表面を、シリコン酸化膜６で覆
う。その膜厚としては、真性ベースの厚さと同程度が適
当であり、ここでは、５０ｎｍであった。
活性化及びイオン注入損傷回復のために、熱処理とし
て、１０００℃、３０分の窒素雰囲気中で処理する。以
上によりシリコン基体１００が構成される。次いで、こ
のシリコン基体１００の表面を、シリコン酸化膜６で覆
う。その膜厚としては、真性ベースの厚さと同程度が適
当であり、ここでは、５０ｎｍであった。
【００５０】次に、図３に示すように、ポリシリコン膜
を堆積する。ポリシリコン膜の厚さとしては、１５０ｎ
ｍ〜３５０ｎｍが適当であり、ここでは２５０ｎｍであ
った。このポリシリコン膜には、ボロンをイオン注入す
る。注入エネルギーは、ポリシリコンを突き抜けない程
度に低いエネルギーであり、ドーズ量は不純物濃度が約
１×１０20ｃｍ-3となる程度に高濃度になる必要があ
る。ここでは、注入エネルギー１０ｋｅＶ、ドーズ量１
×１０16ｃｍ-2であった。次にフォトレジストを堆積し
てパターニングした後ドライエッチングにより不要なポ
リシリコンを除去する。このようにしてｐ+ 型ベース電
極用ポリシリコン膜７が形成される。
を堆積する。ポリシリコン膜の厚さとしては、１５０ｎ
ｍ〜３５０ｎｍが適当であり、ここでは２５０ｎｍであ
った。このポリシリコン膜には、ボロンをイオン注入す
る。注入エネルギーは、ポリシリコンを突き抜けない程
度に低いエネルギーであり、ドーズ量は不純物濃度が約
１×１０20ｃｍ-3となる程度に高濃度になる必要があ
る。ここでは、注入エネルギー１０ｋｅＶ、ドーズ量１
×１０16ｃｍ-2であった。次にフォトレジストを堆積し
てパターニングした後ドライエッチングにより不要なポ
リシリコンを除去する。このようにしてｐ+ 型ベース電
極用ポリシリコン膜７が形成される。
【００５１】ベース電極用ポリシリコン膜７を含む全面
上にシリコン窒化膜８を形成した後に、開口を形成する
ためのフォトリソグラフィのパターニングをする。すな
わち、シリコン窒化膜８をＬＰＣＶＤ法によって約３０
０ｎｍ堆積する（シリコン窒化膜の膜厚は、１００ｎｍ
〜５００ｎｍが適当である）。次に、フォトレジストを
堆積した後、通常のフォトリソグラフィによって、フォ
トレジストの将来真性ベースを形成する部分に開口を形
成する。引き続きこのフォトレジストをマスクとして異
方性ドライエッチングによりシリコン窒化膜８とベース
電極用ポリシリコン膜７とを連続して除去する。ここ
で、ベース電極用ポリシリコン膜７で形成された開口
を、第１の開口１０１とする。
上にシリコン窒化膜８を形成した後に、開口を形成する
ためのフォトリソグラフィのパターニングをする。すな
わち、シリコン窒化膜８をＬＰＣＶＤ法によって約３０
０ｎｍ堆積する（シリコン窒化膜の膜厚は、１００ｎｍ
〜５００ｎｍが適当である）。次に、フォトレジストを
堆積した後、通常のフォトリソグラフィによって、フォ
トレジストの将来真性ベースを形成する部分に開口を形
成する。引き続きこのフォトレジストをマスクとして異
方性ドライエッチングによりシリコン窒化膜８とベース
電極用ポリシリコン膜７とを連続して除去する。ここ
で、ベース電極用ポリシリコン膜７で形成された開口
を、第１の開口１０１とする。
【００５２】引き続き図４から図６を参照して説明す
る。なお、図４（ａ）から図６（ｂ）までは、第１の開
口１０１付近の領域だけを拡大して説明した図である。
図４（ａ）に示すように、ＬＰＣＶＤ法で、シリコン酸
化膜９を、ウエハ全面に形成する。このシリコン酸化膜
の厚さは、真性ベースをエピタキシャル成長する際に同
時にベース電極用ポリシリコンの側面に成長する多結晶
層の厚さのバラツキの最大の厚さ以上の厚である。ここ
では、約５０ｎｍであった。引き続き、シリコン窒化膜
１０をＬＰＣＶＤ法で形成する。窒化膜の厚さは、８０
ｎｍであった。
る。なお、図４（ａ）から図６（ｂ）までは、第１の開
口１０１付近の領域だけを拡大して説明した図である。
図４（ａ）に示すように、ＬＰＣＶＤ法で、シリコン酸
化膜９を、ウエハ全面に形成する。このシリコン酸化膜
の厚さは、真性ベースをエピタキシャル成長する際に同
時にベース電極用ポリシリコンの側面に成長する多結晶
層の厚さのバラツキの最大の厚さ以上の厚である。ここ
では、約５０ｎｍであった。引き続き、シリコン窒化膜
１０をＬＰＣＶＤ法で形成する。窒化膜の厚さは、８０
ｎｍであった。
【００５３】次いで、図４（ｂ）に示すように、異方性
ドライエッチングで、シリコン窒化膜１０とシリコン酸
化膜９をエッチバックし、シリコン酸化膜６を露出させ
る。ここで、第１の開口１０１の側面上には、シリコン
窒化膜１０とシリコン酸化膜９とからなる側壁が残る。
第１の開口１０１の側面上に残った、シリコン窒化膜１
０とシリコン酸化膜９とからなる側壁の厚さＷswは、シ
リコン酸化膜９の厚さ約５０ｎｍより当然厚い。すなわ
ち、側壁の厚さＷswは、真性ベースをエピタキシャル成
長させる際に同時にベース電極用ポリシリコンの側面に
成長する多結晶層の厚さのバラツキの最大の厚さよりも
厚い。
ドライエッチングで、シリコン窒化膜１０とシリコン酸
化膜９をエッチバックし、シリコン酸化膜６を露出させ
る。ここで、第１の開口１０１の側面上には、シリコン
窒化膜１０とシリコン酸化膜９とからなる側壁が残る。
第１の開口１０１の側面上に残った、シリコン窒化膜１
０とシリコン酸化膜９とからなる側壁の厚さＷswは、シ
リコン酸化膜９の厚さ約５０ｎｍより当然厚い。すなわ
ち、側壁の厚さＷswは、真性ベースをエピタキシャル成
長させる際に同時にベース電極用ポリシリコンの側面に
成長する多結晶層の厚さのバラツキの最大の厚さよりも
厚い。
【００５４】更に、図５（ａ）に示すように、ＨＦ系の
溶液によって、シリコン酸化膜６をエッチングして、コ
レクタ用エピタキシャル層３を露出させる。この時、シ
リコン酸化膜９もエッチングされて、ベース電極用ポリ
シリコン膜７の側面のうち、下部が露出する。このエッ
チングによって、ベース電極用ポリシリコン膜７の端面
（すなわち、第１の開口１０１）よりも、シリコン酸化
膜６が、横方向へ後退する。このシリコン酸化膜６の端
面が、上述した第２の開口１０２である。
溶液によって、シリコン酸化膜６をエッチングして、コ
レクタ用エピタキシャル層３を露出させる。この時、シ
リコン酸化膜９もエッチングされて、ベース電極用ポリ
シリコン膜７の側面のうち、下部が露出する。このエッ
チングによって、ベース電極用ポリシリコン膜７の端面
（すなわち、第１の開口１０１）よりも、シリコン酸化
膜６が、横方向へ後退する。このシリコン酸化膜６の端
面が、上述した第２の開口１０２である。
【００５５】次いで、選択的結晶成長法によって真性ベ
ースを形成する。図５（ｂ）は、選択的結晶成長法によ
って真性ベースを形成している途中の段階の断面図であ
る。成長方法としては、ＬＰＣＶＤ法、ガスソースＭＢ
Ｅ法なども可能であるが、ここではＵＨＶ（Ｕｌｔｒａ
Ｈｉｇｈ Ｖａｃｕｕｍ）／ＣＶＤ法を例として説明
する。基板温度６０５℃、Ｓｉ2 Ｈ6 流量３ｓｃｃｍが
条件の一例であり、低濃度のボロンをドープしたシリコ
ンが選択成長される。この時、ベース電極用ポリシリコ
ン膜７の側面及び下面から、ｐ+ 型ポリシリコン膜１２
ａが成長する。一方、シリコンコレクタ層３の露出した
部分にはｐ+ 型単結晶シリコン膜１１ａが成長する。
ースを形成する。図５（ｂ）は、選択的結晶成長法によ
って真性ベースを形成している途中の段階の断面図であ
る。成長方法としては、ＬＰＣＶＤ法、ガスソースＭＢ
Ｅ法なども可能であるが、ここではＵＨＶ（Ｕｌｔｒａ
Ｈｉｇｈ Ｖａｃｕｕｍ）／ＣＶＤ法を例として説明
する。基板温度６０５℃、Ｓｉ2 Ｈ6 流量３ｓｃｃｍが
条件の一例であり、低濃度のボロンをドープしたシリコ
ンが選択成長される。この時、ベース電極用ポリシリコ
ン膜７の側面及び下面から、ｐ+ 型ポリシリコン膜１２
ａが成長する。一方、シリコンコレクタ層３の露出した
部分にはｐ+ 型単結晶シリコン膜１１ａが成長する。
【００５６】図６（ａ）は、選択的結晶成長法によって
単結晶真性ベース領域１１、及び真性ベース領域１１を
ベース電極用ポリシリコン膜７に接続させているｐ+ 型
ポリシリコン膜１２を形成した段階の断面図である。ベ
ース電極用ポリシリコン膜７の側面及び下面から成長し
たｐ+ 型ポリシリコン膜１２と、シリコンコレクタ層３
の露出した部分から成長したｐ型単結晶シリコンからな
るベース領域１１とは、成長の結果、互いに接続する。
なお、不純物としてのボロン濃度は、例えば５×１０18
ｃｍ-3であり、真性ベース領域１１の膜厚は、例えば６
０ｎｍである。一方、多結晶面から成長するために厚さ
にバラツキが生じるｐ+ 型ポリシリコン膜１２の平均的
な膜厚は、例えば４０ｎｍである。
単結晶真性ベース領域１１、及び真性ベース領域１１を
ベース電極用ポリシリコン膜７に接続させているｐ+ 型
ポリシリコン膜１２を形成した段階の断面図である。ベ
ース電極用ポリシリコン膜７の側面及び下面から成長し
たｐ+ 型ポリシリコン膜１２と、シリコンコレクタ層３
の露出した部分から成長したｐ型単結晶シリコンからな
るベース領域１１とは、成長の結果、互いに接続する。
なお、不純物としてのボロン濃度は、例えば５×１０18
ｃｍ-3であり、真性ベース領域１１の膜厚は、例えば６
０ｎｍである。一方、多結晶面から成長するために厚さ
にバラツキが生じるｐ+ 型ポリシリコン膜１２の平均的
な膜厚は、例えば４０ｎｍである。
【００５７】そのあと、ＬＰＣＶＤ法で、１００ｎｍ厚
さのシリコン酸化膜を、単結晶真性ベース領域１１上を
含む表面上に形成する。引き続き異方性ドライエッチを
行い、図６（ｂ）に示すように、約１００ｎｍ厚のシリ
コン酸化膜１３を開口内部に側壁として形成する。次
に、リンをイオン注入させて、図９に示すように、ｎ型
コレクタ領域１４を真性ベース領域直下に形成する。リ
ンの注入条件の一例は、加速エネルギー２００ｋｅＶ、
ドーズ量４×１０12ｃｍ-2であった。
さのシリコン酸化膜を、単結晶真性ベース領域１１上を
含む表面上に形成する。引き続き異方性ドライエッチを
行い、図６（ｂ）に示すように、約１００ｎｍ厚のシリ
コン酸化膜１３を開口内部に側壁として形成する。次
に、リンをイオン注入させて、図９に示すように、ｎ型
コレクタ領域１４を真性ベース領域直下に形成する。リ
ンの注入条件の一例は、加速エネルギー２００ｋｅＶ、
ドーズ量４×１０12ｃｍ-2であった。
【００５８】引き続き、ＬＰＣＶＤ法により、リン添加
ポリシリコンを約２５０ｎｍ堆積させる。更に、フォト
リソグラフィと異方性ドライエッチによってそのポリシ
リコンをパターニングする。このようにして、図９に示
すように、ｎ++型のエミッタ電極用ポリシリコン膜１６
が形成される。エミッタ電極用ポリシリコン膜１６に含
まれる不純物の真性ベース領域１１の表面領域への拡散
により、ｎ+ 型単結晶エミッタ領域１５が形成される。
ポリシリコンを約２５０ｎｍ堆積させる。更に、フォト
リソグラフィと異方性ドライエッチによってそのポリシ
リコンをパターニングする。このようにして、図９に示
すように、ｎ++型のエミッタ電極用ポリシリコン膜１６
が形成される。エミッタ電極用ポリシリコン膜１６に含
まれる不純物の真性ベース領域１１の表面領域への拡散
により、ｎ+ 型単結晶エミッタ領域１５が形成される。
【００５９】引き続き、ウエハ全体をシリコン酸化膜１
７で被覆させる。さらに、金属電極を形成するための開
口として、フォトリソグラフィと異方性ドライエッチに
よってエミッタ電極用ポリシリコン膜１６、ベース電極
用ポリシリコン膜７、コレクタ引き出し領域５に達する
開口を形成する。フォトレジスト除去後、アルミニウム
合金のスパッタ、フォトレジストとドライエッチとによ
るパターニングをすれば、エミッタ用アルミニウム合金
電極１８−ａ、ベース用アルミニウム合金電極１８−
ｂ、コレクタ用アルミニウム合金電極１８−ｃが形成さ
れ、図１の半導体装置となる。
７で被覆させる。さらに、金属電極を形成するための開
口として、フォトリソグラフィと異方性ドライエッチに
よってエミッタ電極用ポリシリコン膜１６、ベース電極
用ポリシリコン膜７、コレクタ引き出し領域５に達する
開口を形成する。フォトレジスト除去後、アルミニウム
合金のスパッタ、フォトレジストとドライエッチとによ
るパターニングをすれば、エミッタ用アルミニウム合金
電極１８−ａ、ベース用アルミニウム合金電極１８−
ｂ、コレクタ用アルミニウム合金電極１８−ｃが形成さ
れ、図１の半導体装置となる。
【００６０】ここで、図７と図８を参照する。図７は、
ベース電極用ポリシリコンのグレイン・バウンダリー
（結晶粒界）を平面的に描いた図であり、図８は、図７
に示すグレイン・バウンダリーの平面的配置に対して、
第１の開口１０１の位置関係を示す図である。
ベース電極用ポリシリコンのグレイン・バウンダリー
（結晶粒界）を平面的に描いた図であり、図８は、図７
に示すグレイン・バウンダリーの平面的配置に対して、
第１の開口１０１の位置関係を示す図である。
【００６１】第１の開口１０１の側面は、いくつかのグ
レイン・バウンダリーを横切る配置となっている。すな
わち、異なるグレイン（結晶粒）では、異なる結晶面方
位が、第１の開口１０１の側面に現れている。そのた
め、ベース電極用ポリシリコン膜７の側面及び下面から
成長したｐ型のポリシリコン膜１２の膜厚は、第１の開
口１０１の側面に現れている結晶面方位に影響され、第
１の開口１０１が小さい場合、開口ごとにバラツキが生
じる。しかし、図４（ｂ）に示すように、異方性ドライ
エッチングでシリコン窒化膜１０とシリコン酸化膜９を
エッチバックすることにより、第１の開口１０１の側面
上に残る、シリコン窒化膜１０とシリコン酸化膜９とか
らなる側壁の厚さＷswを、第１の開口１０１で露出して
いるベース電極用ポリシリコン膜７の側面及び下面から
成長したｐ型のポリシリコン膜１２のバラツキのある膜
厚の最大値Ｗcrystalより大きくすることにより、シリ
コン酸化膜１３により画成される開口の寸法、すなわ
ち、エミッタ電極用ポリシリコン膜１６と単結晶真性ベ
ース領域１１との接触面積を、ｐ型のポリシリコン膜１
２の膜厚のバラツキに影響されずに、ほぼ設計値通りに
することができる。
レイン・バウンダリーを横切る配置となっている。すな
わち、異なるグレイン（結晶粒）では、異なる結晶面方
位が、第１の開口１０１の側面に現れている。そのた
め、ベース電極用ポリシリコン膜７の側面及び下面から
成長したｐ型のポリシリコン膜１２の膜厚は、第１の開
口１０１の側面に現れている結晶面方位に影響され、第
１の開口１０１が小さい場合、開口ごとにバラツキが生
じる。しかし、図４（ｂ）に示すように、異方性ドライ
エッチングでシリコン窒化膜１０とシリコン酸化膜９を
エッチバックすることにより、第１の開口１０１の側面
上に残る、シリコン窒化膜１０とシリコン酸化膜９とか
らなる側壁の厚さＷswを、第１の開口１０１で露出して
いるベース電極用ポリシリコン膜７の側面及び下面から
成長したｐ型のポリシリコン膜１２のバラツキのある膜
厚の最大値Ｗcrystalより大きくすることにより、シリ
コン酸化膜１３により画成される開口の寸法、すなわ
ち、エミッタ電極用ポリシリコン膜１６と単結晶真性ベ
ース領域１１との接触面積を、ｐ型のポリシリコン膜１
２の膜厚のバラツキに影響されずに、ほぼ設計値通りに
することができる。
【００６２】次に、以上の構成で得られる効果を説明す
る。この効果は、前述したように、動作電流のバラツキ
低減である。以下、具体的に数値を示す。前述したよう
に、バイポーラトランジスタ回路では、隣接したトラン
ジスタ同士のエミッタとエミッタとを短絡させて、差動
対を構成する。この差動対の各トランジスのコレクタ電
流が同一となるためにベースに印加する電圧をＶＢ１、
ＶＢ２とする。この電圧の差、すなわちＶＢ１−ＶＢ２
の絶対値をΔＶＢと定義する。回路動作を安定にするに
は、このΔＶＢが小さいほど有利である。なぜならば、
回路内部で何段かの差動対を組み合わせた時、差動対の
切り替えが起こるために必要な入力電位がばらつくから
である。
る。この効果は、前述したように、動作電流のバラツキ
低減である。以下、具体的に数値を示す。前述したよう
に、バイポーラトランジスタ回路では、隣接したトラン
ジスタ同士のエミッタとエミッタとを短絡させて、差動
対を構成する。この差動対の各トランジスのコレクタ電
流が同一となるためにベースに印加する電圧をＶＢ１、
ＶＢ２とする。この電圧の差、すなわちＶＢ１−ＶＢ２
の絶対値をΔＶＢと定義する。回路動作を安定にするに
は、このΔＶＢが小さいほど有利である。なぜならば、
回路内部で何段かの差動対を組み合わせた時、差動対の
切り替えが起こるために必要な入力電位がばらつくから
である。
【００６３】表１に、従来技術と、本発明を用いた場合
のΔＶＢの大きさ（ｍＶ）を、エミッタ寸法が、０．６
ｘ２．０μｍ、０．６ｘ８．０μｍ、０．６ｘ１６．０
μｍの３通りに関して、ウエハ面内９点の平均値を示
す。 ［表１］ ΔＶＢの大きさ（ｍＶ） 従来技術 本発明 ０．６ｘ２．０μｍ： １２．３ｍＶ ０．７ｍＶ ０．６ｘ８．０μｍ： ７．８ｍＶ ０．８ｍＶ ０．６ｘ１６．０μｍ： ４．５ｍＶ ０．６ｍＶ
のΔＶＢの大きさ（ｍＶ）を、エミッタ寸法が、０．６
ｘ２．０μｍ、０．６ｘ８．０μｍ、０．６ｘ１６．０
μｍの３通りに関して、ウエハ面内９点の平均値を示
す。 ［表１］ ΔＶＢの大きさ（ｍＶ） 従来技術 本発明 ０．６ｘ２．０μｍ： １２．３ｍＶ ０．７ｍＶ ０．６ｘ８．０μｍ： ７．８ｍＶ ０．８ｍＶ ０．６ｘ１６．０μｍ： ４．５ｍＶ ０．６ｍＶ
【００６４】なお、従来技術のトランジスタで、寸法が
大きく成るとバラツキが若干小さくなるのは、第１の開
口１０１を横切るポリシリコンの数が増えるので、平均
化された特性となるためと考えらる。また、選択的結晶
成長法によって形成される単結晶真性ベース領域１１の
膜厚ＷB〔＝６０ｎｍ〕が、コレクタ用エピタキシャル
層３の上面とベース電極用ポリシリコン膜７の下面との
間隔ｄ、すなわちシリコン酸化膜６の膜厚〔＝５０ｎ
ｍ〕より厚いので〔ＷB＞ｄ〕、真性ベースとベース電
極用ポリシリコン膜とを単結晶の成長だけでも接続する
ことができる。更に、選択的結晶成長直前の絶縁膜のエ
ッチングによってコレクタ用エピタキシャル層３の表面
を露出させる際に同時にエッチングされるベース電極用
ポリシリコン膜７の側面を最初に被覆する絶縁膜すなわ
ちシリコン酸化膜９の膜厚ｘ〔＝５０ｎｍ〕と、ＷBと
ｄとの関係が、 ｄ＜ＷB＜ｄ＋ｘ にあるので、単結晶真性ベース領域１１がシリコン窒化
膜１０と直接接触しないので、単結晶真性ベース領域１
１とシリコン窒化膜１０との直接接触により生じるリー
ク電流の増加を防ぐことができる。
大きく成るとバラツキが若干小さくなるのは、第１の開
口１０１を横切るポリシリコンの数が増えるので、平均
化された特性となるためと考えらる。また、選択的結晶
成長法によって形成される単結晶真性ベース領域１１の
膜厚ＷB〔＝６０ｎｍ〕が、コレクタ用エピタキシャル
層３の上面とベース電極用ポリシリコン膜７の下面との
間隔ｄ、すなわちシリコン酸化膜６の膜厚〔＝５０ｎ
ｍ〕より厚いので〔ＷB＞ｄ〕、真性ベースとベース電
極用ポリシリコン膜とを単結晶の成長だけでも接続する
ことができる。更に、選択的結晶成長直前の絶縁膜のエ
ッチングによってコレクタ用エピタキシャル層３の表面
を露出させる際に同時にエッチングされるベース電極用
ポリシリコン膜７の側面を最初に被覆する絶縁膜すなわ
ちシリコン酸化膜９の膜厚ｘ〔＝５０ｎｍ〕と、ＷBと
ｄとの関係が、 ｄ＜ＷB＜ｄ＋ｘ にあるので、単結晶真性ベース領域１１がシリコン窒化
膜１０と直接接触しないので、単結晶真性ベース領域１
１とシリコン窒化膜１０との直接接触により生じるリー
ク電流の増加を防ぐことができる。
【００６５】［第２の実施の形態］（ＳｉＧｅベース） 次に、本発明の第２の実施の形態を説明する。第２の実
施の形態は、ベースがＳｉＧｅベースで構成されている
ことを除いて、第１の実施の形態と同一であるので、以
下第２の実施の形態に特有の工程のみ説明する。図１０
は、第１の実施の形態における図９の第１の開口１０１
付近のみを拡大した段階の断面図である。
施の形態は、ベースがＳｉＧｅベースで構成されている
ことを除いて、第１の実施の形態と同一であるので、以
下第２の実施の形態に特有の工程のみ説明する。図１０
は、第１の実施の形態における図９の第１の開口１０１
付近のみを拡大した段階の断面図である。
【００６６】図５（ａ）に示すように、シリコン酸化膜
６の端面が横方向へ後退した第２の開口１０２と、シリ
コン窒化膜１０とシリコン酸化膜９とからなる側壁が形
成されたあと、ベース電極用ポリシリコン膜７の側面及
び下面から成長する、ｐ型の多結晶ＳｉＧｅ膜２１を形
成する。ｐ型の多結晶ＳｉＧｅ膜２１の形成は、ＵＨＶ
／ＣＶＤ法を用いた。成長条件としては、基板温度６０
５℃、Ｓｉ2 Ｈ6 流量３ｓｃｃｍ、ＧｅＨ4 流量２ｓｃ
ｃｍが条件の一例である。
６の端面が横方向へ後退した第２の開口１０２と、シリ
コン窒化膜１０とシリコン酸化膜９とからなる側壁が形
成されたあと、ベース電極用ポリシリコン膜７の側面及
び下面から成長する、ｐ型の多結晶ＳｉＧｅ膜２１を形
成する。ｐ型の多結晶ＳｉＧｅ膜２１の形成は、ＵＨＶ
／ＣＶＤ法を用いた。成長条件としては、基板温度６０
５℃、Ｓｉ2 Ｈ6 流量３ｓｃｃｍ、ＧｅＨ4 流量２ｓｃ
ｃｍが条件の一例である。
【００６７】一方、シリコンコレクタ層３の露出した部
分にはｐ型単結晶ＳｉＧｅ合金からなるＳｉＧｅ合金真
性ベース領域２２が形成されている。これら多結晶Ｓｉ
Ｇｅ膜２１とＳｉＧｅ合金真性ベース領域２２は、互い
に接触している。その詳細を説明する。真性ベース領域
は二層からなる。選択エピタキシャル成長法によって、
第１の開口１０１内部のシリコンコレクタ３上に無添加
ＳｉＧｅ層を成長させる。Ｇｅ濃度は、約１０％であっ
た。成長膜厚は、約２５ｎｍである。もちろん後工程の
熱処理によって、欠陥が発生しない範囲内で膜厚を厚く
することは可能である。ＳｉＧｅ膜の格子定数がＳｉと
は一致していないことを考慮して、一定のＧｅ濃度（例
えば、約１０％）のＳｉＧｅ膜の代わりに、Ｇｅの含有
率が徐々に上昇して約１０％となるＳｉＧｅ層でもよ
い。
分にはｐ型単結晶ＳｉＧｅ合金からなるＳｉＧｅ合金真
性ベース領域２２が形成されている。これら多結晶Ｓｉ
Ｇｅ膜２１とＳｉＧｅ合金真性ベース領域２２は、互い
に接触している。その詳細を説明する。真性ベース領域
は二層からなる。選択エピタキシャル成長法によって、
第１の開口１０１内部のシリコンコレクタ３上に無添加
ＳｉＧｅ層を成長させる。Ｇｅ濃度は、約１０％であっ
た。成長膜厚は、約２５ｎｍである。もちろん後工程の
熱処理によって、欠陥が発生しない範囲内で膜厚を厚く
することは可能である。ＳｉＧｅ膜の格子定数がＳｉと
は一致していないことを考慮して、一定のＧｅ濃度（例
えば、約１０％）のＳｉＧｅ膜の代わりに、Ｇｅの含有
率が徐々に上昇して約１０％となるＳｉＧｅ層でもよ
い。
【００６８】この時、同時にｐ+ 型ポリシリコンの下面
及び側面にも無添加多結晶ＳｉＧｅ膜が形成される。こ
の多結晶膜を高濃度にボロンを添加するために熱処理を
することにより、ポリシリコン膜７からボロンが拡散し
てｐ+ 型多結晶ＳｉＧｅ膜とする。次に無添加ＳｉＧｅ
膜上に、傾斜Ｇｅプロファイルをなすｐ+ 型ＳｉＧｅ層
を形成する。Ｇｅプロファイルと、不純物としてのボロ
ン濃度プロファイルと、その膜厚との例を述べる。Ｓｉ
Ｇｅ中のＧｅ濃度が１０％から表面に向かうに従って直
線的に０％へと減少するプロファイルを持つ層の厚さ
は、４０ｎｍである。この層には、ボロンが５×１０19
ｃｍ-3添加されている。かくして、厚さ６５ｎｍ（＝２
５ｎｍ＋４０ｎｍ）の真性ベース領域２２が形成され
る。
及び側面にも無添加多結晶ＳｉＧｅ膜が形成される。こ
の多結晶膜を高濃度にボロンを添加するために熱処理を
することにより、ポリシリコン膜７からボロンが拡散し
てｐ+ 型多結晶ＳｉＧｅ膜とする。次に無添加ＳｉＧｅ
膜上に、傾斜Ｇｅプロファイルをなすｐ+ 型ＳｉＧｅ層
を形成する。Ｇｅプロファイルと、不純物としてのボロ
ン濃度プロファイルと、その膜厚との例を述べる。Ｓｉ
Ｇｅ中のＧｅ濃度が１０％から表面に向かうに従って直
線的に０％へと減少するプロファイルを持つ層の厚さ
は、４０ｎｍである。この層には、ボロンが５×１０19
ｃｍ-3添加されている。かくして、厚さ６５ｎｍ（＝２
５ｎｍ＋４０ｎｍ）の真性ベース領域２２が形成され
る。
【００６９】引き続き、選択的結晶成長法によって単結
晶シリコン膜２３及び多結晶層シリコンを形成した段階
の断面図が、図１０である。すなわち、真性ベース領域
２２の上にＧｅを含まず純粋にＳｉからなる単結晶シリ
コン膜２３が、約３０ｎｍ存在する。なお、図１０中で
は、本来２層構造の膜となっている真性ベース領域２２
及び多結晶層２１を、便宜上１層として表示してある。
晶シリコン膜２３及び多結晶層シリコンを形成した段階
の断面図が、図１０である。すなわち、真性ベース領域
２２の上にＧｅを含まず純粋にＳｉからなる単結晶シリ
コン膜２３が、約３０ｎｍ存在する。なお、図１０中で
は、本来２層構造の膜となっている真性ベース領域２２
及び多結晶層２１を、便宜上１層として表示してある。
【００７０】引き続き、側壁であるシリコン酸化膜１３
を形成し、リンを添加したポリシリコンを堆積後、図１
０に示すように、パターニングして、ｎ++型のエミッタ
電極用ポリシリコン膜１６が形成され、単結晶シリコン
膜２３にｎ+ 型単結晶エミッタ領域２４が形成される。
以後は、第１の実施の形態と同一である。
を形成し、リンを添加したポリシリコンを堆積後、図１
０に示すように、パターニングして、ｎ++型のエミッタ
電極用ポリシリコン膜１６が形成され、単結晶シリコン
膜２３にｎ+ 型単結晶エミッタ領域２４が形成される。
以後は、第１の実施の形態と同一である。
【００７１】［第３の実施の形態］（ＪＦＥＴ） 次に、本発明の第３の実施の形態を説明する。第３の実
施の形態は、Ｊｕｎｃｔｉｏｎ ＦＥＴに関するもので
ある。図１１は、第３の実施の形態となる半導体装置の
平面図であり、図１２は、図１１のＢ−Ｂで見た縦断面
図であり、図１３は、図１１のＣ−Ｃで見た縦断面図で
あり、図１４は、図１１のＤ−Ｄで見た縦断面図であ
る。ＦＥＴの電流の向きは、図１２では、紙面の横方向
であり、図１３、図１４では、紙面に対して垂直方向で
ある。
施の形態は、Ｊｕｎｃｔｉｏｎ ＦＥＴに関するもので
ある。図１１は、第３の実施の形態となる半導体装置の
平面図であり、図１２は、図１１のＢ−Ｂで見た縦断面
図であり、図１３は、図１１のＣ−Ｃで見た縦断面図で
あり、図１４は、図１１のＤ−Ｄで見た縦断面図であ
る。ＦＥＴの電流の向きは、図１２では、紙面の横方向
であり、図１３、図１４では、紙面に対して垂直方向で
ある。
【００７２】まず、図１１を参照する。第３の実施の形
態では、ソース電極用ポリシリコン膜３２とドレイン電
極用ポリシリコン膜３３とが、ゲートのパターニングに
よって２分割されている。ＬＯＣＯＳ端の内側のｎ- 型
シリコン基板３１の主面のみが露出されるので、選択的
エピタキシャル成長は、その素子形成領域だけで成長す
る。
態では、ソース電極用ポリシリコン膜３２とドレイン電
極用ポリシリコン膜３３とが、ゲートのパターニングに
よって２分割されている。ＬＯＣＯＳ端の内側のｎ- 型
シリコン基板３１の主面のみが露出されるので、選択的
エピタキシャル成長は、その素子形成領域だけで成長す
る。
【００７３】図１２に示すように、ｎ- 型シリコン基板
３１の主面には、ＬＯＣＯＳ法により素子分離のための
シリコン酸化膜４が形成され、シリコン酸化膜４に囲ま
れたｎ- 型シリコン基板３１の主面が露出されて素子形
成領域が画成される。シリコン酸化膜４が形成されたｎ
- 型シリコン基板３１の主面上に形成される構造は、図
１においてシリコン基体１００の表面上に形成された構
造の、真性ベース領域１１の中心を中心にして左半分と
対称に右半分も形成した構造に相当する。すなわち、シ
リコン基板３１の主面を、シリコン酸化膜６で覆う。そ
の膜厚は、後述するｐ型チャネル用シリコン３４の厚さ
と同程度が適当である。次に、ポリシリコン膜を堆積
し、例えばボロンのようなｐ型不純物をイオン注入す
る。更に、フォトレジストを堆積してパターニングした
後、ドライエッチングにより不要なポリシリコンを除去
して、将来、ソース電極用ポリシリコン膜３２とドレイ
ン電極用ポリシリコン膜３３とになる未だ分離されてい
ないソース／ドレイン電極用ポリシリコン膜が形成され
る。
３１の主面には、ＬＯＣＯＳ法により素子分離のための
シリコン酸化膜４が形成され、シリコン酸化膜４に囲ま
れたｎ- 型シリコン基板３１の主面が露出されて素子形
成領域が画成される。シリコン酸化膜４が形成されたｎ
- 型シリコン基板３１の主面上に形成される構造は、図
１においてシリコン基体１００の表面上に形成された構
造の、真性ベース領域１１の中心を中心にして左半分と
対称に右半分も形成した構造に相当する。すなわち、シ
リコン基板３１の主面を、シリコン酸化膜６で覆う。そ
の膜厚は、後述するｐ型チャネル用シリコン３４の厚さ
と同程度が適当である。次に、ポリシリコン膜を堆積
し、例えばボロンのようなｐ型不純物をイオン注入す
る。更に、フォトレジストを堆積してパターニングした
後、ドライエッチングにより不要なポリシリコンを除去
して、将来、ソース電極用ポリシリコン膜３２とドレイ
ン電極用ポリシリコン膜３３とになる未だ分離されてい
ないソース／ドレイン電極用ポリシリコン膜が形成され
る。
【００７４】そのソース／ドレイン電極用ポリシリコン
膜を含む全面上にシリコン窒化膜８を形成した後に、フ
ォトレジストを形成する。次に、通常のフォトリソグラ
フィによって、将来ｐ型チャネルを形成する部分のフォ
トレジストに開口を形成する。引き続きこのフォトレジ
ストをマスクとして異方性ドライエッチングによりシリ
コン窒化膜８とその下のソース／ドレイン電極用ポリシ
リコン膜とを連続して選択除去する。ここで、ソース／
ドレイン電極用ポリシリコン膜に形成された開口を、第
１の実施の形態と同様に、第１の開口１０１とする。そ
して、その第１の開口１０１により、ソース／ドレイン
電極用ポリシリコン膜がソース電極用ポリシリコン膜３
２とドレイン電極用ポリシリコン膜３３とに分割され
る。
膜を含む全面上にシリコン窒化膜８を形成した後に、フ
ォトレジストを形成する。次に、通常のフォトリソグラ
フィによって、将来ｐ型チャネルを形成する部分のフォ
トレジストに開口を形成する。引き続きこのフォトレジ
ストをマスクとして異方性ドライエッチングによりシリ
コン窒化膜８とその下のソース／ドレイン電極用ポリシ
リコン膜とを連続して選択除去する。ここで、ソース／
ドレイン電極用ポリシリコン膜に形成された開口を、第
１の実施の形態と同様に、第１の開口１０１とする。そ
して、その第１の開口１０１により、ソース／ドレイン
電極用ポリシリコン膜がソース電極用ポリシリコン膜３
２とドレイン電極用ポリシリコン膜３３とに分割され
る。
【００７５】第１の実施の形態の図４（ａ）と同様に、
シリコン酸化膜９を、ウエハ全面に形成し、その上にシ
リコン窒化膜１０とを形成する。次いで、第１の実施の
形態の図４（ｂ）と同様に、異方性ドライエッチング
で、シリコン窒化膜１０とシリコン酸化膜９をエッチバ
ックしてシリコン酸化膜６を露出させる。その結果とし
て残ったシリコン窒化膜１０とシリコン酸化膜９とから
なり、厚さＷswを有する側壁が、第１の実施の形態と同
様に、第１の開口１０１の側面上に残る。
シリコン酸化膜９を、ウエハ全面に形成し、その上にシ
リコン窒化膜１０とを形成する。次いで、第１の実施の
形態の図４（ｂ）と同様に、異方性ドライエッチング
で、シリコン窒化膜１０とシリコン酸化膜９をエッチバ
ックしてシリコン酸化膜６を露出させる。その結果とし
て残ったシリコン窒化膜１０とシリコン酸化膜９とから
なり、厚さＷswを有する側壁が、第１の実施の形態と同
様に、第１の開口１０１の側面上に残る。
【００７６】更に、第１の実施の形態の図５（ａ）と同
様に示すように、ＨＦ系の溶液によって、エッチングし
て、シリコン基板３１の主面を露出させる。この時、シ
リコン酸化膜９もエッチングされて、ソース電極用ポリ
シリコン膜３２とドレイン電極用ポリシリコン膜３３の
各々の側面の下部が露出する。このエッチングによっ
て、ソース電極用ポリシリコン膜３２とドレイン電極用
ポリシリコン膜３３の各々の端面（すなわち、第１の開
口１０１）よりも、シリコン酸化膜６が、横方向へ後退
する。このシリコン酸化膜６の端面が、上述した第２の
開口１０２である。
様に示すように、ＨＦ系の溶液によって、エッチングし
て、シリコン基板３１の主面を露出させる。この時、シ
リコン酸化膜９もエッチングされて、ソース電極用ポリ
シリコン膜３２とドレイン電極用ポリシリコン膜３３の
各々の側面の下部が露出する。このエッチングによっ
て、ソース電極用ポリシリコン膜３２とドレイン電極用
ポリシリコン膜３３の各々の端面（すなわち、第１の開
口１０１）よりも、シリコン酸化膜６が、横方向へ後退
する。このシリコン酸化膜６の端面が、上述した第２の
開口１０２である。
【００７７】次いで、第１の実施の形態と同様に、選択
的結晶成長法によって、ｐ+ 型チャネル用単結晶シリコ
ン膜３４、及びｐ+ 型チャネル用シリコン膜３４をソー
ス電極用ポリシリコン膜３２とドレイン電極用ポリシリ
コン膜３３の各々の側面へ接続させているｐ型ポリシリ
コン膜３５及び３６を形成する。そのあと、ＬＰＣＶＤ
法で、シリコン酸化膜を、ｐ型チャネル用シリコン膜３
４上を含む表面上に形成する。引き続き異方性ドライエ
ッチを行い、第１の実施の形態の図６（ｂ）と同様に、
シリコン酸化膜１３を開口内部に側壁として形成する。
的結晶成長法によって、ｐ+ 型チャネル用単結晶シリコ
ン膜３４、及びｐ+ 型チャネル用シリコン膜３４をソー
ス電極用ポリシリコン膜３２とドレイン電極用ポリシリ
コン膜３３の各々の側面へ接続させているｐ型ポリシリ
コン膜３５及び３６を形成する。そのあと、ＬＰＣＶＤ
法で、シリコン酸化膜を、ｐ型チャネル用シリコン膜３
４上を含む表面上に形成する。引き続き異方性ドライエ
ッチを行い、第１の実施の形態の図６（ｂ）と同様に、
シリコン酸化膜１３を開口内部に側壁として形成する。
【００７８】引き続き、ＬＰＣＶＤ法により、リン添加
ポリシリコンを堆積させる。更に、フォトリソグラフィ
と異方性ドライエッチによってそのポリシリコンをパタ
ーニングする。このようにして、図１２に示すように、
ゲート電極用ポリシリコン膜３７が形成される。このと
き、ゲート電極用ポリシリコン膜３７と接触するｐ型チ
ャネル用単結晶シリコン膜３４の表面領域にｎ+ 型単結
晶シリコン膜３８が形成される。引き続き、ウエハ全体
をシリコン酸化膜１７で被覆させる。さらに、金属電極
を形成するための開口として、フォトリソグラフィと異
方性ドライエッチによってソース電極用ポリシリコン膜
３２、ゲート電極用ポリシリコン膜３７、ドレイン電極
用ポリシリコン膜３３に達する開口を形成する。
ポリシリコンを堆積させる。更に、フォトリソグラフィ
と異方性ドライエッチによってそのポリシリコンをパタ
ーニングする。このようにして、図１２に示すように、
ゲート電極用ポリシリコン膜３７が形成される。このと
き、ゲート電極用ポリシリコン膜３７と接触するｐ型チ
ャネル用単結晶シリコン膜３４の表面領域にｎ+ 型単結
晶シリコン膜３８が形成される。引き続き、ウエハ全体
をシリコン酸化膜１７で被覆させる。さらに、金属電極
を形成するための開口として、フォトリソグラフィと異
方性ドライエッチによってソース電極用ポリシリコン膜
３２、ゲート電極用ポリシリコン膜３７、ドレイン電極
用ポリシリコン膜３３に達する開口を形成する。
【００７９】フォトレジスト除去後、アルミニウム合金
のスパッタ、フォトレジストとドライエッチとによるパ
ターニングをすれば、ゲート用アルミニウム合金電極３
９−ａ、ソース用アルミニウム合金電極３９−ｂ、ドレ
イン用アルミニウム合金電極３９−ｃが形成され、図１
１の半導体装置となる。この第３の実施の形態において
は、ｎ+ 型単結晶シリコン膜３８の寸法のバラツキを効
果的に抑制できるので、Ｊｕｎｃｔｉｏｎ ＦＥＴの特
性のバラツキの最小にすることができる。
のスパッタ、フォトレジストとドライエッチとによるパ
ターニングをすれば、ゲート用アルミニウム合金電極３
９−ａ、ソース用アルミニウム合金電極３９−ｂ、ドレ
イン用アルミニウム合金電極３９−ｃが形成され、図１
１の半導体装置となる。この第３の実施の形態において
は、ｎ+ 型単結晶シリコン膜３８の寸法のバラツキを効
果的に抑制できるので、Ｊｕｎｃｔｉｏｎ ＦＥＴの特
性のバラツキの最小にすることができる。
【００８０】［第４の実施の形態］次に、本発明の第４
の実施の形態を説明する。第４の実施の形態は、ベース
電極用ポリシリコン膜を単結晶で構成されていることを
除いて、第１の実施の形態と同一であるので、以下第４
の実施の形態に特有の工程のみ説明する。図１５は、本
発明の第４の実施の形態となる半導体装置の縦断面図で
あり、図１６は、第４の実施の形態となる半導体装置を
作成する主要工程における縦断面図である。図１５及び
図１６において、図１に示す部分に対応する部分には、
同一参照番号を付して説明を省略する。
の実施の形態を説明する。第４の実施の形態は、ベース
電極用ポリシリコン膜を単結晶で構成されていることを
除いて、第１の実施の形態と同一であるので、以下第４
の実施の形態に特有の工程のみ説明する。図１５は、本
発明の第４の実施の形態となる半導体装置の縦断面図で
あり、図１６は、第４の実施の形態となる半導体装置を
作成する主要工程における縦断面図である。図１５及び
図１６において、図１に示す部分に対応する部分には、
同一参照番号を付して説明を省略する。
【００８１】ベース電極用単結晶シリコン膜５１の形成
方法を以下に述べる。本発明の第４の実施の形態は、第
１の実施の形態においてシリコン基体１００の上にシリ
コン酸化膜６を形成するまでは同じである。次いで、図
１６に示すように、シリコン酸化膜６に、コレクタ電極
を引き出す部分に第３の開口５０３を形成する。この開
口形成後、非晶質（＝アモルファス）シリコンを堆積す
る。
方法を以下に述べる。本発明の第４の実施の形態は、第
１の実施の形態においてシリコン基体１００の上にシリ
コン酸化膜６を形成するまでは同じである。次いで、図
１６に示すように、シリコン酸化膜６に、コレクタ電極
を引き出す部分に第３の開口５０３を形成する。この開
口形成後、非晶質（＝アモルファス）シリコンを堆積す
る。
【００８２】次いで、第３の開口５０３内部のコレクタ
用エピタキシャル層３を核に、固相エピタキシャル成長
をおこなう。固相エピタキシャル成長方法としては、例
えばレーザー・アニール法を使用する。このようにすれ
ば、第３の開口５０３から、約１０μｍ程度の距離以内
の非晶質シリコンを、基板と同じ結晶面方位を持つシリ
コン単結晶とすることができる。このように単結晶化さ
れたシリコン膜をパターニングして、ベース電極用単結
晶シリコン膜５１とコレクタ電極用単結晶シリコン膜５
２とを形成する。
用エピタキシャル層３を核に、固相エピタキシャル成長
をおこなう。固相エピタキシャル成長方法としては、例
えばレーザー・アニール法を使用する。このようにすれ
ば、第３の開口５０３から、約１０μｍ程度の距離以内
の非晶質シリコンを、基板と同じ結晶面方位を持つシリ
コン単結晶とすることができる。このように単結晶化さ
れたシリコン膜をパターニングして、ベース電極用単結
晶シリコン膜５１とコレクタ電極用単結晶シリコン膜５
２とを形成する。
【００８３】そのあと、シリコン窒化膜８を全面に形成
して、更に、例えば、図１５中の寸法のようにフォトレ
ジストのパターニング用マスクを設計すれば、第３の開
口５０３から、約５μｍ程度以内に第１の開口５０１を
形成することができる。従って、第１の開口５０１は、
単結晶化された領域内に十分含まれている。この第１の
開口５０１は、シリコン窒化膜８とベース電極用単結晶
シリコン膜５１とを貫通する。換言するならば、第１の
開口５０１で露出するシリコン膜５１の側面は、単結晶
面である。その後、シリコン酸化膜６に第２の開口５０
２が形成されるが、第２の開口５０２内に露出するベー
ス電極用シリコン膜５１の下面も単結晶面である。
して、更に、例えば、図１５中の寸法のようにフォトレ
ジストのパターニング用マスクを設計すれば、第３の開
口５０３から、約５μｍ程度以内に第１の開口５０１を
形成することができる。従って、第１の開口５０１は、
単結晶化された領域内に十分含まれている。この第１の
開口５０１は、シリコン窒化膜８とベース電極用単結晶
シリコン膜５１とを貫通する。換言するならば、第１の
開口５０１で露出するシリコン膜５１の側面は、単結晶
面である。その後、シリコン酸化膜６に第２の開口５０
２が形成されるが、第２の開口５０２内に露出するベー
ス電極用シリコン膜５１の下面も単結晶面である。
【００８４】この後は、第１の実施の形態と同様である
ので、詳細な説明は省略するが、第１、第２の開口５０
１、５０２に露出する単結晶シリコン膜５１の面が単結
晶面であるため、単結晶真性ベース領域１１を形成する
際の選択エピタキシャル成長時には、ベース電極用単結
晶シリコン膜５１の露出面には単結晶シリコンが成長
し、単結晶真性ベース領域１１とベース電極用単結晶シ
リコン膜５１とはｐ+ 型単結晶シリコン膜５３によって
接続されることになる。このようにベース電極用単結晶
シリコン膜に形成される第１の開口５０１は、その側面
すべてが単結晶となっているので、この側面に成長する
結晶の膜厚は均一となる。この場合には、第１の開口５
０１の側面上に残る、シリコン窒化膜１０とシリコン酸
化膜９とからなる側壁の厚さＷswを、第１の開口５０１
で露出したベース電極用単結晶シリコン膜の側面から成
長するシリコン膜の厚さＷcrystalより必ずしも大きく
する必要はない。更に場合によっては、開口５０１の側
面上に残る、シリコン窒化膜１０とシリコン酸化膜９と
からなる側壁を省略できる。
ので、詳細な説明は省略するが、第１、第２の開口５０
１、５０２に露出する単結晶シリコン膜５１の面が単結
晶面であるため、単結晶真性ベース領域１１を形成する
際の選択エピタキシャル成長時には、ベース電極用単結
晶シリコン膜５１の露出面には単結晶シリコンが成長
し、単結晶真性ベース領域１１とベース電極用単結晶シ
リコン膜５１とはｐ+ 型単結晶シリコン膜５３によって
接続されることになる。このようにベース電極用単結晶
シリコン膜に形成される第１の開口５０１は、その側面
すべてが単結晶となっているので、この側面に成長する
結晶の膜厚は均一となる。この場合には、第１の開口５
０１の側面上に残る、シリコン窒化膜１０とシリコン酸
化膜９とからなる側壁の厚さＷswを、第１の開口５０１
で露出したベース電極用単結晶シリコン膜の側面から成
長するシリコン膜の厚さＷcrystalより必ずしも大きく
する必要はない。更に場合によっては、開口５０１の側
面上に残る、シリコン窒化膜１０とシリコン酸化膜９と
からなる側壁を省略できる。
【００８５】［第５の実施の形態］図１７は、本発明の
第５の実施の形態となる半導体装置の縦断面図である。
主面の面方位を（１００）面とするｐ- 型シリコン基板
１の表面に、コレクタ埋め込み層であるｎ+ 型埋め込み
層２−ａとチャネルストッパー用のｐ+ 型埋め込み層２
−ｂとが互いに分離されて形成されている。これらの上
には、ｎ- 型のコレクタ用エピタキシャル層３が形成さ
れている。ＬＯＣＯＳ法により、素子分離用のシリコン
酸化膜４が、コレクタ用エピタキシャル層３を突き抜け
てｐ+ 型埋め込み層２−ｂに達するように形成されてい
る。シリコン酸化膜６が、これらの上に形成されてい
る。
第５の実施の形態となる半導体装置の縦断面図である。
主面の面方位を（１００）面とするｐ- 型シリコン基板
１の表面に、コレクタ埋め込み層であるｎ+ 型埋め込み
層２−ａとチャネルストッパー用のｐ+ 型埋め込み層２
−ｂとが互いに分離されて形成されている。これらの上
には、ｎ- 型のコレクタ用エピタキシャル層３が形成さ
れている。ＬＯＣＯＳ法により、素子分離用のシリコン
酸化膜４が、コレクタ用エピタキシャル層３を突き抜け
てｐ+ 型埋め込み層２−ｂに達するように形成されてい
る。シリコン酸化膜６が、これらの上に形成されてい
る。
【００８６】将来的に、ベースやエミッタを形成しない
領域で、ｎ+ 型埋め込み層２−ａの一部と重なる位置の
ｎ- 型コレクタ用エピタキシャル層３を高濃度化したｎ
+ 型のコレクタ引き出し領域５が形成されている。シリ
コン酸化膜６よりも下の部分をまとめて、シリコン基体
１００と呼ぶ。コレクタ引き出し領域５上のシリコン酸
化膜６に開口が形成されており、コレクタ引き出し領域
５に接してｎ+ 型のコレクタ電極用単結晶シリコン膜５
２が形成されている。シリコン酸化膜６の上には、真性
ベースと金属電極との間を電気的に接続するために、ｐ
+ 型のベース電極用単結晶シリコン膜５１が形成されて
いる。
領域で、ｎ+ 型埋め込み層２−ａの一部と重なる位置の
ｎ- 型コレクタ用エピタキシャル層３を高濃度化したｎ
+ 型のコレクタ引き出し領域５が形成されている。シリ
コン酸化膜６よりも下の部分をまとめて、シリコン基体
１００と呼ぶ。コレクタ引き出し領域５上のシリコン酸
化膜６に開口が形成されており、コレクタ引き出し領域
５に接してｎ+ 型のコレクタ電極用単結晶シリコン膜５
２が形成されている。シリコン酸化膜６の上には、真性
ベースと金属電極との間を電気的に接続するために、ｐ
+ 型のベース電極用単結晶シリコン膜５１が形成されて
いる。
【００８７】コレクタ電極用単結晶シリコン膜５２上及
びベース電極用単結晶シリコン膜５１上をシリコン酸化
膜２１が覆っている。更に、これら及びシリコン酸化膜
６上を、シリコン窒化膜８が覆っている。シリコン窒化
膜８とｐ+ 型のベース電極用単結晶シリコン膜５１に
は、両膜を貫通する第１の開口３０１が開けられてい
る。第１の開口３０１下のシリコン酸化膜６には第２の
開口３０２が形成されており、この第２の開口３０２の
内部のコレクタ用エピタキシャル層３上には、選択的結
晶成長法で形成したｐ型の単結晶真性ベース領域１１が
形成されている。なお、この単結晶真性ベース領域１１
は、ベース電極用単結晶シリコン膜５１の開口内露出部
上に形成されたｐ+ 型単結晶シリコン膜５３を介して、
ベース電極用単結晶シリコン膜５１に接続されている。
びベース電極用単結晶シリコン膜５１上をシリコン酸化
膜２１が覆っている。更に、これら及びシリコン酸化膜
６上を、シリコン窒化膜８が覆っている。シリコン窒化
膜８とｐ+ 型のベース電極用単結晶シリコン膜５１に
は、両膜を貫通する第１の開口３０１が開けられてい
る。第１の開口３０１下のシリコン酸化膜６には第２の
開口３０２が形成されており、この第２の開口３０２の
内部のコレクタ用エピタキシャル層３上には、選択的結
晶成長法で形成したｐ型の単結晶真性ベース領域１１が
形成されている。なお、この単結晶真性ベース領域１１
は、ベース電極用単結晶シリコン膜５１の開口内露出部
上に形成されたｐ+ 型単結晶シリコン膜５３を介して、
ベース電極用単結晶シリコン膜５１に接続されている。
【００８８】第１の開口３０１下のコレクタ用エピタキ
シャル層３には、リンの選択的イオン注入により形成さ
れたｎ型シリコン領域１４が設けられている。第１の開
口３０１内部には、高濃度ｎ型にドープされた（ｎ
++型）エミッタ電極用多結晶シリコン膜１６が形成され
ており、そこからの不純物拡散によって、単結晶真性ベ
ース領域１１の表面領域に、ｎ+ 型単結晶エミッタ領域
１５が形成されている。
シャル層３には、リンの選択的イオン注入により形成さ
れたｎ型シリコン領域１４が設けられている。第１の開
口３０１内部には、高濃度ｎ型にドープされた（ｎ
++型）エミッタ電極用多結晶シリコン膜１６が形成され
ており、そこからの不純物拡散によって、単結晶真性ベ
ース領域１１の表面領域に、ｎ+ 型単結晶エミッタ領域
１５が形成されている。
【００８９】これら全体を、シリコン酸化膜１７が覆っ
ており、そしてこのシリコン酸化膜１７に開けられた、
エミッタ電極用ポリシリコン膜１６、ベース電極用単結
晶シリコン膜５１、コレクタ電極用単結晶シリコン膜５
２、に達する開口内部に、Ｔｉ、ＴｉＮの積層構造バリ
ア膜を含むタングステン電極１９−ａ、１９−ｂ、１９
−ｃが形成されている。タングステン電極に接して、エ
ミッタ用アルミニウム合金電極２０−ａ、ベース用アル
ミニウム合金電極２０−ｂ、コレクタ用アルミニウム合
金電極２０−ｃが形成されている。
ており、そしてこのシリコン酸化膜１７に開けられた、
エミッタ電極用ポリシリコン膜１６、ベース電極用単結
晶シリコン膜５１、コレクタ電極用単結晶シリコン膜５
２、に達する開口内部に、Ｔｉ、ＴｉＮの積層構造バリ
ア膜を含むタングステン電極１９−ａ、１９−ｂ、１９
−ｃが形成されている。タングステン電極に接して、エ
ミッタ用アルミニウム合金電極２０−ａ、ベース用アル
ミニウム合金電極２０−ｂ、コレクタ用アルミニウム合
金電極２０−ｃが形成されている。
【００９０】次に、本発明の半導体装置を作製するため
の主要な工程について、図面を参照して説明する。図１
８（ａ）は、素子分離を完了させ、更にアモルファスＳ
ｉを堆積した段階の状態を示す縦断面図である。抵抗率
が１０〜２０Ω・ｃｍ程度の、（１００）面方位である
ｐ- 型シリコン基板１を用い、この基板の表面に島状に
ｎ+ 型埋め込み層２−ａ、及び、ｐ+ 型埋め込み層２−
ｂを形成する。形成方法は、マスク材（絶縁膜やフォト
レジスト）を用いて選択的に拡散（イオン注入や気相拡
散）させて、形成する。すなわち、基板表面に熱酸化法
またはＣＶＤ法によってシリコン酸化膜を約５００ｎｍ
形成する。通常のフォトリソグラフィ、エッチングによ
ってシリコン酸化膜に開口を形成する。フォトレジスト
を除去し、開口の底のシリコン表面を追加酸化して２０
ｎｍ程度の熱酸化膜を形成する。そして、ヒ素を、例え
ば、加速エネルギー＝５０ｋｅＶ、ドーズ量＝１×１０
16ｃｍ-2の条件でイオン注入し、１１００℃、２時間の
処理を行う。この結果、開口の底の領域に、ｎ+ 型埋め
込み層２−ａが形成される。
の主要な工程について、図面を参照して説明する。図１
８（ａ）は、素子分離を完了させ、更にアモルファスＳ
ｉを堆積した段階の状態を示す縦断面図である。抵抗率
が１０〜２０Ω・ｃｍ程度の、（１００）面方位である
ｐ- 型シリコン基板１を用い、この基板の表面に島状に
ｎ+ 型埋め込み層２−ａ、及び、ｐ+ 型埋め込み層２−
ｂを形成する。形成方法は、マスク材（絶縁膜やフォト
レジスト）を用いて選択的に拡散（イオン注入や気相拡
散）させて、形成する。すなわち、基板表面に熱酸化法
またはＣＶＤ法によってシリコン酸化膜を約５００ｎｍ
形成する。通常のフォトリソグラフィ、エッチングによ
ってシリコン酸化膜に開口を形成する。フォトレジスト
を除去し、開口の底のシリコン表面を追加酸化して２０
ｎｍ程度の熱酸化膜を形成する。そして、ヒ素を、例え
ば、加速エネルギー＝５０ｋｅＶ、ドーズ量＝１×１０
16ｃｍ-2の条件でイオン注入し、１１００℃、２時間の
処理を行う。この結果、開口の底の領域に、ｎ+ 型埋め
込み層２−ａが形成される。
【００９１】続いて、フッ化アンモニウムの緩衝液とフ
ッ化水素酸との混合液であるバッファード・フッ酸（Ｂ
ＨＦ）によって、シリコン酸化膜を全て除去する。次
に、ＣＶＤ法によって、約１００ｎｍのシリコン酸化膜
を堆積し、通常のフォトリソグラフィ法を用いてフォト
レジストマスクを形成しこれをマスクとしてボロンを、
例えば、加速エネルギー＝７０ｋｅＶ、ドーズ量＝１×
１０13ｃｍ-2の条件でイオン注入する。フォトレジスト
を除去し、窒素雰囲気中で、１０００℃、１時間の熱処
理を行って注入イオンを活性化した。続いて、表面のシ
リコン酸化膜をＢＨＦ液によって、全て除去する。
ッ化水素酸との混合液であるバッファード・フッ酸（Ｂ
ＨＦ）によって、シリコン酸化膜を全て除去する。次
に、ＣＶＤ法によって、約１００ｎｍのシリコン酸化膜
を堆積し、通常のフォトリソグラフィ法を用いてフォト
レジストマスクを形成しこれをマスクとしてボロンを、
例えば、加速エネルギー＝７０ｋｅＶ、ドーズ量＝１×
１０13ｃｍ-2の条件でイオン注入する。フォトレジスト
を除去し、窒素雰囲気中で、１０００℃、１時間の熱処
理を行って注入イオンを活性化した。続いて、表面のシ
リコン酸化膜をＢＨＦ液によって、全て除去する。
【００９２】埋め込み層２−ａ、２−ｂの形成されたシ
リコン基板上に、通常の減圧エピタキシャル成長法によ
ってｎ- 型のシリコンをエピタキシャル成長させ、コレ
クタ用エピタキシャル層３を形成する。その後、ＬＯＣ
ＯＳ法により、コレクタ用エピタキシャル層３を突き抜
けてｐ+ 型埋め込み層２−ｂに達する、シリコン酸化膜
５を形成する。その上にシリコン酸化膜６を堆積した
後、シリコン酸化膜６のコレクタ引き出し領域となるコ
レクタ用エピタキシャル層上に開口を形成する。引き続
き、超高真空中でアモルファスシリコンを堆積して、シ
リコン酸化膜６上にアモルファスシリコン膜５０ａを形
成する。
リコン基板上に、通常の減圧エピタキシャル成長法によ
ってｎ- 型のシリコンをエピタキシャル成長させ、コレ
クタ用エピタキシャル層３を形成する。その後、ＬＯＣ
ＯＳ法により、コレクタ用エピタキシャル層３を突き抜
けてｐ+ 型埋め込み層２−ｂに達する、シリコン酸化膜
５を形成する。その上にシリコン酸化膜６を堆積した
後、シリコン酸化膜６のコレクタ引き出し領域となるコ
レクタ用エピタキシャル層上に開口を形成する。引き続
き、超高真空中でアモルファスシリコンを堆積して、シ
リコン酸化膜６上にアモルファスシリコン膜５０ａを形
成する。
【００９３】図１８（ｂ）は、アモルファスシリコンを
単結晶シリコンに固相成長させた状態を示す縦断面図で
ある。まず、アモルファスシリコンを単結晶シリコン
へ、固相成長させる。処理温度としては、５７５℃から
６００℃が適当で、時間は、１０から２０時間程度であ
る。これらの条件詳細については、以下の２件の論文に
詳述されている。 H. Ishiwara et al., “Lateral solid phase epitaxy
of amorphous Si filmson Si substrates with SiO2 pa
tterns," Appl. Phys. Lett., vol.43, p.1028(1983). Y. Kunii et al.,“Lateral solid-phase epitaxy of v
acuum-deposited amorphous Si film over recessed Si
O2 patterns," Jpn. J. Appl. Phys., vol.24, p.L352
(1985). この固相結晶成長の処理によって、シリコン酸化膜上に
シリコン酸化膜の開口端部から、約６μｍから７μｍの
距離まで、単結晶シリコン膜５０ｂが固相成長する。こ
の距離よりも、遠い部分には、結晶方位がランダムな多
結晶シリコン膜５０ｃとなる。なお、単結晶シリコン膜
５０ｂの表面には（１００）面が露出している。
単結晶シリコンに固相成長させた状態を示す縦断面図で
ある。まず、アモルファスシリコンを単結晶シリコン
へ、固相成長させる。処理温度としては、５７５℃から
６００℃が適当で、時間は、１０から２０時間程度であ
る。これらの条件詳細については、以下の２件の論文に
詳述されている。 H. Ishiwara et al., “Lateral solid phase epitaxy
of amorphous Si filmson Si substrates with SiO2 pa
tterns," Appl. Phys. Lett., vol.43, p.1028(1983). Y. Kunii et al.,“Lateral solid-phase epitaxy of v
acuum-deposited amorphous Si film over recessed Si
O2 patterns," Jpn. J. Appl. Phys., vol.24, p.L352
(1985). この固相結晶成長の処理によって、シリコン酸化膜上に
シリコン酸化膜の開口端部から、約６μｍから７μｍの
距離まで、単結晶シリコン膜５０ｂが固相成長する。こ
の距離よりも、遠い部分には、結晶方位がランダムな多
結晶シリコン膜５０ｃとなる。なお、単結晶シリコン膜
５０ｂの表面には（１００）面が露出している。
【００９４】図１９（ａ）は、単結晶化したシリコンに
ドーピングした段階の状態を示す縦断面図である。通常
のフォトリソグラフィとドライエッチングとによって、
シリコン膜をパターニングする。ＬＰＣＶＤ法によって
堆積されたシリコン窒化膜でパターニングされたシリコ
ン膜の表面を覆う。フォトリソグラフィと異方性ドライ
エッチによって、将来、ベース引き出し電極が形成され
る領域の単結晶シリコン膜５０ｂ直上のシリコン窒化膜
に開口する。気相からボロンを拡散させ、ｐ+ 型のベー
ス電極用単結晶シリコン膜５１を形成する。引き続き、
一度シリコン窒化膜を熱したリン酸によって除去した
後、再び、ＬＰＣＶＤ法によって堆積したシリコン窒化
膜でシリコン膜の表面を覆う。フォトリソグラフィと異
方性ドライエッチによって、シリコン酸化膜６の開口直
上のシリコン窒化膜に開口を形成する。そして、気相か
らリンを拡散させ、ｎ+ 型のコレクタ電極用単結晶シリ
コン膜５２を形成するとともに、コレクタ用エピタキシ
ャル層３へもリンを拡散させ、ｎ+ 型のコレクタ引き出
し領域５を形成する。シリコン酸化膜６よりも下の部分
をまとめて、シリコン基体１００と呼ぶ（図１７参
照）。不純物のドーピングは、イオン注入法を用いても
良い。
ドーピングした段階の状態を示す縦断面図である。通常
のフォトリソグラフィとドライエッチングとによって、
シリコン膜をパターニングする。ＬＰＣＶＤ法によって
堆積されたシリコン窒化膜でパターニングされたシリコ
ン膜の表面を覆う。フォトリソグラフィと異方性ドライ
エッチによって、将来、ベース引き出し電極が形成され
る領域の単結晶シリコン膜５０ｂ直上のシリコン窒化膜
に開口する。気相からボロンを拡散させ、ｐ+ 型のベー
ス電極用単結晶シリコン膜５１を形成する。引き続き、
一度シリコン窒化膜を熱したリン酸によって除去した
後、再び、ＬＰＣＶＤ法によって堆積したシリコン窒化
膜でシリコン膜の表面を覆う。フォトリソグラフィと異
方性ドライエッチによって、シリコン酸化膜６の開口直
上のシリコン窒化膜に開口を形成する。そして、気相か
らリンを拡散させ、ｎ+ 型のコレクタ電極用単結晶シリ
コン膜５２を形成するとともに、コレクタ用エピタキシ
ャル層３へもリンを拡散させ、ｎ+ 型のコレクタ引き出
し領域５を形成する。シリコン酸化膜６よりも下の部分
をまとめて、シリコン基体１００と呼ぶ（図１７参
照）。不純物のドーピングは、イオン注入法を用いても
良い。
【００９５】図１９（ｂ）は、将来、ベース、エミッタ
を形成すべき領域を位置決めする開口を形成した段階を
示す縦断面図である。ＬＰＣＶＤ法によってシリコン窒
化膜８を堆積する。そして、フォトリソグラフィと異方
性ドライエッチングによってベース形成領域上のシリコ
ン窒化膜を除去し、引き続き、異方性ドライエッチを行
って、ベース電極用単結晶シリコン膜５１を選択的にを
除去して、両膜を貫通する第１の開口３０１を形成す
る。その後、フォトレジストを除去する。
を形成すべき領域を位置決めする開口を形成した段階を
示す縦断面図である。ＬＰＣＶＤ法によってシリコン窒
化膜８を堆積する。そして、フォトリソグラフィと異方
性ドライエッチングによってベース形成領域上のシリコ
ン窒化膜を除去し、引き続き、異方性ドライエッチを行
って、ベース電極用単結晶シリコン膜５１を選択的にを
除去して、両膜を貫通する第１の開口３０１を形成す
る。その後、フォトレジストを除去する。
【００９６】図２０（ａ）は、第１の開口３０１底のシ
リコン酸化膜を除去した段階を示す縦断面図である。Ｂ
ＨＦ溶液によって、第１の開口３０１の底のシリコン酸
化膜６を除去し、更に横方向に所定距離エッチングし
て、シリコン酸化膜６に第２の開口３０２を形成する。
これにより、ベース電極用単結晶シリコン膜５１の底面
の一部が、第２の開口３０２内に露出する。図２０
（ｂ）は、ベース領域をエピタキシャル成長させた段階
を示す縦断面図である。超高真空ＣＶＤ装置を使ってｐ
型のシリコンを結晶成長させ、単結晶真性ベース領域１
１を形成する。この時、同時にベース電極用単結晶シリ
コン膜５１の側面及び下面からもシリコンが結晶成長し
て、ｐ+ 型単結晶シリコン膜５３が形成される。
リコン酸化膜を除去した段階を示す縦断面図である。Ｂ
ＨＦ溶液によって、第１の開口３０１の底のシリコン酸
化膜６を除去し、更に横方向に所定距離エッチングし
て、シリコン酸化膜６に第２の開口３０２を形成する。
これにより、ベース電極用単結晶シリコン膜５１の底面
の一部が、第２の開口３０２内に露出する。図２０
（ｂ）は、ベース領域をエピタキシャル成長させた段階
を示す縦断面図である。超高真空ＣＶＤ装置を使ってｐ
型のシリコンを結晶成長させ、単結晶真性ベース領域１
１を形成する。この時、同時にベース電極用単結晶シリ
コン膜５１の側面及び下面からもシリコンが結晶成長し
て、ｐ+ 型単結晶シリコン膜５３が形成される。
【００９７】図２１（ａ）は、コレクタ領域の不純物濃
度を上昇させた段階の状態を示す縦断面図である。ＬＰ
ＣＶＤ法で、シリコン酸化膜（５４）を形成した後、リ
ンをイオン注入して、単結晶真性ベース領域１１直下の
コレクタ用エピタキシャル層３内にｎ型コレクタ領域１
４を形成する。その後、異方性ドライエッチングとＢＨ
Ｆによる湿式エッチングとを組み合わせて、シリコン窒
化膜８とｐ+ 型単結晶シリコン膜５３の側面に側壁シリ
コン酸化膜５４を形成する。図２１（ｂ）は、エミッタ
ポリシリコンを形成した段階の状態を示す縦断面図であ
る。ＬＰＣＶＤ法によって、ヒ素が高濃度にドープされ
たポリシリコンを堆積し、フォトリソグラフィとドライ
エッチングによってポリシリコンをパターニングして、
ｎ++型のエミッタ電極用ポリシリコン膜１６を形成す
る。続いて、熱処理による拡散によって、真性ベース領
域１１の表面領域に、ｎ+ 型単結晶エミッタ領域１５を
形成する。
度を上昇させた段階の状態を示す縦断面図である。ＬＰ
ＣＶＤ法で、シリコン酸化膜（５４）を形成した後、リ
ンをイオン注入して、単結晶真性ベース領域１１直下の
コレクタ用エピタキシャル層３内にｎ型コレクタ領域１
４を形成する。その後、異方性ドライエッチングとＢＨ
Ｆによる湿式エッチングとを組み合わせて、シリコン窒
化膜８とｐ+ 型単結晶シリコン膜５３の側面に側壁シリ
コン酸化膜５４を形成する。図２１（ｂ）は、エミッタ
ポリシリコンを形成した段階の状態を示す縦断面図であ
る。ＬＰＣＶＤ法によって、ヒ素が高濃度にドープされ
たポリシリコンを堆積し、フォトリソグラフィとドライ
エッチングによってポリシリコンをパターニングして、
ｎ++型のエミッタ電極用ポリシリコン膜１６を形成す
る。続いて、熱処理による拡散によって、真性ベース領
域１１の表面領域に、ｎ+ 型単結晶エミッタ領域１５を
形成する。
【００９８】引き続き、ＣＶＤ法によりシリコン酸化膜
を堆積してウエハ全体をシリコン酸化膜１７で覆い、化
学的機械的研磨法（ＣＭＰ）によって、表面を平坦化す
る。フォトリソグラフィとドライエッチングによって、
エミッタ電極用ポリシリコン膜１６、ベース電極用単結
晶シリコン膜５１、コレクタ電極用単結晶シリコン膜５
２に達するコンタクト孔を形成する。Ｔｉ、ＴｉＮをス
パッタし、ＴｉとＳｉとを反応させて、Ｔｉシリサイド
を形成する。引き続き、タングステンの堆積とエッチバ
ックによって、コンタクト孔内部に、タングステン電極
１９−ａ、１９−ｂ、１９−ｃを形成する。引き続き、
アルミニウム合金のスパッタ、フォトリソグラフィ、ド
ライエッチングによって、タングステン電極に接して、
エミッタ用アルミニウム合金電極２０−ａ、ベース用ア
ルミニウム合金電極２０−ｂ、コレクタ用アルミニウム
合金電極２０−ｃを形成する。以上の工程により、図１
７に示す半導体装置を製造することができる。
を堆積してウエハ全体をシリコン酸化膜１７で覆い、化
学的機械的研磨法（ＣＭＰ）によって、表面を平坦化す
る。フォトリソグラフィとドライエッチングによって、
エミッタ電極用ポリシリコン膜１６、ベース電極用単結
晶シリコン膜５１、コレクタ電極用単結晶シリコン膜５
２に達するコンタクト孔を形成する。Ｔｉ、ＴｉＮをス
パッタし、ＴｉとＳｉとを反応させて、Ｔｉシリサイド
を形成する。引き続き、タングステンの堆積とエッチバ
ックによって、コンタクト孔内部に、タングステン電極
１９−ａ、１９−ｂ、１９−ｃを形成する。引き続き、
アルミニウム合金のスパッタ、フォトリソグラフィ、ド
ライエッチングによって、タングステン電極に接して、
エミッタ用アルミニウム合金電極２０−ａ、ベース用ア
ルミニウム合金電極２０−ｂ、コレクタ用アルミニウム
合金電極２０−ｃを形成する。以上の工程により、図１
７に示す半導体装置を製造することができる。
【００９９】以上のようにして製作した、フォトリソグ
ラフィにおけるマスク上のエミッタ面積＝０．６×８μ
ｍ2のトランジスタと従来法にて形成したトランジスタ
（図３０参照）に関して、それぞれウエハ面内１３点を
測定し、１ｍＡの電流が流れる時、エミッタとベースと
の間に印加する電圧のバラツキを比較した。従来技術に
おいては、標準偏差σ＝２．１ｍＶであった。これに対
して、本発明の第１の実施例では、標準偏差σ＝１．３
ｍＶに低減した。このような効果が得られる理由は、ベ
ース電極シリコン膜の側壁に成長するシリコン膜が単結
晶化されたことにより、ポリシリコン膜が成長した場合
に比較して成長するシリコンの膜厚にバラツキが生じる
ことがなくなり、形成されるエミッタ面積のバラツキを
低減出来ることによる。
ラフィにおけるマスク上のエミッタ面積＝０．６×８μ
ｍ2のトランジスタと従来法にて形成したトランジスタ
（図３０参照）に関して、それぞれウエハ面内１３点を
測定し、１ｍＡの電流が流れる時、エミッタとベースと
の間に印加する電圧のバラツキを比較した。従来技術に
おいては、標準偏差σ＝２．１ｍＶであった。これに対
して、本発明の第１の実施例では、標準偏差σ＝１．３
ｍＶに低減した。このような効果が得られる理由は、ベ
ース電極シリコン膜の側壁に成長するシリコン膜が単結
晶化されたことにより、ポリシリコン膜が成長した場合
に比較して成長するシリコンの膜厚にバラツキが生じる
ことがなくなり、形成されるエミッタ面積のバラツキを
低減出来ることによる。
【０１００】［第６の実施の形態］上述した第５の実施
例においては、まだ若干のエミッタ面積のバラツキが生
じる。そのバラツキの発生要因として、真性ベースの結
晶成長の前処理段階におけるベース電極用単結晶シリコ
ン膜の変形がある。この変形は、結晶表面に清浄なシリ
コン表面が露出し、しかも高温に保たれて最表面のＳｉ
原子がマイグレーションして、表面エネルギーの低い結
晶面を構成しようとする結果、｛１１１｝面となりやす
いことにより起こる。この現象は、特に超高真空中にお
いて顕著である。次に説明する第６の実施の形態によれ
ば、この現象に起因するバラツキを低減することができ
る。
例においては、まだ若干のエミッタ面積のバラツキが生
じる。そのバラツキの発生要因として、真性ベースの結
晶成長の前処理段階におけるベース電極用単結晶シリコ
ン膜の変形がある。この変形は、結晶表面に清浄なシリ
コン表面が露出し、しかも高温に保たれて最表面のＳｉ
原子がマイグレーションして、表面エネルギーの低い結
晶面を構成しようとする結果、｛１１１｝面となりやす
いことにより起こる。この現象は、特に超高真空中にお
いて顕著である。次に説明する第６の実施の形態によれ
ば、この現象に起因するバラツキを低減することができ
る。
【０１０１】図２２は、本発明の第６の実施の形態とな
る半導体装置の縦断面図である。主面が（１００）面で
あるｐ- 型シリコン基板１の表面に島状にｎ+ 型埋め込
み層２−ａ、及び、ｐ+ 型埋め込み層２−ｂが形成さ
れ、その上には、ｎ- 型コレクタ用エピタキシャル層３
が形成されている。このｎ- 型コレクタ用エピタキシャ
ル層３を突き抜けてｐ+ 型埋め込み層２−ｂに達するシ
リコン酸化膜４がＬＯＣＯＳ法により形成されている。
シリコン酸化膜６が、これらの上に形成されている。
る半導体装置の縦断面図である。主面が（１００）面で
あるｐ- 型シリコン基板１の表面に島状にｎ+ 型埋め込
み層２−ａ、及び、ｐ+ 型埋め込み層２−ｂが形成さ
れ、その上には、ｎ- 型コレクタ用エピタキシャル層３
が形成されている。このｎ- 型コレクタ用エピタキシャ
ル層３を突き抜けてｐ+ 型埋め込み層２−ｂに達するシ
リコン酸化膜４がＬＯＣＯＳ法により形成されている。
シリコン酸化膜６が、これらの上に形成されている。
【０１０２】ベースやエミッタが形成されていない領域
で、ｎ+ 型埋め込み層２−ａの一部と重なる位置のｎ-
型コレクタ用エピタキシャル層３内にはこのエピタキシ
ャル層を高濃度化したｎ+ 型のコレクタ引き出し領域５
が形成されている。シリコン酸化膜６よりも下の部分を
まとめて、シリコン基体１００と呼ぶ。シリコン酸化膜
６のコレクタ引き出し領域５上には開口か形成されてお
り、ｎ + 型のコレクタ引き出し領域５に接して コレク
タ電極用単結晶シリコン膜５２が形成されている。シリ
コン酸化膜６の上には、また真性ベース領域と金属電極
との間を電気的に接続するための、ベース電極用単結晶
シリコン膜５１が形成されている。なお、ベース電極用
単結晶シリコン膜５１に形成された第１の開口２０１の
側面には単結晶シリコン膜５１の｛１１１｝面が露出し
ている。
で、ｎ+ 型埋め込み層２−ａの一部と重なる位置のｎ-
型コレクタ用エピタキシャル層３内にはこのエピタキシ
ャル層を高濃度化したｎ+ 型のコレクタ引き出し領域５
が形成されている。シリコン酸化膜６よりも下の部分を
まとめて、シリコン基体１００と呼ぶ。シリコン酸化膜
６のコレクタ引き出し領域５上には開口か形成されてお
り、ｎ + 型のコレクタ引き出し領域５に接して コレク
タ電極用単結晶シリコン膜５２が形成されている。シリ
コン酸化膜６の上には、また真性ベース領域と金属電極
との間を電気的に接続するための、ベース電極用単結晶
シリコン膜５１が形成されている。なお、ベース電極用
単結晶シリコン膜５１に形成された第１の開口２０１の
側面には単結晶シリコン膜５１の｛１１１｝面が露出し
ている。
【０１０３】コレクタ電極用単結晶シリコン膜５２上及
びベース電極用単結晶シリコン膜５１の上をシリコン酸
化膜２１が覆っている。更にこれら、及び、シリコン酸
化膜６を、シリコン窒化膜８が覆っている。シリコン窒
化膜８とシリコン酸化膜２１に形成された開口の側面
上、及び、ベース電極用単結晶シリコン膜５１の｛１１
１｝面が露出した第１の開口２０１の側面上を、側壁シ
リコン窒化膜５５が覆っている。シリコン酸化膜６に形
成された第２の開口２０２の内部のコレクタ用エピタキ
シャル層３上には、選択的結晶成長法により形成された
ｐ型の単結晶真性ベース領域１１が設けられている。な
お、この単結晶真性ベース領域１１は、ベース電極用単
結晶シリコン膜５１と接続されている。
びベース電極用単結晶シリコン膜５１の上をシリコン酸
化膜２１が覆っている。更にこれら、及び、シリコン酸
化膜６を、シリコン窒化膜８が覆っている。シリコン窒
化膜８とシリコン酸化膜２１に形成された開口の側面
上、及び、ベース電極用単結晶シリコン膜５１の｛１１
１｝面が露出した第１の開口２０１の側面上を、側壁シ
リコン窒化膜５５が覆っている。シリコン酸化膜６に形
成された第２の開口２０２の内部のコレクタ用エピタキ
シャル層３上には、選択的結晶成長法により形成された
ｐ型の単結晶真性ベース領域１１が設けられている。な
お、この単結晶真性ベース領域１１は、ベース電極用単
結晶シリコン膜５１と接続されている。
【０１０４】第１の開口２０１内の側壁シリコン窒化膜
５５上には、側壁シリコン酸化膜５６が形成されてい
る。第１の開口２０１下のｎ- 型コレクタ用エピタキシ
ャル層３には、リンが選択的にイオン注入されたｎ型コ
レクタ領域１４が形成されている。第１の開口２０１内
には側壁シリコン酸化膜５６に囲まれてｎ++型のエミッ
タ電極用ポリシリコン膜１６があり、そこからの拡散に
よって、真性ベース領域の表面領域内にはｎ+ 型単結晶
エミッタ領域１５が形成されている。そして、これら全
体をシリコン酸化膜１７が覆っている。シリコン酸化膜
１７には、エミッタ電極用ポリシリコン膜１６、ベース
電極用単結晶シリコン膜５１、コレクタ電極用単結晶シ
リコン膜５２に達するコンタクト孔が形成され、それぞ
れのコンタクト孔内部には、Ｔｉシリサイド、ＴｉＮか
らなるバリア膜が形成され、該バリア膜上には、タング
ステン電極１９−ａ、１９−ｂ、１９−ｃが形成されて
いる。タングステン電極に接して、エミッタ用アルミニ
ウム合金電極２０−ａ、ベース用アルミニウム合金電極
２０−ｂ、コレクタ用アルミニウム合金電極２０−ｃが
形成されている。
５５上には、側壁シリコン酸化膜５６が形成されてい
る。第１の開口２０１下のｎ- 型コレクタ用エピタキシ
ャル層３には、リンが選択的にイオン注入されたｎ型コ
レクタ領域１４が形成されている。第１の開口２０１内
には側壁シリコン酸化膜５６に囲まれてｎ++型のエミッ
タ電極用ポリシリコン膜１６があり、そこからの拡散に
よって、真性ベース領域の表面領域内にはｎ+ 型単結晶
エミッタ領域１５が形成されている。そして、これら全
体をシリコン酸化膜１７が覆っている。シリコン酸化膜
１７には、エミッタ電極用ポリシリコン膜１６、ベース
電極用単結晶シリコン膜５１、コレクタ電極用単結晶シ
リコン膜５２に達するコンタクト孔が形成され、それぞ
れのコンタクト孔内部には、Ｔｉシリサイド、ＴｉＮか
らなるバリア膜が形成され、該バリア膜上には、タング
ステン電極１９−ａ、１９−ｂ、１９−ｃが形成されて
いる。タングステン電極に接して、エミッタ用アルミニ
ウム合金電極２０−ａ、ベース用アルミニウム合金電極
２０−ｂ、コレクタ用アルミニウム合金電極２０−ｃが
形成されている。
【０１０５】次に、図２２に図示された本実施の形態に
係る半導体装置を作製するための主要な工程について、
図面を参照して説明する。図２３（ａ）は、素子分離を
完了させた段階の状態を示す縦断面図である。抵抗率
が、１０〜２０Ω・ｃｍ程度の（１００）面方位のｐ-
型シリコン基板１を用い、第５の実施の形態と同様の方
法を用いて、基板表面に島状にｎ+ 型埋め込み層２−
ａ、及び、ｐ+ 型埋め込み層２−ｂを形成する。そし
て、これらの上に、通常の減圧エピタキシャル成長法に
よって、シリコンをエピタキシャル成長させ、ｎ- 型の
コレクタ用エピタキシャル層３を形成する。
係る半導体装置を作製するための主要な工程について、
図面を参照して説明する。図２３（ａ）は、素子分離を
完了させた段階の状態を示す縦断面図である。抵抗率
が、１０〜２０Ω・ｃｍ程度の（１００）面方位のｐ-
型シリコン基板１を用い、第５の実施の形態と同様の方
法を用いて、基板表面に島状にｎ+ 型埋め込み層２−
ａ、及び、ｐ+ 型埋め込み層２−ｂを形成する。そし
て、これらの上に、通常の減圧エピタキシャル成長法に
よって、シリコンをエピタキシャル成長させ、ｎ- 型の
コレクタ用エピタキシャル層３を形成する。
【０１０６】ＬＯＣＯＳ法により、コレクタ用エピタキ
シャル層３を突き抜けてｐ+ 型埋め込み層２−ｂに達す
るシリコン酸化膜５を形成した後、これらの上にシリコ
ン酸化膜６を形成する。図２３（ｂ）は、アモルファス
シリコンを堆積させた段階の状態を示す縦断面図であ
る。まず、通常のフォトリソグラフィによって、将来的
にベースやエミッタを形成しない領域で、ｎ+ 型埋め込
み層２−ａの一部と重なる位置だけにフォトレジストを
開口しておき、リンを、加速エネルギー＝７０ｋｅＶ、
ドーズ量＝１×１０ 14ｃｍ-2の条件でイオン注入した。
フォトレジストを除去した後、１０００℃、１分の急速
熱アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ、ＲＴＡ）による結晶欠陥の除去及び活性化を行な
い、コレクタ用エピタキシャル層３内に、ｎ+ 型埋め込
み層２−ａに到達するｎ+ 型のコレクタ引き出し領域５
を形成した。シリコン酸化膜６よりも下の部分をまとめ
て、シリコン基体１００と呼ぶ。
シャル層３を突き抜けてｐ+ 型埋め込み層２−ｂに達す
るシリコン酸化膜５を形成した後、これらの上にシリコ
ン酸化膜６を形成する。図２３（ｂ）は、アモルファス
シリコンを堆積させた段階の状態を示す縦断面図であ
る。まず、通常のフォトリソグラフィによって、将来的
にベースやエミッタを形成しない領域で、ｎ+ 型埋め込
み層２−ａの一部と重なる位置だけにフォトレジストを
開口しておき、リンを、加速エネルギー＝７０ｋｅＶ、
ドーズ量＝１×１０ 14ｃｍ-2の条件でイオン注入した。
フォトレジストを除去した後、１０００℃、１分の急速
熱アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ、ＲＴＡ）による結晶欠陥の除去及び活性化を行な
い、コレクタ用エピタキシャル層３内に、ｎ+ 型埋め込
み層２−ａに到達するｎ+ 型のコレクタ引き出し領域５
を形成した。シリコン酸化膜６よりも下の部分をまとめ
て、シリコン基体１００と呼ぶ。
【０１０７】このｎ+ 型のコレクタ引き出し領域５の直
上のシリコン酸化膜６に開口を形成する。引き続き、超
高真空中でアモルファスシリコンを堆積して、アモルフ
ァスシリコン膜５０ａを形成する。図２３（ｃ）は、ア
モルファスシリコンを単結晶シリコンに固相成長させた
状態を示す縦断面図である。まず、５７５℃から６００
℃の処理温度で、１０から２０時間程度の熱処理を行っ
て、アモルファスシリコン膜５０ａを単結晶シリコン膜
５０ｂへ固相成長させる。この固相結晶成長熱処理によ
って、シリコン酸化膜上にシリコン酸化膜の開口端部か
ら約６から７μｍの距離まで単結晶のシリコンが固相成
長する。この距離よりも遠い部分のシリコン膜はランダ
ムな結晶方位となる。
上のシリコン酸化膜６に開口を形成する。引き続き、超
高真空中でアモルファスシリコンを堆積して、アモルフ
ァスシリコン膜５０ａを形成する。図２３（ｃ）は、ア
モルファスシリコンを単結晶シリコンに固相成長させた
状態を示す縦断面図である。まず、５７５℃から６００
℃の処理温度で、１０から２０時間程度の熱処理を行っ
て、アモルファスシリコン膜５０ａを単結晶シリコン膜
５０ｂへ固相成長させる。この固相結晶成長熱処理によ
って、シリコン酸化膜上にシリコン酸化膜の開口端部か
ら約６から７μｍの距離まで単結晶のシリコンが固相成
長する。この距離よりも遠い部分のシリコン膜はランダ
ムな結晶方位となる。
【０１０８】図２４（ａ）は、単結晶化したシリコン膜
に不純物ドーピングを行った段階の状態を示す縦断面図
である。ＬＰＣＶＤ法によって窒化膜を堆積して、全面
をシリコン窒化膜で覆う。フォトリソグラフィと異方性
ドライエッチによって、ｎ+ 型のコレクタ引き出し領域
５直上のシリコン窒化膜に開口を設け、気相からリンを
拡散させる。引き続き、一度シリコン窒化膜を熱したリ
ン酸によって除去し、再び、ＬＰＣＶＤ法によって窒化
膜を堆積して、全面をシリコン窒化膜で覆う。フォトリ
ソグラフィと異方性ドライエッチによって、ベース電極
用シリコン膜形成領域上のシリコン窒化膜に開口を形成
し、気相からボロンを拡散させる。シリコン窒化膜を除
去した後、ＣＶＤ法でシリコン酸化膜２１を堆積し、フ
ォトリソグラフィと異方性ドライエッチによって、シリ
コン酸化膜２１と単結晶シリコン膜をパターニングし
て、コレクタ引き出し領域５に接してコレクタ電極用単
結晶シリコン膜５２、シリコン酸化膜６上にベース電極
用単結晶シリコン膜５１を形成する。このとき、エミッ
タ開口の溝の方向（紙面と垂直の方向）が単結晶シリコ
ン膜５１の結晶の＜１１０＞方向、すなわち開口が方形
（長方形や正方形）であるものとして、四辺が［０１
１］、［０-1-1］、［０-1１］、［０１-1］の結晶方位
となるようにしておく。
に不純物ドーピングを行った段階の状態を示す縦断面図
である。ＬＰＣＶＤ法によって窒化膜を堆積して、全面
をシリコン窒化膜で覆う。フォトリソグラフィと異方性
ドライエッチによって、ｎ+ 型のコレクタ引き出し領域
５直上のシリコン窒化膜に開口を設け、気相からリンを
拡散させる。引き続き、一度シリコン窒化膜を熱したリ
ン酸によって除去し、再び、ＬＰＣＶＤ法によって窒化
膜を堆積して、全面をシリコン窒化膜で覆う。フォトリ
ソグラフィと異方性ドライエッチによって、ベース電極
用シリコン膜形成領域上のシリコン窒化膜に開口を形成
し、気相からボロンを拡散させる。シリコン窒化膜を除
去した後、ＣＶＤ法でシリコン酸化膜２１を堆積し、フ
ォトリソグラフィと異方性ドライエッチによって、シリ
コン酸化膜２１と単結晶シリコン膜をパターニングし
て、コレクタ引き出し領域５に接してコレクタ電極用単
結晶シリコン膜５２、シリコン酸化膜６上にベース電極
用単結晶シリコン膜５１を形成する。このとき、エミッ
タ開口の溝の方向（紙面と垂直の方向）が単結晶シリコ
ン膜５１の結晶の＜１１０＞方向、すなわち開口が方形
（長方形や正方形）であるものとして、四辺が［０１
１］、［０-1-1］、［０-1１］、［０１-1］の結晶方位
となるようにしておく。
【０１０９】図２４（ｂ）は、将来ベース、エミッタ領
域を形成する領域を位置決めする開口を形成した段階を
示す断面図である。ＬＰＣＶＤ法によるシリコン窒化膜
８を堆積する。フォトリソグラフィと異方性ドライエッ
チングによってシリコン窒化膜８、シリコン酸化膜２１
を連続して選択的に除去する。ＢＨＦでシリコン酸化膜
２１を横方向へエッチングする。引き続き、異方性ドラ
イエッチによって、ベース電極用単結晶シリコン膜を選
択的に除去し、フォトレジストを除去する。
域を形成する領域を位置決めする開口を形成した段階を
示す断面図である。ＬＰＣＶＤ法によるシリコン窒化膜
８を堆積する。フォトリソグラフィと異方性ドライエッ
チングによってシリコン窒化膜８、シリコン酸化膜２１
を連続して選択的に除去する。ＢＨＦでシリコン酸化膜
２１を横方向へエッチングする。引き続き、異方性ドラ
イエッチによって、ベース電極用単結晶シリコン膜を選
択的に除去し、フォトレジストを除去する。
【０１１０】図２５（ａ）は、ベース電極用単結晶シリ
コン膜の開口側面に特定の結晶方位を露出させた段階を
示す断面図である。分子線エピタキシー法による結晶成
長の前処理と同じ工程を行う。すなわち、シリコン表面
に極めて薄い（約１ｎｍ）シリコン酸化膜を化学的に形
成する。形成方法は、以下の文献に詳しい。 ・ A. Ashizaka, and Y. Shiraki, “Low temperature
surfacce cleaning of silicon and its application t
o silicon MBE," J. Electrochem. Soc., vol.133, No.
4, pp.666-671, (1986). ・白木靖寛、“シリコン系分子線エピタキシー、"応用
物理、第５７巻、第１１号、１６２０−１６４３頁、１
９８８年．
コン膜の開口側面に特定の結晶方位を露出させた段階を
示す断面図である。分子線エピタキシー法による結晶成
長の前処理と同じ工程を行う。すなわち、シリコン表面
に極めて薄い（約１ｎｍ）シリコン酸化膜を化学的に形
成する。形成方法は、以下の文献に詳しい。 ・ A. Ashizaka, and Y. Shiraki, “Low temperature
surfacce cleaning of silicon and its application t
o silicon MBE," J. Electrochem. Soc., vol.133, No.
4, pp.666-671, (1986). ・白木靖寛、“シリコン系分子線エピタキシー、"応用
物理、第５７巻、第１１号、１６２０−１６４３頁、１
９８８年．
【０１１１】直ちに、超高真空装置にウエハを入れる。
引き続き、装置内部で、ウエハを加熱する。加熱する温
度は、８５０℃から９００℃程度が適当である。時間は
１０分程度で良い。この結果、ｐ+ 型単結晶シリコン膜
の側面に形成されていた保護用の極薄シリコン酸化膜が
蒸発し、更に加熱が続くことで、結晶表面の面方位が変
化し、第１の開口２０１の側面には、ベース電極用単結
晶シリコン膜５１の特定の結晶面方位、すなわち｛１１
１｝面が露出する。図２５（ｂ）は、シリコン窒化膜で
開口に側壁を形成し、開口底のシリコン酸化膜を除去し
た段階の状態を示す縦断面図である。ＬＰＣＶＤ法によ
って、シリコン窒化膜を全面に堆積した後、異方性ドラ
イエッチでエッチバックして開口側面に側壁シリコン窒
化膜５５を形成する。引き続き、ＢＨＦ溶液によって、
第１の開口２０１の底に露出しているシリコン酸化膜６
を除去しさらに所定の距離横方向にエッチングして、シ
リコン酸化膜６に第２の開口２０２を形成する。
引き続き、装置内部で、ウエハを加熱する。加熱する温
度は、８５０℃から９００℃程度が適当である。時間は
１０分程度で良い。この結果、ｐ+ 型単結晶シリコン膜
の側面に形成されていた保護用の極薄シリコン酸化膜が
蒸発し、更に加熱が続くことで、結晶表面の面方位が変
化し、第１の開口２０１の側面には、ベース電極用単結
晶シリコン膜５１の特定の結晶面方位、すなわち｛１１
１｝面が露出する。図２５（ｂ）は、シリコン窒化膜で
開口に側壁を形成し、開口底のシリコン酸化膜を除去し
た段階の状態を示す縦断面図である。ＬＰＣＶＤ法によ
って、シリコン窒化膜を全面に堆積した後、異方性ドラ
イエッチでエッチバックして開口側面に側壁シリコン窒
化膜５５を形成する。引き続き、ＢＨＦ溶液によって、
第１の開口２０１の底に露出しているシリコン酸化膜６
を除去しさらに所定の距離横方向にエッチングして、シ
リコン酸化膜６に第２の開口２０２を形成する。
【０１１２】図２６（ａ）は、ベース領域をエピタキシ
ャル成長させた段階の状態を示す縦断面図である。超高
真空ＣＶＤ装置を使ってシリコンを結晶成長させ、ｐ型
の単結晶真性ベース領域１１を形成する。次いで、ＬＰ
ＣＶＤ法で、シリコン酸化膜を堆積し、リンをイオン注
入してコレクタエピタキシャル層３内にｎ型コレクタ領
域１４を形成する。その後、異方性ドライエッチングと
ＢＨＦによるエッチングとを組み合わせて側壁シリコン
酸化膜５６を形成する。図２６（ｂ）は、エミッタポリ
シリコンを形成した段階の状態を示す縦断面図である。
ＬＰＣＶＤ法によって、ヒ素が高濃度にドープされたポ
リシリコンを堆積し、フォトリソグラフィとドライエッ
チングによってポリシリコンををパターニングして、ｎ
++型のエミッタ電極用ポリシリコン膜１６を形成する。
続いて、熱処理による拡散によって、真性ベース領域１
１の表面領域に、ｎ+ 型単結晶エミッタ領域１５を形成
する。
ャル成長させた段階の状態を示す縦断面図である。超高
真空ＣＶＤ装置を使ってシリコンを結晶成長させ、ｐ型
の単結晶真性ベース領域１１を形成する。次いで、ＬＰ
ＣＶＤ法で、シリコン酸化膜を堆積し、リンをイオン注
入してコレクタエピタキシャル層３内にｎ型コレクタ領
域１４を形成する。その後、異方性ドライエッチングと
ＢＨＦによるエッチングとを組み合わせて側壁シリコン
酸化膜５６を形成する。図２６（ｂ）は、エミッタポリ
シリコンを形成した段階の状態を示す縦断面図である。
ＬＰＣＶＤ法によって、ヒ素が高濃度にドープされたポ
リシリコンを堆積し、フォトリソグラフィとドライエッ
チングによってポリシリコンををパターニングして、ｎ
++型のエミッタ電極用ポリシリコン膜１６を形成する。
続いて、熱処理による拡散によって、真性ベース領域１
１の表面領域に、ｎ+ 型単結晶エミッタ領域１５を形成
する。
【０１１３】引き続き、ＣＶＤ法によりシリコン酸化膜
を堆積してウエハ全体をシリコン酸化膜１７で覆い、化
学的機械的研磨法（ＣＭＰ）によって、表面を平坦化す
る。フォトリソグラフィとドライエッチングによって、
エミッタ電極用ポリシリコン膜１６、ベース電極用単結
晶シリコン膜５１、コレクタ電極用単結晶シリコン膜５
２に達するコンタクト孔を形成する。Ｔｉ、ＴｉＮをス
パッタし、ＴｉとＳｉとを反応させて、Ｔｉシリサイド
を形成する。引き続き、タングステンの堆積とエッチバ
ックによって、コンタクト孔内部に、タングステン電極
１９−ａ、１９−ｂ、１９−ｃを形成する。引き続き、
アルミニウム合金のスパッタ、フォトリソグラフィ、ド
ライエッチングによって、タングステン電極に接して、
エミッタ用アルミニウム合金電極２０−ａ、ベース用ア
ルミニウム合金電極２０−ｂ、コレクタ用アルミニウム
合金電極２０−ｃを形成する。以上の工程により、図２
２に示す半導体装置を製造することができる。
を堆積してウエハ全体をシリコン酸化膜１７で覆い、化
学的機械的研磨法（ＣＭＰ）によって、表面を平坦化す
る。フォトリソグラフィとドライエッチングによって、
エミッタ電極用ポリシリコン膜１６、ベース電極用単結
晶シリコン膜５１、コレクタ電極用単結晶シリコン膜５
２に達するコンタクト孔を形成する。Ｔｉ、ＴｉＮをス
パッタし、ＴｉとＳｉとを反応させて、Ｔｉシリサイド
を形成する。引き続き、タングステンの堆積とエッチバ
ックによって、コンタクト孔内部に、タングステン電極
１９−ａ、１９−ｂ、１９−ｃを形成する。引き続き、
アルミニウム合金のスパッタ、フォトリソグラフィ、ド
ライエッチングによって、タングステン電極に接して、
エミッタ用アルミニウム合金電極２０−ａ、ベース用ア
ルミニウム合金電極２０−ｂ、コレクタ用アルミニウム
合金電極２０−ｃを形成する。以上の工程により、図２
２に示す半導体装置を製造することができる。
【０１１４】以上のようにして製作した、フォトリソグ
ラフィにおけるマスク上のエミッタ面積＝０．６×８μ
ｍ2のトランジスタと同サイズの従来法にて形成したト
ランジスタ（図３０参照）に関して、ウエハ面内１３点
を測定した。従来技術によるものは、エミッタ抵抗の平
均値＝１５Ωであったが、本実施の形態によるもののエ
ミッタ抵抗の平均値＝９Ωであった。このようにエミッ
タ抵抗の低減効果が得られる理由は、本発明では、エミ
ッタ電極用ポリシリコンを堆積する段階で、開口の形状
が、開口の底に向かうに従って狭くなる様にテーパがつ
いているためである。しかも、このテーパは、特定の結
晶面方位となっているので、出来上がり寸法の再現性が
高い。
ラフィにおけるマスク上のエミッタ面積＝０．６×８μ
ｍ2のトランジスタと同サイズの従来法にて形成したト
ランジスタ（図３０参照）に関して、ウエハ面内１３点
を測定した。従来技術によるものは、エミッタ抵抗の平
均値＝１５Ωであったが、本実施の形態によるもののエ
ミッタ抵抗の平均値＝９Ωであった。このようにエミッ
タ抵抗の低減効果が得られる理由は、本発明では、エミ
ッタ電極用ポリシリコンを堆積する段階で、開口の形状
が、開口の底に向かうに従って狭くなる様にテーパがつ
いているためである。しかも、このテーパは、特定の結
晶面方位となっているので、出来上がり寸法の再現性が
高い。
【０１１５】［第７の実施の形態］図２７は、本発明の
第７の実施の形態に係る半導体装置の縦断面図である。
その製造工程順の断面図を図２８、図２９に示す。先の
第６の実施の形態との違いは、ベース電極用単結晶シリ
コンの第１の開口２０１の側面への｛１１１｝面の露出
方法が、ウエットエッチングを用いる点である。よっ
て、以下では、第６の実施の形態と相違する点を中心に
説明する。図２８（ａ）は、将来ベース、エミッタ領域
を形成する領域を位置決めする開口をシリコン窒化膜８
に形成した段階を示す断面図である。第６の実施の形態
の場合と同様に、シリコン酸化膜６上にベース電極用単
結晶シリコン膜５１、コレクタ電極用単結晶シリコン膜
５２を形成した後、ウエハ全体をシリコン窒化膜８で覆
う。フォトリソグラフィと異方性ドライエッチによっ
て、シリコン窒化膜を選択的に除去する。図２８（ｂ）
は、ベース電極用単結晶シリコン膜の開口側面に特定の
結晶方位を露出させた段階を示す断面図である。ＫＯＨ
によって、単結晶シリコン膜５１のエッチングを行う。
このエッチング液は、結晶面方位の違いによって、エッ
チング速度に著しい差がある。すなわち、｛１１１｝面
のエッチング速度が遅いので、最終的にこの面方位が露
出する。本実施の形態ではウエット法を用いてエッチン
グを行っているが、｛１１１｝面のエッチング速度が極
めて遅いため、開口幅の加工精度は維持されている。
第７の実施の形態に係る半導体装置の縦断面図である。
その製造工程順の断面図を図２８、図２９に示す。先の
第６の実施の形態との違いは、ベース電極用単結晶シリ
コンの第１の開口２０１の側面への｛１１１｝面の露出
方法が、ウエットエッチングを用いる点である。よっ
て、以下では、第６の実施の形態と相違する点を中心に
説明する。図２８（ａ）は、将来ベース、エミッタ領域
を形成する領域を位置決めする開口をシリコン窒化膜８
に形成した段階を示す断面図である。第６の実施の形態
の場合と同様に、シリコン酸化膜６上にベース電極用単
結晶シリコン膜５１、コレクタ電極用単結晶シリコン膜
５２を形成した後、ウエハ全体をシリコン窒化膜８で覆
う。フォトリソグラフィと異方性ドライエッチによっ
て、シリコン窒化膜を選択的に除去する。図２８（ｂ）
は、ベース電極用単結晶シリコン膜の開口側面に特定の
結晶方位を露出させた段階を示す断面図である。ＫＯＨ
によって、単結晶シリコン膜５１のエッチングを行う。
このエッチング液は、結晶面方位の違いによって、エッ
チング速度に著しい差がある。すなわち、｛１１１｝面
のエッチング速度が遅いので、最終的にこの面方位が露
出する。本実施の形態ではウエット法を用いてエッチン
グを行っているが、｛１１１｝面のエッチング速度が極
めて遅いため、開口幅の加工精度は維持されている。
【０１１６】図２９（ａ）は、真性ベース領域をエピタ
キシャル成長させた段階の状態を示す縦断面図である。
ＬＰＣＶＤ法によって、シリコン酸化膜を堆積する。次
いで、シリコン酸化膜を異方性ドライエッチとＢＨＦに
よるウエットエッチングとの組み合わせてエッチングす
る。この結果、第１の開口の上部とシリコン窒化膜８の
側面を覆う側壁シリコン酸化膜５７が形成され、しか
も、第１の開口２０１の底のシリコン酸化膜６が除去さ
れて、シリコン酸化膜６にコレクタ用エピタキシャル層
３の表面を露出させる第２の開口２０２が形成される。
引き続き、シリコンを選択エピタキシャル成長させて、
単結晶真性ベース領域１１を形成する。図２９（ｂ）
は、エミッタポリシリコンを形成した段階の状態を示す
縦断面図である。ＬＰＣＶＤ法によってシリコン酸化膜
を堆積し、これに異方性ドライエッチとＢＨＦによるウ
エットエッチを順次行って、側壁シリコン酸化膜５７上
と真性ベース領域１１上を覆う側壁シリコン酸化膜５８
を形成する。そして、ＬＰＣＶＤ法によるエミッタポリ
シリコンの堆積、パターニング、熱処理によって、エミ
ッタ電極用ポリシリコン膜１６とｎ+ 型単結晶エミッタ
領域１５とを形成する。以下、第６の実施の形態と同様
の作製プロセスを経て、図２７の構造を得る。
キシャル成長させた段階の状態を示す縦断面図である。
ＬＰＣＶＤ法によって、シリコン酸化膜を堆積する。次
いで、シリコン酸化膜を異方性ドライエッチとＢＨＦに
よるウエットエッチングとの組み合わせてエッチングす
る。この結果、第１の開口の上部とシリコン窒化膜８の
側面を覆う側壁シリコン酸化膜５７が形成され、しか
も、第１の開口２０１の底のシリコン酸化膜６が除去さ
れて、シリコン酸化膜６にコレクタ用エピタキシャル層
３の表面を露出させる第２の開口２０２が形成される。
引き続き、シリコンを選択エピタキシャル成長させて、
単結晶真性ベース領域１１を形成する。図２９（ｂ）
は、エミッタポリシリコンを形成した段階の状態を示す
縦断面図である。ＬＰＣＶＤ法によってシリコン酸化膜
を堆積し、これに異方性ドライエッチとＢＨＦによるウ
エットエッチを順次行って、側壁シリコン酸化膜５７上
と真性ベース領域１１上を覆う側壁シリコン酸化膜５８
を形成する。そして、ＬＰＣＶＤ法によるエミッタポリ
シリコンの堆積、パターニング、熱処理によって、エミ
ッタ電極用ポリシリコン膜１６とｎ+ 型単結晶エミッタ
領域１５とを形成する。以下、第６の実施の形態と同様
の作製プロセスを経て、図２７の構造を得る。
【０１１７】以上の第４〜第７の実施の形態の場合のよ
うに、電極部分（単結晶シリコン膜５１）を単結晶化し
て用いることは、第２の実施の形態のバイポーラトラン
ジスタ及び第３の実施の形態の電界効果トランジスタ
（ＦＥＴ）に適用できることは言うまでもない。また、
以上の実施の形態では、ｎｐｎバイポーラトランジスタ
とｐチャネルＪＦＥＴについて、説明したが導電型を全
て逆にしたバイポーラトランジスタとＦＥＴにも本発明
は適用できる。さらに、実施の形態では素子分離法にＬ
ＯＣＯＳ法を用いていたが、本発明はこれに限定される
ものではなく、トレンチ法等他の分離技術を採用しても
よい。
うに、電極部分（単結晶シリコン膜５１）を単結晶化し
て用いることは、第２の実施の形態のバイポーラトラン
ジスタ及び第３の実施の形態の電界効果トランジスタ
（ＦＥＴ）に適用できることは言うまでもない。また、
以上の実施の形態では、ｎｐｎバイポーラトランジスタ
とｐチャネルＪＦＥＴについて、説明したが導電型を全
て逆にしたバイポーラトランジスタとＦＥＴにも本発明
は適用できる。さらに、実施の形態では素子分離法にＬ
ＯＣＯＳ法を用いていたが、本発明はこれに限定される
ものではなく、トレンチ法等他の分離技術を採用しても
よい。
【０１１８】
【発明の効果】以上のように、本発明によれば、ベース
電極用またはソース／ドレイン電極用のポリシリコン膜
の側面からエピタキシャル成長する多結晶膜の厚さにバ
ラツキがあっても、エミッタ電極用ポリシリコン膜が堆
積される真性ベース領域上またはゲート電極用ポリシリ
コン膜が堆積されるチャネル層上の開口の寸法が、ベー
ス電極用またはソース／ドレイン電極用のポリシリコン
膜に形成した開口内部に向かっての多結晶膜のせり出し
寸法ではなく、ベース電極用またはソース／ドレイン電
極用のポリシリコンの側面の一部に形成された側壁によ
り規制される結果、エミッタ面積またはゲート領域面積
のバラツキが大幅に抑制され、電気的特性への影響が少
なくなる。
電極用またはソース／ドレイン電極用のポリシリコン膜
の側面からエピタキシャル成長する多結晶膜の厚さにバ
ラツキがあっても、エミッタ電極用ポリシリコン膜が堆
積される真性ベース領域上またはゲート電極用ポリシリ
コン膜が堆積されるチャネル層上の開口の寸法が、ベー
ス電極用またはソース／ドレイン電極用のポリシリコン
膜に形成した開口内部に向かっての多結晶膜のせり出し
寸法ではなく、ベース電極用またはソース／ドレイン電
極用のポリシリコンの側面の一部に形成された側壁によ
り規制される結果、エミッタ面積またはゲート領域面積
のバラツキが大幅に抑制され、電気的特性への影響が少
なくなる。
【０１１９】更に、ベース電極用またはソース／ドレイ
ン電極用の第１の半導体層を単結晶半導体層とした本発
明の実施の形態によれば、第１の半導体層のの側面から
エピタキシャル成長する半導体層が単結晶となるためそ
の成長膜厚にバラツキが生じることがなくなる。それ
故、エミッタ電極用ポリシリコン膜が堆積される真性ベ
ース領域上またはゲート電極用ポリシリコン膜が堆積さ
れるチャネル層上の開口の寸法にバラツキが生ぜず、従
って、エミッタ面積またはゲート領域面積のバラツキが
大幅に抑制され、電気的特性への影響が少なくなる。
ン電極用の第１の半導体層を単結晶半導体層とした本発
明の実施の形態によれば、第１の半導体層のの側面から
エピタキシャル成長する半導体層が単結晶となるためそ
の成長膜厚にバラツキが生じることがなくなる。それ
故、エミッタ電極用ポリシリコン膜が堆積される真性ベ
ース領域上またはゲート電極用ポリシリコン膜が堆積さ
れるチャネル層上の開口の寸法にバラツキが生ぜず、従
って、エミッタ面積またはゲート領域面積のバラツキが
大幅に抑制され、電気的特性への影響が少なくなる。
【０１２０】また、第１の半導体層に形成された開口部
の形状を漏斗状に上に向かって拡がるようにした実施の
形態によれば、エミッタまたはゲートが微細化された場
合であっても、エミッタ電極用ポリシリコンまたはゲー
ト電極用ポリシリコンを堆積する際のステップカバレッ
ジを改善することができること、及び、電極用ポリシリ
コン膜の上端部での膜厚を厚くすることのできることの
２つの効果により、エミッタ寄生抵抗またはゲート寄生
抵抗を低く抑えることが可能になる。
の形状を漏斗状に上に向かって拡がるようにした実施の
形態によれば、エミッタまたはゲートが微細化された場
合であっても、エミッタ電極用ポリシリコンまたはゲー
ト電極用ポリシリコンを堆積する際のステップカバレッ
ジを改善することができること、及び、電極用ポリシリ
コン膜の上端部での膜厚を厚くすることのできることの
２つの効果により、エミッタ寄生抵抗またはゲート寄生
抵抗を低く抑えることが可能になる。
【図１】 本発明の第１の実施の形態となる半導体装置
の縦断面図。
の縦断面図。
【図２】 第１の実施の形態となる半導体装置を作成す
る主要工程を図解する縦断面図。
る主要工程を図解する縦断面図。
【図３】 第１の実施の形態となる半導体装置を作成す
る主要工程において、図２に続く工程を図解する縦断面
図。
る主要工程において、図２に続く工程を図解する縦断面
図。
【図４】 第１の実施の形態となる半導体装置を作成す
る主要工程において、図３に続く工程を図解する縦断面
図。
る主要工程において、図３に続く工程を図解する縦断面
図。
【図５】 第１の実施の形態となる半導体装置を作成す
る主要工程において、図４に続く工程を図解する縦断面
図。
る主要工程において、図４に続く工程を図解する縦断面
図。
【図６】 第１の実施の形態となる半導体装置を作成す
る主要工程において、図５に続く工程を図解する縦断面
図。
る主要工程において、図５に続く工程を図解する縦断面
図。
【図７】 ポリシリコンのグレイン・バウンダリーを図
解する図。
解する図。
【図８】 開口が形成された ポリシリコンのグレイン
・バウンダリーを図解する図。
・バウンダリーを図解する図。
【図９】 第１の実施の形態となる半導体装置を作成す
る主要工程において、図６に続く工程を図解する縦断面
図。
る主要工程において、図６に続く工程を図解する縦断面
図。
【図１０】 本発明の第２の実施の形態となる半導体装
置の縦断面図。
置の縦断面図。
【図１１】 本発明の第３の実施の形態となる半導体装
置の平面図。
置の平面図。
【図１２】 図１１のＢ−Ｂで見た本発明の第３の実施
の形態となる半導体装置の縦断面図。
の形態となる半導体装置の縦断面図。
【図１３】 図１１のＣ−Ｃで見た本発明の第３の実施
の形態となる半導体装置の縦断面図。
の形態となる半導体装置の縦断面図。
【図１４】 図１１のＤ−Ｄで見た本発明の第３の実施
の形態となる半導体装置の縦断面図。
の形態となる半導体装置の縦断面図。
【図１５】 本発明の第４の実施の形態となる半導体装
置の縦断面図。
置の縦断面図。
【図１６】 第４の実施の形態となる半導体装置を作成
する主要工程を図解する縦断面図。
する主要工程を図解する縦断面図。
【図１７】 本発明の第５の実施の形態となる半導体装
置の縦断面図。
置の縦断面図。
【図１８】 第５の実施の形態となる半導体装置を作成
する主要工程を図解する縦断面図。
する主要工程を図解する縦断面図。
【図１９】 第５の実施の形態となる半導体装置を作成
する主要工程において、図１８に続く工程を図解する縦
断面図。
する主要工程において、図１８に続く工程を図解する縦
断面図。
【図２０】 第５の実施の形態となる半導体装置を作成
する主要工程において、図１９に続く工程を図解する縦
断面図。
する主要工程において、図１９に続く工程を図解する縦
断面図。
【図２１】 第５の実施の形態となる半導体装置を作成
する主要工程において、図２０に続く工程を図解する縦
断面図。
する主要工程において、図２０に続く工程を図解する縦
断面図。
【図２２】 本発明の第６の実施の形態となる半導体装
置の縦断面図。
置の縦断面図。
【図２３】 第６の実施の形態となる半導体装置を作成
する主要工程を図解する縦断面図。
する主要工程を図解する縦断面図。
【図２４】 第６の実施の形態となる半導体装置を作成
する主要工程において、図２３に続く工程を図解する縦
断面図。
する主要工程において、図２３に続く工程を図解する縦
断面図。
【図２５】 第６の実施の形態となる半導体装置を作成
する主要工程において、図２４に続く工程を図解する縦
断面図。
する主要工程において、図２４に続く工程を図解する縦
断面図。
【図２６】 第６の実施の形態となる半導体装置を作成
する主要工程において、図２５に続く工程を図解する縦
断面図。
する主要工程において、図２５に続く工程を図解する縦
断面図。
【図２７】 本発明の第７の実施の形態となる半導体装
置の縦断面図。
置の縦断面図。
【図２８】 第７の実施の形態となる半導体装置を作成
する主要工程を図解する縦断面図。
する主要工程を図解する縦断面図。
【図２９】 第７の実施の形態となる半導体装置を作成
する主要工程において、図２８に続く工程を図解する縦
断面図。
する主要工程において、図２８に続く工程を図解する縦
断面図。
【図３０】 従来の半導体装置の縦断面図。
１ ｐ- 型シリコン基板 ２−ａ ｎ+ 型埋め込み層 ２−ｂ ｐ+ 型埋め込み層 ３ コレクタ用エピタキシャル層 ４ シリコン酸化膜 ５ コレクタ引き出し領域 ６ シリコン酸化膜 ７ ベース電極用ポリシリコン膜 ８ シリコン窒化膜 ９ シリコン酸化膜 １０ シリコン窒化膜 １１ 単結晶真性ベース領域 １１ａ ｐ+ 型単結晶シリコン膜 １２、１２ａ ｐ+ 型ポリシリコン膜 １３ シリコン酸化膜 １４ ｎ型コレクタ領域 １５ ｎ+ 型単結晶エミッタ領域 １６ エミッタ電極用ポリシリコン膜 １７ シリコン酸化膜 １８−ａ、２０−ａ エミッタ用アルミニウム合金電極 １８−ｂ、２０−ｂ ベース用アルミニウム合金電極 １８−ｃ、２０−ｃ コレクタ用アルミニウム合金電極 １９−ａ、１９−ｂ、１９−ｃ タングステン電極 ２１ 多結晶ＳｉＧｅ膜 ２２ ＳｉＧｅ合金真性ベース領域 ２３ 単結晶シリコン膜 ２４ ｎ+ 型単結晶エミッタ領域 ３１ ｎ- 型シリコン基板 ３２ ソース電極用ポリシリコン膜 ３３ ドレイン電極用ポリシリコン膜 ３４ ｐ型チャネル用シリコン膜 ３５、３６ ｐ型ポリシリコン膜 ３７ ゲート電極用ポリシリコン膜 ３８ ｎ+ 型単結晶シリコン膜 ３９−ａ ゲート用アルミニウム合金電極 ３９―ｂ ソース用アルミニウム合金電極 ３９―ｃ ドレイン用アルミニウム合金電極 ５０ａ アモルファスシリコン膜 ５０ｂ 単結晶シリコン膜 ５０ｃ 多結晶シリコン膜 ５１ ベース電極用単結晶シリコン膜 ５２ コレクタ電極用単結晶シリコン膜 ５３ ｐ+ 型単結晶シリコン膜 ５４、５６、５７、５８ 側壁シリコン酸化膜 ５５ 側壁シリコン窒化膜 １００ シリコン基体 １０１、２０１、３０１、５０１ 第１の開口 １０２、２０２、３０２、５０２ 第２の開口 ５０３ 第３の開口
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/165 H01L 29/73 - 29/737
Claims (28)
- 【請求項１】 一導電型の単結晶半導体基板と、 前記単結晶半導体基板の主面を覆い、前記単結晶半導体
基板の主面の一部を露出させる第１の所定幅を有した第
１の開口部を有する第１の絶縁膜と、 前記第１の絶縁膜を部分的に覆う逆導電型の第１の半導
体層と、 前記第１の半導体層を覆う第２の絶縁膜と、 前記第１の半導体層と前記第２の絶縁膜とを貫通するよ
うに、前記第１の開口部と位置整合した第２の所定幅を
有するように形成された第２の開口部であって、前記第
２の所定幅が前記第１の所定幅より小さく、その結果、
前記第１の半導体層の前記第２の開口部の縁が、前記第
１の絶縁膜の前記第１の開口部にせり出すせり出し部を
なすようにしている第２の開口部と、 前記第２の開口部の側面で露出している前記第１の半導
体層の前記せり出し部の側面下部を露出させるように、
前記第１の半導体層と前記第２の絶縁膜との前記第２の
開口部の側面上に形成された、前記第２の開口部の側面
上に形成された第１の絶縁側壁と、該第１の絶縁側壁上
に、その下端部が該第１の絶縁側壁の下端部からはみ出
すように形成された第２の絶縁側壁と、少なくとも該第
２の絶縁側壁の内側側面を覆うように形成された第３の
絶縁側壁とから構成されている絶縁側壁と、 前記第１の絶縁膜の前記第１の開口部内の、前記単結晶
半導体基板の主面の前記一部の上に形成された逆導電型
の単結晶半導体からなる第２の半導体層と、 前記第１の半導体層の前記せり出し部の下面と前記側面
下部と、前記第２の半導体層の端部とを結合する逆導電
型の第３の半導体層と、 前記第２の半導体層の上面領域に形成された、一導電型
の第４の半導体層と、 前記第４の半導体層の上面上に前記絶縁側壁に囲繞され
て形成された、一導電型の第５の半導体層とを具備して
おり、 前記第１の絶縁側壁と前記第２の絶縁側壁との前記第２
の開口部の側面上での合計厚さが、前記第３の半導体層
の前記第２の開口部の側面上での厚さより大きく、且
つ、前記第２の絶縁膜は、前記第１の絶縁側壁をエッチ
ングするエッチング剤に対して耐性の高い材料により形
成されていることを特徴とする半導体装置。 - 【請求項２】 前記単結晶半導体基板は、単結晶シリコ
ン基板であり、前記第１半導体層がポリシリコンで形成
され、前記第２の半導体層が単結晶シリコンで形成さ
れ、前記第３の半導体層及び前記第５の半導体層がポリ
シリコンで形成されていることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記単結晶半導体基板は、単結晶シリコ
ン基板であり、前記第１半導体層がポリシリコンで形成
され、前記第２の半導体層の少なくとも一部が単結晶Ｓ
ｉＧｅで形成され、前記第３の半導体層の少なくとも一
部が多結晶ＳｉＧｅで形成され、前記第５の半導体層が
ポリシリコンで形成されていることを特徴とする請求項
１記載の半導体装置。 - 【請求項４】 前記単結晶半導体基板は、単結晶シリコ
ン基板であり、前記第１半導体層が単結晶シリコンで形
成され、前記第２の半導体層が単結晶シリコンで形成さ
れ、前記第３の半導体層が単結晶シリコンで形成され、
前記第５の半導体層がポリシリコンで形成されているこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項５】 一導電型の単結晶半導体基板と、 前記単結晶半導体基板の主面を覆い、前記単結晶半導体
基板の主面の一部を露出させる第１の所定幅を有した第
１の開口部を有する第１の絶縁膜と、 前記第１の絶縁膜を部分的に覆う逆導電型の単結晶半導
体の第１の半導体層と、 前記第１の半導体層を覆う第２の絶縁膜と、 前記第１の半導体層と前記第２の絶縁膜とを貫通するよ
うに、前記第１の開口部と位置整合した第２の所定幅を
有するように形成された第２の開口部であって、前記第
２の所定幅が前記第１の所定幅より小さく、その結果、
前記第１の半導体層の前記第２の開口部の縁が、前記第
１の絶縁膜の前記第１の開口部にせり出すせり出し部を
なすようにしている第２の開口部と、 前記第２の開口部の側面で露出している前記第１の半導
体層の前記せり出し部の側面下部を露出させるように、
前記第１の半導体層と前記第２の絶縁膜との前記第２の
開口部の側面上に形成された、前記第２の開口部の側面
上に形成された第１の絶縁側壁と、該第１の絶縁側壁上
に形成された第２の絶縁側壁と、少なくとも該第２の絶
縁側壁の内側側面を覆うように形成された第３の絶縁側
壁とから構成されている絶縁側壁と、 前記第１の絶縁膜の前記第１の開口部内の、前記単結晶
半導体基板の主面の前記一部の上に形成された逆導電型
の単結晶半導体からなる第２の半導体層と、 前記第１の半導体層の前記せり出し部の下面と前記側面
下部と、前記第２の半導体層の端部とを結合する逆導電
型の単結晶半導体からなる第３の半導体層と、 前記第２の半導体層の上面領域に形成された、一導電型
の第４の半導体層と、 前記第４の半導体層の上面上に前記絶縁側壁に囲繞され
て形成された、一導電型の第５の半導体層とを具備して
おり、 前記第２の絶縁膜は、前記第１の絶縁側壁をエッチング
するエッチング剤に対して耐性の高い材料により形成さ
れていることを特徴とする半導体装置。 - 【請求項６】 前記第２の絶縁側壁は、前記第１の絶縁
側壁上に前記第２の開口部の側面に平行に前記第１の絶
縁側壁より広く広がって形成されていることを特徴とす
る請求項５に記載の半導体装置。 - 【請求項７】 一導電型の単結晶半導体基板と、 前記単結晶半導体基板の主面を覆い、前記単結晶半導体
基板の主面の一部を露出させる第１の開口部を有する第
１の絶縁膜と、 下端での幅が前記第１の開口部の幅よりも狭く上方にい
くに連れて次第に幅が広がる、前記第１の開口部に位置
整合されて形成された第２の開口部を有し、前記第１の
絶縁膜を部分的に覆う逆導電型の単結晶半導体の第１の
半導体層と、 幅が、前記第２の開口部の上端部の幅と概略等しいか若
しくはこれより幾分狭い、前記第２の開口部に位置整合
されて形成された第３の開口部を有し、前記第１の半導
体層を覆う第２の絶縁膜と、 前記第１の絶縁膜の前記第１の開口部内の、前記単結晶
半導体基板の主面の前記一部の上に形成された、一部
が、前記第１の開口部内にせり出した前記第１の半導体
層のせり出し部の下面と接する逆導電型の単結晶半導体
からなる第２の半導体層と、 少なくとも前記第２の絶縁膜の前記第３の開口部の側面
上を覆い、前記第２の半導体層の上面領域に形成された
絶縁側壁と、 前記第２の半導体層の上面領域に形成された、一導電型
の第３の半導体層と、 前記第３の半導体層の上面上に前記絶縁側壁に囲繞され
て形成された、一導電型の第４の半導体層とを具備して
いることを特徴とする半導体装置。 - 【請求項８】 前記絶縁側壁は、前記第２の開口部の内
部に露出している前記第１の半導体層の側面のほぼ全体
またはその上側部分を覆うように、前記第１の半導体層
と前記第２の絶縁膜との前記第２の開口部の側面上及び
前記第３の開口部の側面上に形成された第１の絶縁側壁
と、該第１の絶縁側壁上に形成され且つその下端部が前
記第２の半導体層の上面に接触して前記第２の半導体層
の上面領域に形成された前記第４の半導体層の領域を画
成している第２の絶縁側壁とから形成されていることを
特徴とする請求項７に記載の半導体装置。 - 【請求項９】 前記第２の半導体層は、その上側の端部
が前記第２の開口部に露出している前記第１の半導体層
の側面の下側部に乗り上がるように形成されていること
を特徴とする請求項７または８に記載の半導体装置。 - 【請求項１０】 前記第１の半導体層の上表面はこれと
ほぼ等しい面積の第３の絶縁膜によって覆われ、その上
に形成された前記第２の絶縁膜の前記第３の開口部の幅
は前記第２の開口部の上端部の幅より幾分狭いことを特
徴とする請求項７または８に記載の半導体装置。 - 【請求項１１】 前記単結晶半導体基板は前記主面を
（１００）面とする単結晶シリコン基板であり、前記第
１の半導体層は前記主面と平行な面を（１００）面とす
る単結晶シリコン層であって、前記第１の半導体層の前
記第２の開口部の側面に露出した面は｛１１１｝面であ
ることを特徴とする請求項７から１０のいずれか１項に
記載の半導体装置。 - 【請求項１２】 前記単結晶半導体基板は、単結晶シリ
コン基板であり、前記第２の半導体層の少なくとも下側
の一部が単結晶ＳｉＧｅで形成されていることを特徴と
する請求項５から１１のいずれか１項に記載の半導体装
置。 - 【請求項１３】 前記第２の半導体層は、下端部が単結
晶ＳｉＧｅで形成され、上側に向かって徐々にＧｅの含
有率が低下し上端部では単結晶Ｓｉになされていること
を特徴とする請求項１２に記載の半導体装置。 - 【請求項１４】 一導電型の単結晶半導体基板の主面を
覆うように第１の絶縁膜を形成し、 前記第１の絶縁膜を部分的に覆う逆導電型の第１の半導
体層を形成し、 前記第１の半導体層を覆う第２の絶縁膜を形成し、 前記第１の半導体層と前記第２の絶縁膜とを貫通するよ
うに第１の所定幅を有した第１の開口部を形成し、 前記第１の開口部の底面及び側面と前記第２の絶縁膜上
を覆う、前記第２の絶縁膜とは異なるエッチング性を有
する第３の絶縁膜を形成し、 前記第３の絶縁膜上を覆う、前記第３の絶縁膜と異なる
エッチング性を有する第４の絶縁膜を形成し、 前記第４の絶縁膜と前記第３の絶縁膜をエッチバックし
て、前記第２の絶縁膜上の前記第４の絶縁膜と前記第３
の絶縁膜を完全に除去し、前記第１の開口部の底面上か
らは前記第４の絶縁膜を完全に除去して前記第３の絶縁
膜を露出させ、前記第１の開口部の側面には、前記第４
の絶縁膜と前記第３の絶縁膜からなる絶縁側壁を残し、 前記第１の絶縁膜と前記第３の絶縁膜を選択的に除去し
て、前記単結晶半導体基板の主面の一部を露出させて、
前記第１の所定幅より大きい第２の所定幅を有した第２
の開口部を、前記第１の開口部と位置整合して形成し、
前記第１の半導体層の前記第１の開口部の縁が、前記第
１の絶縁膜の前記第２の開口部にせり出すせり出し部を
なすようにすると共に、前記第１の開口部の側面上に前
記第４の絶縁膜の下の前記第３の絶縁膜を一部残して、
前記第１の開口部の側面で露出している前記第１の半導
体層の前記せり出し部の側面下部を露出させ、 前記第１の開口部の側面で露出している前記第１の半導
体層の前記せり出し部の前記側面下部上と、前記第２の
開口部内で露出している前記単結晶半導体基板の主面の
前記一部の上とに、半導体を成長させて、前記単結晶半
導体基板の主面の前記一部の上に逆導電型の単結晶半導
体からなる第２の半導体層と形成すると共に、前記第１
の半導体層の前記せり出し部の下面と前記側面下部から
前記第２の半導体層の端部に達し前記絶縁側壁の厚さよ
り小さい厚さを有する逆導電型の第３の半導体層を形成
し、 前記絶縁側壁を覆い、前記第２の半導体層の上面の一部
露出面を画成する第５の絶縁膜を形成し、 前記第２の半導体層の上面上に、前記第５の絶縁膜に囲
繞された一導電型の第４の半導体層を形成し、 前記第２の半導体層の上面領域に一導電型の第５の半導
体層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項１５】 前記単結晶半導体基板を単結晶シリコ
ン基板で形成し、前記第１半導体層をポリシリコンで形
成して、前記半導体としてシリコンを成長させることに
より、前記第２の半導体層を単結晶シリコンで選択的に
形成し、前記第３の半導体層をポリシリコンで選択的に
形成することを特徴とする請求項１４記載の半導体装置
の製造方法。 - 【請求項１６】 前記単結晶半導体基板を単結晶シリコ
ン基板で形成し、前記第１半導体層をポリシリコンで形
成して、前記半導体の少なくとも一部としてＳｉＧｅを
成長させることにより、前記第２の半導体層の少なくと
も一部を単結晶ＳｉＧｅで選択的に形成し、前記第３の
半導体層の少なくとも一部を多結晶ＳｉＧｅで選択的に
形成することを特徴とする請求項１４記載の半導体装置
の製造方法。 - 【請求項１７】 前記単結晶半導体基板を単結晶シリコ
ン基板で形成し、前記第１半導体層を単結晶シリコンで
形成して、前記半導体としてシリコンを成長させること
により、前記第２の半導体層を単結晶シリコンで選択的
に形成し、前記第３の半導体層を単結晶シリコンで選択
的に形成することを特徴とする請求項１４記載の半導体
装置の製造方法。 - 【請求項１８】 前記第２の半導体層の上面上に、高濃
度の一導電型不純物を含む多結晶半導体を堆積すること
により、前記第２の半導体層の上面上に前記一導電型の
第４の半導体層を形成し、前記一導電型の第４の半導体
層からの一導電型不純物の拡散により前記第２の半導体
層の上面領域に前記一導電型の第５の半導体層を形成す
ることを特徴とする請求項１４から１７のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項１９】 一導電型の単結晶半導体基板の主面を
覆うように第１の絶縁膜を形成し、 前記第１の絶縁膜を部分的に覆う逆導電型の半導体層を
形成して単結晶化し、単結晶化した第１の半導体層を形
成し、 前記第１の半導体層を覆う第２の絶縁膜を形成し、 単結晶化した前記第１の半導体層と前記第２の絶縁膜と
を貫通するように第１の所定幅を有した第１の開口部を
形成し、 前記第１の開口部の底面及び側面と前記第２の絶縁膜上
を覆う第３の絶縁膜を形成し、 前記第３の絶縁膜上を覆う、前記第３の絶縁膜と異なる
性質を有する第４の絶縁膜を形成し、 前記第４の絶縁膜と前記第３の絶縁膜をエッチバックし
て、前記第２の絶縁膜上の前記第４の絶縁膜と前記第３
の絶縁膜を完全に除去し、前記第１の開口部の底面上か
らは前記第４の絶縁膜を完全に除去して前記第３の絶縁
膜を露出させ、前記第１の開口部の側面には、前記第４
の絶縁膜と前記第３の絶縁膜からなる絶縁側壁を残し、 前記第１の絶縁膜と前記第３の絶縁膜を選択的に除去し
て、前記単結晶半導体基板の主面の一部を露出させて、
前記第１の所定幅より大きい第２の所定幅を有した第２
の開口部を、前記第１の開口部と位置整合して形成し、
前記第１の半導体層の前記第１の開口部の縁が、前記第
１の絶縁膜の前記第２の開口部にせり出すせり出し部を
なすようにすると共に、前記第１の開口部の側面上に前
記第４の絶縁膜の下の前記第３の絶縁膜を一部残して、
前記第１の開口部の側面で露出している前記第１の半導
体層の前記せり出し部の側面下部を露出させ、 前記第１の開口部の側面で露出している前記第１の半導
体層の前記せり出し部の前記側面下部上と、前記第２の
開口部内で露出している前記単結晶半導体基板の主面の
前記一部の上とに、半導体を成長させて、前記単結晶半
導体基板の主面の前記一部の上に逆導電型の単結晶半導
体からなる第２の半導体層と形成すると共に、前記第１
の半導体層の前記せり出し部の下面と前記側面下部から
前記第２の半導体層の端部に達する逆導電型の単結晶半
導体からなる第３の半導体層を形成し、 前記絶縁側壁を覆い、前記第２の半導体層の上面の一部
露出面を画成する第５の絶縁膜を形成し、 前記第２の半導体層の上面上に、前記第５の絶縁膜に囲
繞された一導電型の第４の半導体層を形成し、 前記第２の半導体層の上面領域に一導電型の第５の半導
体層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２０】 一導電型の単結晶半導体基板の主面を
覆うように第１の絶縁膜を形成し、 半導体層を形成し単結晶化して、前記第１の絶縁膜を部
分的に覆う逆導電型の単結晶化した第１の半導体層を形
成し、 前記第１の半導体層を覆う第２の絶縁膜を形成し、 単結晶化した前記第１の半導体層と前記第２の絶縁膜と
を貫通するように第１の所定幅を有した第１の開口部を
形成し、 前記第１の開口部内の第１の絶縁膜を選択的に除去し
て、前記第１の所定幅より大きい第２の所定幅を有した
第２の開口部を、前記第１の開口部と位置整合して第１
の絶縁膜に形成し、前記単結晶半導体基板の主面の一部
を露出させると共に、前記第１の半導体層の前記第１の
開口部の縁が、前記第１の絶縁膜の前記第２の開口部に
せり出すせり出し部をなすようにし、 前記第１の開口部の側面で露出している前記第１の半導
体層の前記せり出し部の側面上と、前記第２の開口部内
で露出している前記単結晶半導体基板の主面の前記一部
の上とに、半導体を成長させて、前記単結晶半導体基板
の主面の前記一部の上に逆導電型の単結晶半導体からな
る第２の半導体層と形成すると共に、前記第１の半導体
層の前記せり出し部の下面と前記側面から前記第２の半
導体層の端部に達する逆導電型の単結晶半導体からなる
第３の半導体層を形成し、 前記第２の絶縁膜の前記第１の開口部の側面上及び前記
第３の半導体層の側面上を覆い、前記第２の半導体層の
上面の一部露出面を画成する絶縁側壁を形成し、 前記第２の半導体層の上面上に、前記絶縁側壁に囲繞さ
れた一導電型の第４の半導体層を形成し、 前記第２の半導体層の上面領域に一導電型の第５の半導
体層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２１】 一導電型の単結晶半導体基板の主面を
覆うように第１の絶縁膜を形成し、 前記第１の絶縁膜を部分的に覆う、その上面に自己と同
一パターンの第２の絶縁膜を有する、前記主面と平行な
面を｛１００｝面とする単結晶化された逆導電型の第１
の半導体層を形成し、 前記第２の絶縁膜を覆う第３の絶縁膜を形成し、 前記第３の絶縁膜と前記第１の半導体層とに第１の所定
幅を有する第１の開口部を形成するとともに、前記第２
の絶縁膜に前記第１の開口部に位置整合された前記第１
の所定幅より大きい第２の所定幅を有する第２の開口部
を形成し、 熱処理により、前記第１の開口部側に露出された第１の
半導体層の表面にその｛１１１｝面を露出させて、前記
第１の半導体層に、下側に前記第２の所定幅より狭い第
３の所定幅を有し上側に前記第２の所定幅と概略等しい
幅を有する第３の開口部を形成し、 前記第３の開口部下の前記第１の絶縁膜を除去し更に前
記第１の絶縁膜を横方向にエッチングして前記第１の絶
縁膜に第４の開口部を形成することにより、前記単結晶
半導体基板の主面の一部を露出させるとともに前記第１
の半導体層の下面の一部を露出させ、 前記第４の開口部内に露出している前記第１の半導体層
の下面上と、前記第４の開口部内に露出している前記単
結晶半導体基板の主面上とに、半導体を成長させて、少
なくとも前記第４の開口部内を充填する逆導電型の単結
晶半導体からなる第２の半導体層を形成し、 前記第１、第２及び第３の開口部内の一部を充填し、前
記第２の半導体層の上面の一部露出面を画成する絶縁側
壁部を形成し、 前記第２の半導体層の上面上に、前記絶縁側壁部に囲繞
された一導電型の第３の半導体層を形成し、 前記第２の半導体層の上面領域に一導電型の第４の半導
体層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２２】 前記第１の開口部と前記第２の開口部
とを形成する工程は、 前記第３の絶縁膜と前記第２の絶縁膜とを貫通する第１
の開口部を形成し、 前記第２の絶縁膜を横方向にエッチングすることにより
前記第２の絶縁膜に第２の開口部を形成し、 前記第１の半導体をエッチングして第１の半導体層に第
１の開口部を形成する工程であることを特徴とする請求
項２１記載の半導体装置の製造方法。 - 【請求項２３】 一導電型の単結晶半導体基板の主面を
覆うように第１の絶縁膜を形成し、 前記第１の絶縁膜を部分的に覆う単結晶化された逆導電
型の第１の半導体層を形成し、 前記第１の半導体層を覆う第２の絶縁膜を形成し、 前記第２の絶縁膜に第１の所定幅を有する第１の開口部
を形成して前記第１の半導体層の表面の一部を露出さ
せ、 前記第１の半導体層をウェット法によりエッチングし
て、前記第１の半導体層に、下側に前記第１の所定幅よ
り狭い第２の所定幅を有し上側に前記第１の所定幅と概
略等しい幅を有する第２の開口部を形成するとともに前
記第１の絶縁膜の表面の一部を露出させ、 前記第２の開口部下に露出した前記第１の絶縁膜を除去
し更に前記第１の絶縁膜を横方向にエッチングして前記
第１の絶縁膜に第３の開口部を形成することにより、前
記単結晶半導体基板の主面の一部を露出させるとともに
前記第１の半導体層の下面の一部を露出させ、 前記第３の開口部内に露出している前記第１の半導体層
の下面及び側面上と、前記第３の開口部内に露出してい
る前記単結晶半導体基板の主面上とに、半導体を成長さ
せて、少なくとも前記第３の開口部内を充填する逆導電
型の単結晶半導体からなる第２の半導体層を形成し、 前記第１及び第２の開口部内の一部を充填し、前記第２
の半導体層の上面の一部露出面を画成する絶縁側壁部を
形成し、 前記第２の半導体層の上面上に、前記絶縁側壁部に囲繞
された一導電型の第３の半導体層を形成し、 前記第２の半導体層の上面領域に一導電型の第４の半導
体層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２４】 前記第１の半導体層の前記単結晶半導
体基板の主面と平行な面を｛１００｝面とし、前記第１
の半導体層に前記第２の開口部を形成する工程において
は、前記第１の半導体層の｛１１１｝面を露出させるこ
とを特徴とする請求項２３記載の半導体装置の製造方
法。 - 【請求項２５】 前記第２の半導体層の上面上に、高濃
度の一導電型不純物を含む多結晶半導体を堆積すること
により、前記第２の半導体層の上面上に前記一導電型の
第３の半導体層を形成し、前記一導電型の第３の半導体
層からの一導電型不純物の拡散により前記第２の半導体
層の上面領域に前記一導電型の第４の半導体層を形成す
ることを特徴とする請求項２１から２４のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項２６】 前記第１の絶縁膜に第４の開口部また
は第３の開口部を形成するに先立って、前記第２、第３
の絶縁膜の開口部または前記第２の絶縁膜の開口部及び
前記第１の半導体層の開口部の少なくとも上側部分を覆
う第１の絶縁側壁が形成され、前記第２の半導体層の形
成された後に、前記第１の絶縁側壁を覆い、前記絶縁側
壁部となる第２の絶縁側壁を形成し、前記第２の半導体
層の上面上に、高濃度の一導電型不純物を含む前記多結
晶半導体を堆積することを特徴とする請求項２５に記載
の半導体装置の製造方法。 - 【請求項２７】 前記単結晶半導体基板を単結晶シリコ
ン基板で形成し、前記第２の半導体層の少なくとも一部
を単結晶ＳｉＧｅ層で形成することを特徴とする請求項
２０から２６のいずれか１項に記載の半導体装置の製造
方法。 - 【請求項２８】 前記第２の半導体層の形成工程は、Ｇ
ｅの含有率が一定又はＧｅの含有率が徐々に上昇する単
結晶ＳｉＧｅ層を形成過程と、その上にＧｅの含有率が
徐々に低下する遷移単結晶ＳｉＧｅ層を形成する過程と
を含んでいることを特徴とする請求項２７記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10742099A JP3303833B2 (ja) | 1999-01-11 | 1999-04-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
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|---|---|---|---|
| JP11-4685 | 1999-01-11 | ||
| JP468599 | 1999-01-11 | ||
| JP10742099A JP3303833B2 (ja) | 1999-01-11 | 1999-04-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JP2000269233A JP2000269233A (ja) | 2000-09-29 |
| JP3303833B2 true JP3303833B2 (ja) | 2002-07-22 |
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ID=26338493
Family Applications (1)
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|---|---|---|---|
| JP10742099A Expired - Fee Related JP3303833B2 (ja) | 1999-01-11 | 1999-04-15 | 半導体装置及びその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3303833B2 (ja) |
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|---|---|---|---|---|
| SE0200177L (sv) | 2002-01-21 | 2003-07-22 | Ericsson Telefon Ab L M | Anordning för att förhindra kortslutning i en bip olär dubbelpolytransistor samt förfarande för att framställa en dylik anordning |
-
1999
- 1999-04-15 JP JP10742099A patent/JP3303833B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000269233A (ja) | 2000-09-29 |
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