JPH05136157A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH05136157A JPH05136157A JP29557791A JP29557791A JPH05136157A JP H05136157 A JPH05136157 A JP H05136157A JP 29557791 A JP29557791 A JP 29557791A JP 29557791 A JP29557791 A JP 29557791A JP H05136157 A JPH05136157 A JP H05136157A
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Abstract
(57)【要約】
【目的】 寄生ジャンクションがない半導体装置を得る
こと。 【構成】 Ｓi基板上に絶縁分離層を介して島状に形成
したＳi基板と同一結晶方位を有するＳi単結晶島に一つ
のＮＰＮ又はＰＮＰトランジスターを形成する。
こと。 【構成】 Ｓi基板上に絶縁分離層を介して島状に形成
したＳi基板と同一結晶方位を有するＳi単結晶島に一つ
のＮＰＮ又はＰＮＰトランジスターを形成する。
Description
【０００１】
【産業上の利用分野】本発明は寄生ジャンクションがな
い半導体装置とその製造方法に関する。
い半導体装置とその製造方法に関する。
【０００２】
【従来の技術】従来用いられている半導体装置で図１０
に示す如き三重拡散方式のものは、Ｐ-領域の拡散が多
く、このＰ-領域の濃度がＮ-領域より高いがこのＰ-領
域の部分を低濃度にしなければならないのでコレクター
のシリーズ抵抗が大きくなる欠点があり、又不純物プロ
ファイルに余裕がなくベースとエミッターの濃度比が大
きくとりにくく、エミッターの注入効率を上げることが
出来ないのでゲインが小さかった。
に示す如き三重拡散方式のものは、Ｐ-領域の拡散が多
く、このＰ-領域の濃度がＮ-領域より高いがこのＰ-領
域の部分を低濃度にしなければならないのでコレクター
のシリーズ抵抗が大きくなる欠点があり、又不純物プロ
ファイルに余裕がなくベースとエミッターの濃度比が大
きくとりにくく、エミッターの注入効率を上げることが
出来ないのでゲインが小さかった。
【０００３】また、図１１に示す如き従来のＰ−ＷＥＬ
Ｌ方式のものは、Ｐ+領域の抵抗は下るが、埋め込みＰ
領域の濃度を埋め込みＮ+領域より大きくし難く、ＵＰ
−ＤＯＷＮ ＩＳＯのレイヤーを利用してコレクターの
シリーズ抵抗を下げるようにしているが、埋込みＮ+領
域にＰ(コレクター)領域が接しているためコレクターの
耐圧を高く出来ず、面積が大きくなる欠点があった。
Ｌ方式のものは、Ｐ+領域の抵抗は下るが、埋め込みＰ
領域の濃度を埋め込みＮ+領域より大きくし難く、ＵＰ
−ＤＯＷＮ ＩＳＯのレイヤーを利用してコレクターの
シリーズ抵抗を下げるようにしているが、埋込みＮ+領
域にＰ(コレクター)領域が接しているためコレクターの
耐圧を高く出来ず、面積が大きくなる欠点があった。
【０００４】さらに、図１２に示す如き従来のＳＵＢ−
ＰＮＰ方式のものは、図１１のＰ−ＷＥＬＬ方式のもの
とＰＮＰのコレクター以外同じであるが、Ｎ+の埋め込
み層がない分だけコレクターのシリーズ抵抗を下げるこ
とが出来るが、コレクターがＳＵＢとショートしている
ためコレクター電位が自由に取れない欠点があった。
ＰＮＰ方式のものは、図１１のＰ−ＷＥＬＬ方式のもの
とＰＮＰのコレクター以外同じであるが、Ｎ+の埋め込
み層がない分だけコレクターのシリーズ抵抗を下げるこ
とが出来るが、コレクターがＳＵＢとショートしている
ためコレクター電位が自由に取れない欠点があった。
【０００５】また、前記図７,図８のものは周囲のＮ-Ｅ
ＰＩのバイアスをうまくしなければ、寄生効果が発生す
る欠点があり、さらに図１０、図１１、図１２のものは
ともにＮＰＮとの併設は出来るが、特性的にはかなり差
があるためにＮＰＮ／ＰＮＰ相補型が出来難いものであ
った。
ＰＩのバイアスをうまくしなければ、寄生効果が発生す
る欠点があり、さらに図１０、図１１、図１２のものは
ともにＮＰＮとの併設は出来るが、特性的にはかなり差
があるためにＮＰＮ／ＰＮＰ相補型が出来難いものであ
った。
【０００６】
【発明が解決しようとする課題】本発明は個々の素子を
夫々独立分離して形成し、不要な拡散層から完全に絶縁
分離して、独立な機能素子を実現することにより寄生容
量によるスピード低下を防止すると共に寄生素子による
ラッチアップの寄生効果の防止した半導体装置とその製
造方法を新規に提供せんとするものである。また、本発
明によれぱＮＰＮトランジスタとＰＮＰトランジスタの
ゲインを一致させて相補型のデバイスを実現することが
できる一方、さらにＰＮ接合分離を完全に絶縁分離にす
ることにより素子面積の縮小を図らんとするものであ
る。
夫々独立分離して形成し、不要な拡散層から完全に絶縁
分離して、独立な機能素子を実現することにより寄生容
量によるスピード低下を防止すると共に寄生素子による
ラッチアップの寄生効果の防止した半導体装置とその製
造方法を新規に提供せんとするものである。また、本発
明によれぱＮＰＮトランジスタとＰＮＰトランジスタの
ゲインを一致させて相補型のデバイスを実現することが
できる一方、さらにＰＮ接合分離を完全に絶縁分離にす
ることにより素子面積の縮小を図らんとするものであ
る。
【０００７】
【課題を解決するための手段】本発明にかかる半導体装
置は、Ｓi基板上に絶縁分離層を形成し、該絶縁分離層
上に前記Ｓi基板の一部をエピタキシャル成長させて前
記Ｓi基板と同一結晶方位を有するＳi単結晶島を島状に
突出させて形成し、該Ｓi単結晶島にＮＰＮ又はＰＮＰ
のトランジスターを形成してなるものである。
置は、Ｓi基板上に絶縁分離層を形成し、該絶縁分離層
上に前記Ｓi基板の一部をエピタキシャル成長させて前
記Ｓi基板と同一結晶方位を有するＳi単結晶島を島状に
突出させて形成し、該Ｓi単結晶島にＮＰＮ又はＰＮＰ
のトランジスターを形成してなるものである。
【０００８】したがって、本発明の半導体装置は不要な
拡散層を完全に絶縁分離するためにＳiの単結晶島が同
一結晶方位を有し、しかも基板から絶縁分離して個々の
独立な機能素子を形成したものであり、各機能素子はそ
の底面が基板からの絶縁分離し、その横面がそれぞれ独
立して相互間が絶縁物で分離されるものである。
拡散層を完全に絶縁分離するためにＳiの単結晶島が同
一結晶方位を有し、しかも基板から絶縁分離して個々の
独立な機能素子を形成したものであり、各機能素子はそ
の底面が基板からの絶縁分離し、その横面がそれぞれ独
立して相互間が絶縁物で分離されるものである。
【０００９】また、機能素子として、ＮＰＮ、ＰＮＰの
一方のトランジスターだけが３重拡散とかでその構造が
変わるとかをさけるために、ＮＰＮにはＮ型の単結晶島
をＰＮＰにはＰ型の連結晶島を形成する。このＰ型、Ｎ
型単結晶は、それぞれの等伝タイプでドープしながら結
晶成長させるか、あるいはノン・ドープの結晶を成長さ
せた後イオン注入等によりＰ型あるいはＮ型にする等い
づれの方法でも良い。この場合の種結晶はノン・ドープ
で形成し、イオン注入により、Ｎ型又はＰ型に高濃度で
ドーピングする。
一方のトランジスターだけが３重拡散とかでその構造が
変わるとかをさけるために、ＮＰＮにはＮ型の単結晶島
をＰＮＰにはＰ型の連結晶島を形成する。このＰ型、Ｎ
型単結晶は、それぞれの等伝タイプでドープしながら結
晶成長させるか、あるいはノン・ドープの結晶を成長さ
せた後イオン注入等によりＰ型あるいはＮ型にする等い
づれの方法でも良い。この場合の種結晶はノン・ドープ
で形成し、イオン注入により、Ｎ型又はＰ型に高濃度で
ドーピングする。
【００１０】
【作用】上記の如き構成よりなる本発明の半導体装置は
Ｓiの単結晶島を絶縁物で囲ってしまうので、寄生ジャ
ンクションを無くすことができる。また、ＮＰＮにはＮ
型、ＰＮＰにはＰ型の単結晶島を形成しておりこれらの
各単結晶島の下部(種結晶部)にはそれぞれＮ+、Ｐ+の拡
散層(コレクター領域)が有り単結晶島上部にはエミッタ
ー、周辺部から中央部にはベースが形成されて、ベー
ス、エミッターの不純物はＮＰＮ、ＰＮＰ独立にプロフ
ァイルを調節することが出来るようになる。
Ｓiの単結晶島を絶縁物で囲ってしまうので、寄生ジャ
ンクションを無くすことができる。また、ＮＰＮにはＮ
型、ＰＮＰにはＰ型の単結晶島を形成しておりこれらの
各単結晶島の下部(種結晶部)にはそれぞれＮ+、Ｐ+の拡
散層(コレクター領域)が有り単結晶島上部にはエミッタ
ー、周辺部から中央部にはベースが形成されて、ベー
ス、エミッターの不純物はＮＰＮ、ＰＮＰ独立にプロフ
ァイルを調節することが出来るようになる。
【００１１】したがって、本発明で得られる半導体装置
は、デバイスが絶縁物に囲まれたＳiの単結晶島に形成
されて寄生ジャンクションがないので、寄生効果が生じ
ず、また寄生容量も低減出来て高速素子高周波素子の形
成が可能となる。また垂直型のＰＮＰ型トランジスター
を形成してゲインをＮＰＮ型トランジスタと合わせるこ
とが出来るようにしたためコンプレメンタリー型とする
ことが出来る。さらに、幅よりも長さに自由度があるシ
ードウィンドウの大きさを変えて素子形成に必要な大き
さの単結晶島を形成出来る一方、ベースの周辺部を高濃
度にしたエクストリンシックベースを形成しrbb'を低減
することが出来て高周波性とローノイズ性が良くなり、
さらにコレクターは種結晶部からコンタクトするため低
いシリーズ抵抗を得ることが出来るものである。
は、デバイスが絶縁物に囲まれたＳiの単結晶島に形成
されて寄生ジャンクションがないので、寄生効果が生じ
ず、また寄生容量も低減出来て高速素子高周波素子の形
成が可能となる。また垂直型のＰＮＰ型トランジスター
を形成してゲインをＮＰＮ型トランジスタと合わせるこ
とが出来るようにしたためコンプレメンタリー型とする
ことが出来る。さらに、幅よりも長さに自由度があるシ
ードウィンドウの大きさを変えて素子形成に必要な大き
さの単結晶島を形成出来る一方、ベースの周辺部を高濃
度にしたエクストリンシックベースを形成しrbb'を低減
することが出来て高周波性とローノイズ性が良くなり、
さらにコレクターは種結晶部からコンタクトするため低
いシリーズ抵抗を得ることが出来るものである。
【００１２】
【実施例】以下、本発明に係る半導体装置を図面に示す
実施例について詳細に説明する。図６、図７、図８、図
９に示す半導体装置は、Ｓi基板１と、該Ｓi基板上に形
成した絶縁分離層２と、該絶縁分離層上に島状に突出さ
せて形成した前記Ｓi基板と同一結晶方位を有するＳi単
結晶島３と、該Ｓi単結晶島に形成したＮＰＮ(図６、図
７)又はＰＮＰ(図８、図９)のトランジスター４とより
なるものである。５はベース、６はエミッタ、７はコレ
クターである。
実施例について詳細に説明する。図６、図７、図８、図
９に示す半導体装置は、Ｓi基板１と、該Ｓi基板上に形
成した絶縁分離層２と、該絶縁分離層上に島状に突出さ
せて形成した前記Ｓi基板と同一結晶方位を有するＳi単
結晶島３と、該Ｓi単結晶島に形成したＮＰＮ(図６、図
７)又はＰＮＰ(図８、図９)のトランジスター４とより
なるものである。５はベース、６はエミッタ、７はコレ
クターである。
【００１３】図１、図２乃至図５について、ＮＰＮ型ト
ランジスタ及びＰＮＰトランジスタの製造工程を説明す
る。まず、図１(１)で、Ｓi基板１の表面にＳi熱酸化で
厚さ１ミクロンのＳiＯ2層１１を形成し、シードウィン
ドウP.R.／P.E.でＳiＯ2層１１にマド１２を形成する。
次に、前記マド１２を通して、Ｓi基板１をエピタキシ
ャル成長させて、図１(２)に示す如く、マド１２からＳ
iＯ2層上に島状に突出した前記Ｓi基板と同一結晶方位
を有するＳi種結晶１３を形成してのち、該Ｓi種結晶１
３にイオン注入でＡs+Ｎ型またはＢ+Ｐ型の不純物１４
を導入する。
ランジスタ及びＰＮＰトランジスタの製造工程を説明す
る。まず、図１(１)で、Ｓi基板１の表面にＳi熱酸化で
厚さ１ミクロンのＳiＯ2層１１を形成し、シードウィン
ドウP.R.／P.E.でＳiＯ2層１１にマド１２を形成する。
次に、前記マド１２を通して、Ｓi基板１をエピタキシ
ャル成長させて、図１(２)に示す如く、マド１２からＳ
iＯ2層上に島状に突出した前記Ｓi基板と同一結晶方位
を有するＳi種結晶１３を形成してのち、該Ｓi種結晶１
３にイオン注入でＡs+Ｎ型またはＢ+Ｐ型の不純物１４
を導入する。
【００１４】その後、図１(３)に示す如く、エッチング
で前記ＳiＯ2層１１を剥離して、前記Ｓi種結晶１３の
みがＳi基板１より頭状に突出して残るようにする。こ
のようにして露出したＳi基板１とＳi種結晶１３を、今
一度Ｓi熱酸化させて図１(４)に示す如くＳi種結晶１３
の中芯部を種粒１４として残した状態で、該種粒１４の
全周囲とＳi基板１の全表面にＳｉＯ2の絶縁分離層２を
形成する。
で前記ＳiＯ2層１１を剥離して、前記Ｓi種結晶１３の
みがＳi基板１より頭状に突出して残るようにする。こ
のようにして露出したＳi基板１とＳi種結晶１３を、今
一度Ｓi熱酸化させて図１(４)に示す如くＳi種結晶１３
の中芯部を種粒１４として残した状態で、該種粒１４の
全周囲とＳi基板１の全表面にＳｉＯ2の絶縁分離層２を
形成する。
【００１５】つぎに、前記絶縁分離層２の上面にスピン
オングラス(ＳＯＧ)１５を塗布し、アニール後、平坦化
エッチバックで頭状に突出した種粒１４を囲む絶縁分離
層２の上部とその上に塗布したＳＯＧ１５を除去して表
面を平坦化し、図１(５)に示す如く、種粒１４とその側
方周囲の絶縁分離層２とその更に外周のＳＯＧ１５が一
平面として露出した状態にする。
オングラス(ＳＯＧ)１５を塗布し、アニール後、平坦化
エッチバックで頭状に突出した種粒１４を囲む絶縁分離
層２の上部とその上に塗布したＳＯＧ１５を除去して表
面を平坦化し、図１(５)に示す如く、種粒１４とその側
方周囲の絶縁分離層２とその更に外周のＳＯＧ１５が一
平面として露出した状態にする。
【００１６】この後、前記種粒１４を、その表面にＳｉ
熱酸化で形成したＳｉＯ2層１５のマド１６を介して、
エピタキシャル成長させて、図１(６)及び図１(６)のＡ
−Ａ′断面図が図１(７)に示す如く、前記絶縁分離層２
の上面に島状に突出したＳi単結晶島３を形成する。こ
のＳi単結晶島３は、Ｓi基板１からの種粒１４を種にし
てエピタキシャル成長させたＳiの単結晶で、Ｓi基板１
と同一結晶方位を有する。Ｓi種粒１４は、その上に形
成したＳi単結晶島３にＢ+イオンを注入してＮ-型に形
成するか、またはＡｓ+イオンを注入してＰ-型に形成す
る。図２乃至図５は、図２（１）に示す如く、Ｎ-型Ｓ
ｉ単結晶島３ＮとＰ-型Ｓｉ単結晶島３Ｐを一つのＳｉ
基板１に設けて、ＮＰＮトランジスタとＰＮＰトランジ
スタを同時に製造する場合を示す。
熱酸化で形成したＳｉＯ2層１５のマド１６を介して、
エピタキシャル成長させて、図１(６)及び図１(６)のＡ
−Ａ′断面図が図１(７)に示す如く、前記絶縁分離層２
の上面に島状に突出したＳi単結晶島３を形成する。こ
のＳi単結晶島３は、Ｓi基板１からの種粒１４を種にし
てエピタキシャル成長させたＳiの単結晶で、Ｓi基板１
と同一結晶方位を有する。Ｓi種粒１４は、その上に形
成したＳi単結晶島３にＢ+イオンを注入してＮ-型に形
成するか、またはＡｓ+イオンを注入してＰ-型に形成す
る。図２乃至図５は、図２（１）に示す如く、Ｎ-型Ｓ
ｉ単結晶島３ＮとＰ-型Ｓｉ単結晶島３Ｐを一つのＳｉ
基板１に設けて、ＮＰＮトランジスタとＰＮＰトランジ
スタを同時に製造する場合を示す。
【００１７】まず、図２(２)に示す如くＳi単結晶島３
の表面に熱酸化でＳiＯ2層１７を形成し、Ｎ型Ｓｉ単結
晶島３Ｎをレジスト１８で被覆してのち、Ｐ型Ｓｉ単結
晶島３ＰにマスキングでＢ+のイオンをＳiＯ2層１７を
通してＰ型Ｓi単結晶島３Ｐの所定位置に注入してＳｉ
のＰ-層の上にＮ-層を形成する。続いて、このＮ-層
に、図２(３)に示す如く、Ｐ+イオンを注入する。
の表面に熱酸化でＳiＯ2層１７を形成し、Ｎ型Ｓｉ単結
晶島３Ｎをレジスト１８で被覆してのち、Ｐ型Ｓｉ単結
晶島３ＰにマスキングでＢ+のイオンをＳiＯ2層１７を
通してＰ型Ｓi単結晶島３Ｐの所定位置に注入してＳｉ
のＰ-層の上にＮ-層を形成する。続いて、このＮ-層
に、図２(３)に示す如く、Ｐ+イオンを注入する。
【００１８】同様に、図３（４）に示す如く、Ｐ型Ｓｉ
単結晶島３Ｐをレジスト１９で被覆してのち、Ｎ型Ｓｉ
単結晶島３ＮにマスキングでＢ+イオンをＳｉＯ2層１７
を通してＮ型Ｓｉ単結晶島３Ｎの所定位置に注入してＳ
ｉのＮ-層の上にＰ-層を形成する。
単結晶島３Ｐをレジスト１９で被覆してのち、Ｎ型Ｓｉ
単結晶島３ＮにマスキングでＢ+イオンをＳｉＯ2層１７
を通してＮ型Ｓｉ単結晶島３Ｎの所定位置に注入してＳ
ｉのＮ-層の上にＰ-層を形成する。
【００１９】次に、図３（５）に示す如く、Ｎ型Ｓｉ単
結晶島３Ｎの全部とＰ型単結晶島３Ｐの上面一部をレジ
スト２０で被覆してのち、Ｐ型Ｓｉ単結晶島３ＰのＮ-
層の両側部分にＡｓ+イオンを注入してＮ-層の両側部分
をＮ+層に形成する。同様にして、図３（６）に示す如
く、Ｐ型Ｓｉ単結晶島３Ｐの全部とＮ型Ｓｉ単結晶島３
Ｎの上面一部をレジスト２７で被覆してのちＮ型Ｓｉ単
結晶島３ＮのＰ-層の両側部分にＢＦ+イオンを注入して
Ｐ-層の両側部分をＰ+層に形成する。こののち、これら
図４（７）で示す全体を９００℃のＮ2雰囲気で３０分
間アニールする。
結晶島３Ｎの全部とＰ型単結晶島３Ｐの上面一部をレジ
スト２０で被覆してのち、Ｐ型Ｓｉ単結晶島３ＰのＮ-
層の両側部分にＡｓ+イオンを注入してＮ-層の両側部分
をＮ+層に形成する。同様にして、図３（６）に示す如
く、Ｐ型Ｓｉ単結晶島３Ｐの全部とＮ型Ｓｉ単結晶島３
Ｎの上面一部をレジスト２７で被覆してのちＮ型Ｓｉ単
結晶島３ＮのＰ-層の両側部分にＢＦ+イオンを注入して
Ｐ-層の両側部分をＰ+層に形成する。こののち、これら
図４（７）で示す全体を９００℃のＮ2雰囲気で３０分
間アニールする。
【００２０】さらに、図４(８)に示す如く、これらの全
表面にＣＶＤＳiＯ2層２１を形成し、該ＣＶＤＳiＯ2層
２１に一部を除去して、図４（９）に示す如く、コンタ
クトの穴２２をあける一方、ＳiＯ2層２１の表面にポリ
Ｓi２３を形成し、図５（１０）に示す如く、該ポリＳi
の一部を除去して分離する。
表面にＣＶＤＳiＯ2層２１を形成し、該ＣＶＤＳiＯ2層
２１に一部を除去して、図４（９）に示す如く、コンタ
クトの穴２２をあける一方、ＳiＯ2層２１の表面にポリ
Ｓi２３を形成し、図５（１０）に示す如く、該ポリＳi
の一部を除去して分離する。
【００２１】つぎに、図５（１１）に示す如く、Ｎ型Ｓ
ｉ単結晶島３Ｎの上面一部のポリＳｉの穴を除いて全て
をレジスト２４で被覆し、Ｎ型Ｓｉ単結晶島３ＮのＰ-
層にＡｓイオンを投入して、該Ｐ-層の上部にＮ+層を形
成する。同様にして、図５（１２）に示す如く、Ｐ型Ｓ
ｉ単結晶島３Ｐの上面一部のポリＳｉの穴を除いて全て
をレジスト２５で被覆し、Ｐ型Ｓｉ単結晶島３ＰのＮ-
層にＢ+イオンを投入して、該Ｐ-層の上部にＰ+層を形
成する。こののち、これら全体をアニールして拡散させ
る。
ｉ単結晶島３Ｎの上面一部のポリＳｉの穴を除いて全て
をレジスト２４で被覆し、Ｎ型Ｓｉ単結晶島３ＮのＰ-
層にＡｓイオンを投入して、該Ｐ-層の上部にＮ+層を形
成する。同様にして、図５（１２）に示す如く、Ｐ型Ｓ
ｉ単結晶島３Ｐの上面一部のポリＳｉの穴を除いて全て
をレジスト２５で被覆し、Ｐ型Ｓｉ単結晶島３ＰのＮ-
層にＢ+イオンを投入して、該Ｐ-層の上部にＰ+層を形
成する。こののち、これら全体をアニールして拡散させ
る。
【００２２】こののち、上記穴２２にメタル５、６、
７、を挿入し、該穴２２にメタルの配線を形成してベー
ス、エミッタ、コレクタの配線を形成し、最後に全体を
図５（１３）に示す如くパシベーション２６を設ける。
このようにして図６、図８に示す如きＮＰＮ型トランジ
スタとＰＮＰ型トランジスタが同時に製造できる。した
がって、半導体装置として、単一のＳi基板と、該Ｓi基
板上に形成した絶縁分離層と、該絶縁分離層上に夫々島
状に突出させて形成した前記Ｓi基板と同一結晶方位を
有する２個以上のＳi単結晶島と、該Ｓi単結晶島の一つ
の島に形成したＮＰＮトランジスターと、該Ｓi単結晶
島の他方の島に形成したＰＮＰトランジスターとよりな
るものが得られる。
７、を挿入し、該穴２２にメタルの配線を形成してベー
ス、エミッタ、コレクタの配線を形成し、最後に全体を
図５（１３）に示す如くパシベーション２６を設ける。
このようにして図６、図８に示す如きＮＰＮ型トランジ
スタとＰＮＰ型トランジスタが同時に製造できる。した
がって、半導体装置として、単一のＳi基板と、該Ｓi基
板上に形成した絶縁分離層と、該絶縁分離層上に夫々島
状に突出させて形成した前記Ｓi基板と同一結晶方位を
有する２個以上のＳi単結晶島と、該Ｓi単結晶島の一つ
の島に形成したＮＰＮトランジスターと、該Ｓi単結晶
島の他方の島に形成したＰＮＰトランジスターとよりな
るものが得られる。
【００２３】上記の如き製造工程で得た半導体装置は、
絶縁分離により素子面積の縮小化を計ることができ、例
えばＮＰＮ型で従来品と比較して６２％減少させるもの
であり、またＰＮＰ型で従来品と比較して７７％減少さ
せることができるものである。
絶縁分離により素子面積の縮小化を計ることができ、例
えばＮＰＮ型で従来品と比較して６２％減少させるもの
であり、またＰＮＰ型で従来品と比較して７７％減少さ
せることができるものである。
【００２４】
【発明の効果】上記の説明から明らかな如く、本発明に
係る半導体装置は、簡単な製造工程でデバイスが絶縁物
に囲まれたＳiの単結晶島に形成されるため、寄生ジャ
ンクションがないので、寄生効果が生じず、また寄生容
量も低減出来、さらにバーティカル型ＰＮＰトランジス
タを形成してゲインをＮＰＮトランジスタと合わせるこ
とが出来るようにしたためコンプレメンタリー型とする
ことが出来、さらに、シードウィンドウの大きさ(幅よ
りも長さに自由度有り)を変えて、素子形成に必要な大
きさの単結晶島を形成出来、またベースの周辺部を高濃
度にしたエクストリンシックベースを形成しｒbb'を低
減することが出来て高周波性、ローノイズ性が良くな
り、さらにコレクターは種結晶部からコンタクトするた
め低いシリーズ抵抗を得ることが出来る利点を有する。
またＰＮＰトランジスターの高ゲインが得られ、ＮＰＮ
ベースへの電子注入がＰＮＰから均一に行なわれてＦ／
Ｏの位置依存度が小さくなり、ＮＰＮベースの周囲が絶
縁膜で囲っているため、従来のＰ／Ｎ接合に比較してＣ
ＥＢが小さくなり高スピード処理ができる。
係る半導体装置は、簡単な製造工程でデバイスが絶縁物
に囲まれたＳiの単結晶島に形成されるため、寄生ジャ
ンクションがないので、寄生効果が生じず、また寄生容
量も低減出来、さらにバーティカル型ＰＮＰトランジス
タを形成してゲインをＮＰＮトランジスタと合わせるこ
とが出来るようにしたためコンプレメンタリー型とする
ことが出来、さらに、シードウィンドウの大きさ(幅よ
りも長さに自由度有り)を変えて、素子形成に必要な大
きさの単結晶島を形成出来、またベースの周辺部を高濃
度にしたエクストリンシックベースを形成しｒbb'を低
減することが出来て高周波性、ローノイズ性が良くな
り、さらにコレクターは種結晶部からコンタクトするた
め低いシリーズ抵抗を得ることが出来る利点を有する。
またＰＮＰトランジスターの高ゲインが得られ、ＮＰＮ
ベースへの電子注入がＰＮＰから均一に行なわれてＦ／
Ｏの位置依存度が小さくなり、ＮＰＮベースの周囲が絶
縁膜で囲っているため、従来のＰ／Ｎ接合に比較してＣ
ＥＢが小さくなり高スピード処理ができる。
【図１】 本発明にかかる半導体装置のＳｉ単結晶島を
形成する製造順序を示す工程図である。
形成する製造順序を示す工程図である。
【図２】 図１で形成したＳｉ単結晶島を用いてＮＰＮ
トランジスタとＰＮＰトランジスタの製造順序（１）、
（２）、（３）を示す工程図である。
トランジスタとＰＮＰトランジスタの製造順序（１）、
（２）、（３）を示す工程図である。
【図３】 図１で形成したＳｉ単結晶島を用いてＮＰＮ
トランジスタとＰＮＰトランジスタの製造順序（４）、
（５）、（６）を示す工程図である。
トランジスタとＰＮＰトランジスタの製造順序（４）、
（５）、（６）を示す工程図である。
【図４】 図１で形成したＳｉ単結晶島を用いてＮＰＮ
トランジスタとＰＮＰトランジスタの製造順序（７）、
（８）、（９）を示す工程図である。
トランジスタとＰＮＰトランジスタの製造順序（７）、
（８）、（９）を示す工程図である。
【図５】 図１で形成したＳｉ単結晶島を用いてＮＰＮ
トランジスタとＰＮＰトランジスタの製造順序（１
０）、（１１）、（１２）、（１３）を示す工程図であ
る。
トランジスタとＰＮＰトランジスタの製造順序（１
０）、（１１）、（１２）、（１３）を示す工程図であ
る。
【図６】 図２乃至図５の工程で製造したＮＰＮトラン
ジスターの断面図である。
ジスターの断面図である。
【図７】 図６のＮＰＮトランジスターの平面図であ
る。
る。
【図８】 図２乃至図５の工程で製造したＰＮＰトラン
ジスターの断面図である。
ジスターの断面図である。
【図９】 図８のＰＮＰトランジスターの平面図であ
る。
る。
【図１０】 従来の三重拡散方式のトランジスターの断
面図である。
面図である。
【図１１】 従来のＰ−ＷＥＬＬ方式のトランジスター
の断面図である。
の断面図である。
【図１２】 従来のＳub−ＰＮＰ方式のトランジスター
の断面図である。
の断面図である。
１ Ｓi基板 ２ 絶縁分離層 ３ Ｓi単結晶島 ４ トランジスター
Claims (3)
- 【請求項１】 Ｓi基板と、該Ｓi基板上に形成した絶縁
分離層と、該絶縁分離層上に島状に突出させて形成した
前記Ｓi基板と同一結晶方位を有するＳi単結晶島と、該
Ｓi単結晶島に形成したＮＰＮまたはＰＮＰのトランジ
スターとよりなる半導体装置。 - 【請求項２】 Ｓi基板と、該Ｓi基板上に形成した絶縁
分離層と、該絶縁分離層上に夫々島状に突出させて形成
した前記Ｓi基板と同一結晶方位を有する２個以上のＳi
単結晶島と、該Ｓi単結晶島の一つの島に形成したＮＰ
Ｎトランジスターと、該Ｓi単結晶島の他方の島に形成
したＰＮＰトランジスターとよりなる半導体装置。 - 【請求項３】 Ｓi基板上に絶縁分離層を形成し、該絶
縁分離層上に前記Ｓi基板の一部をエピタキシャル成長
させて前記Ｓi基板と同一結晶方位を有するＳi単結晶島
を島状に突出させて形成し、該Ｓi単結晶島にＮＰＮ又
はＰＮＰのトランジスターを形成してなる半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03295577A JP3135148B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置とその製造方法 |
| US08/254,677 US5635411A (en) | 1991-11-12 | 1994-06-06 | Method of making semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03295577A JP3135148B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136157A true JPH05136157A (ja) | 1993-06-01 |
| JP3135148B2 JP3135148B2 (ja) | 2001-02-13 |
Family
ID=17822438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03295577A Expired - Fee Related JP3135148B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135148B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005011979A (ja) * | 2003-06-19 | 2005-01-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1991
- 1991-11-12 JP JP03295577A patent/JP3135148B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005011979A (ja) * | 2003-06-19 | 2005-01-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP4643130B2 (ja) * | 2003-06-19 | 2011-03-02 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3135148B2 (ja) | 2001-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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