JPH05136352A - Ｉｉｌゲート素子とその製造方法 - Google Patents
Ｉｉｌゲート素子とその製造方法Info
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- JPH05136352A JPH05136352A JP3295579A JP29557991A JPH05136352A JP H05136352 A JPH05136352 A JP H05136352A JP 3295579 A JP3295579 A JP 3295579A JP 29557991 A JP29557991 A JP 29557991A JP H05136352 A JPH05136352 A JP H05136352A
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Abstract
(57)【要約】
【目的】 寄生ジャンクションがない高速のＩＩＬゲー
ト素子を得ること。 【構成】 Ｓi基板上に絶縁分離層を介して島状に形成
したＳi基板と同一結晶方位を有するＳi単結晶島にＰ
層、Ｎ層、Ｐ層、Ｎ層を順次積層形成する。
ト素子を得ること。 【構成】 Ｓi基板上に絶縁分離層を介して島状に形成
したＳi基板と同一結晶方位を有するＳi単結晶島にＰ
層、Ｎ層、Ｐ層、Ｎ層を順次積層形成する。
Description
【０００１】
【産業上の利用分野】本発明は、縦型インジェクション
ＩＩＬゲート素子とその製造方法に関する。
ＩＩＬゲート素子とその製造方法に関する。
【０００２】
【従来の技術】従来、この種ゲート素子として絶縁分離
型(ＳＯＩ型)のインテグレーテッド・インジェクション
ロジック素子(Ｉ2Ｌ)はなかった。また、一般的なＩＩ
Ｌゲート素子として、図７、図８に示すものがあるが、
ＰＮＰ型ではベース接地ゲインαが大きく取れない
(０．６〜０．８)欠点があり、一方ＮＰＮ型ではベース
抵抗が大きくてＦＡＮＯＵＴ１と４とで内部遅延時間ｔ
ｐｄが変化して最終的のスイッチングが遅くなったり、
タイミングが合いにくくなったり、またＮＰＮ型ベース
がＮ+で囲まれておりＥ−Ｂ間容量が大きいためにスピ
ードが低くなる欠点があった。
型(ＳＯＩ型)のインテグレーテッド・インジェクション
ロジック素子(Ｉ2Ｌ)はなかった。また、一般的なＩＩ
Ｌゲート素子として、図７、図８に示すものがあるが、
ＰＮＰ型ではベース接地ゲインαが大きく取れない
(０．６〜０．８)欠点があり、一方ＮＰＮ型ではベース
抵抗が大きくてＦＡＮＯＵＴ１と４とで内部遅延時間ｔ
ｐｄが変化して最終的のスイッチングが遅くなったり、
タイミングが合いにくくなったり、またＮＰＮ型ベース
がＮ+で囲まれておりＥ−Ｂ間容量が大きいためにスピ
ードが低くなる欠点があった。
【０００３】
【発明が解決しようとする課題】本発明は、高速のＩ2
Ｌゲート素子を新規に提案して、個々の素子を夫々独立
分離して形成し、不要な拡散層から完全に絶縁分離し
て、独立な機能素子を実現することにより、寄生容量に
よるスピード低下を防止すると共に、寄生素子によるラ
ッチアップの寄生効果を防止し、さらにＮＰＮ型トラン
ジスターとＰＮＰ型トランジスターのゲインを一致させ
て相補型が実現できるようにするものである。
Ｌゲート素子を新規に提案して、個々の素子を夫々独立
分離して形成し、不要な拡散層から完全に絶縁分離し
て、独立な機能素子を実現することにより、寄生容量に
よるスピード低下を防止すると共に、寄生素子によるラ
ッチアップの寄生効果を防止し、さらにＮＰＮ型トラン
ジスターとＰＮＰ型トランジスターのゲインを一致させ
て相補型が実現できるようにするものである。
【０００４】
【課題を解決するための手段】本発明にかかるＩＩＬゲ
ート素子は、Ｓi基板上に絶縁分離層を形成し、該絶縁
分離層上に前記Ｓi基板の一部をエピタキシャル成長さ
せて前記Ｓi基板と同一結晶方位を有するＳi単結晶島を
島状に突出させて形成し、該Ｓi単結晶島中に下部より
上部へ順次Ｐ+層、Ｎ層、Ｐ層、Ｎ+層を積層形成してな
るものである。
ート素子は、Ｓi基板上に絶縁分離層を形成し、該絶縁
分離層上に前記Ｓi基板の一部をエピタキシャル成長さ
せて前記Ｓi基板と同一結晶方位を有するＳi単結晶島を
島状に突出させて形成し、該Ｓi単結晶島中に下部より
上部へ順次Ｐ+層、Ｎ層、Ｐ層、Ｎ+層を積層形成してな
るものである。
【０００５】したがって、本発明の半導体素子は高速の
Ｉ2Ｌゲート素子をＰＮＰ型トランジスターのエミッタ
がベースに均一に対抗した縦型構造として形成したもの
であり、不要な拡散層を完全に絶縁分離するためにＳi
の単結晶島が同一結晶方位を有し、しかも基板から絶縁
分離して個々の独立な機能素子を形成したものであり、
各機能素子はその底面が基板からの絶縁分離し、その横
面がそれぞれ独立した相互間が絶縁物で分離されるもの
である。
Ｉ2Ｌゲート素子をＰＮＰ型トランジスターのエミッタ
がベースに均一に対抗した縦型構造として形成したもの
であり、不要な拡散層を完全に絶縁分離するためにＳi
の単結晶島が同一結晶方位を有し、しかも基板から絶縁
分離して個々の独立な機能素子を形成したものであり、
各機能素子はその底面が基板からの絶縁分離し、その横
面がそれぞれ独立した相互間が絶縁物で分離されるもの
である。
【０００６】また、機能素子として、ＮＰＮ、ＰＮＰの
一方のトランジスターだけが３重拡散とかでその構造が
変わるとかをさけるために、ＮＰＮにはＮ型の単結晶島
を、ＰＮＰにはＰ型の単結晶島を形成する。このＰ型、
Ｎ型単結晶は、それぞれの導伝タイプでドープしながら
結晶成長させるか、あるいはノン・ドープの結晶を成長
させた後イオン注入等によりＰ型あるいはＮ型にする等
いづれの方法でも良い。この場合の種結晶はノン・ドー
プで形成し、イオン注入により、Ｎ型又はＰ型に高濃度
でドーピングする。
一方のトランジスターだけが３重拡散とかでその構造が
変わるとかをさけるために、ＮＰＮにはＮ型の単結晶島
を、ＰＮＰにはＰ型の単結晶島を形成する。このＰ型、
Ｎ型単結晶は、それぞれの導伝タイプでドープしながら
結晶成長させるか、あるいはノン・ドープの結晶を成長
させた後イオン注入等によりＰ型あるいはＮ型にする等
いづれの方法でも良い。この場合の種結晶はノン・ドー
プで形成し、イオン注入により、Ｎ型又はＰ型に高濃度
でドーピングする。
【０００７】
【作用】上記の如き構成よりなる本発明の半導体装置は
Ｓiの単結晶島を絶縁物で囲ってしまうので、寄生ジャ
ンクションを無くすことが出来る。また、ＮＰＮにはＮ
型、ＰＮＰにはＰ型の単結晶島を形成しており、これら
の各単結晶島の下部(種結晶部)にはそれぞれＮ+,Ｐ+の
拡散層（コレクター領域が）有り、短結晶島上部にはエ
ミッター、周辺部から中央部にはベースが形成され、ベ
ース、エミッターの不純物はＮＰＮ、ＰＮＰ独立にプロ
ファイルを調節することが出来るようになる。
Ｓiの単結晶島を絶縁物で囲ってしまうので、寄生ジャ
ンクションを無くすことが出来る。また、ＮＰＮにはＮ
型、ＰＮＰにはＰ型の単結晶島を形成しており、これら
の各単結晶島の下部(種結晶部)にはそれぞれＮ+,Ｐ+の
拡散層（コレクター領域が）有り、短結晶島上部にはエ
ミッター、周辺部から中央部にはベースが形成され、ベ
ース、エミッターの不純物はＮＰＮ、ＰＮＰ独立にプロ
ファイルを調節することが出来るようになる。
【０００８】さらに、本発明のゲート素子は、一次種結
晶にＰ+をドーピングしてＰＮＰ型インジェクターのエ
ミッターとすることにより縦型のＰＮＰ型トランジスタ
ーを実現し、表面での再結合等ゲインを低下させるもの
の影響が少ないこと及び厚さ方向(ＢＡＳＥ幅を)でコン
トロールするため、制御性がよく薄く出来るため高ゲイ
ンが得られる。さらに、ＮＰＮ型トランジスターのベー
スに均一にＰＮＰトランジスターからインジェクト出来
るためファンアウトの位置による依存度が少なくなるも
のである。
晶にＰ+をドーピングしてＰＮＰ型インジェクターのエ
ミッターとすることにより縦型のＰＮＰ型トランジスタ
ーを実現し、表面での再結合等ゲインを低下させるもの
の影響が少ないこと及び厚さ方向(ＢＡＳＥ幅を)でコン
トロールするため、制御性がよく薄く出来るため高ゲイ
ンが得られる。さらに、ＮＰＮ型トランジスターのベー
スに均一にＰＮＰトランジスターからインジェクト出来
るためファンアウトの位置による依存度が少なくなるも
のである。
【０００９】したがって、本発明で得られるＩＩＬゲー
ト素子はデバイスが絶縁物に囲まれたＳiの単結晶島に
形成されて寄生ジャンクションがないので、寄生効果が
生じず、また寄生容量も低減出来て高速素子高周波素子
の形成が可能となる。また垂直型のＰＮＰ型トランジス
ターを形成してゲインをＮＰＮ型トランジスターと合わ
せることが出来るようにしたためコンプレメンタリー型
とすることが出来る。さらに、幅よりも長さに自由度が
あるシードウインドウの大きさを変えて素子形成に必要
な大きさの単結晶島を形成出来る一方、ベースの周辺部
を高濃度にしたエクストリンシックベースを形成しrbb'
を低減することが出来て高周波性とローノイズ性が良く
なり、さらにコレクターは種結晶部からコンタクトする
ため低いシリーズ抵抗を得ることが出来るものである。
ト素子はデバイスが絶縁物に囲まれたＳiの単結晶島に
形成されて寄生ジャンクションがないので、寄生効果が
生じず、また寄生容量も低減出来て高速素子高周波素子
の形成が可能となる。また垂直型のＰＮＰ型トランジス
ターを形成してゲインをＮＰＮ型トランジスターと合わ
せることが出来るようにしたためコンプレメンタリー型
とすることが出来る。さらに、幅よりも長さに自由度が
あるシードウインドウの大きさを変えて素子形成に必要
な大きさの単結晶島を形成出来る一方、ベースの周辺部
を高濃度にしたエクストリンシックベースを形成しrbb'
を低減することが出来て高周波性とローノイズ性が良く
なり、さらにコレクターは種結晶部からコンタクトする
ため低いシリーズ抵抗を得ることが出来るものである。
【００１０】また、ＰＮＰトランジスターの高ゲインが
得られ、ＮＰＮベースへの電子注入がＰＮＰから均一に
行なわれてＦ／Ｏの位置依存度が小さくなり、ＮＰＮベ
ースの周囲が絶縁膜で囲っているため、従来のＰ／Ｎ接
合に比較してＣＥＢが小さくなって高スピード処理が出
来、さらにＩ2Ｌゲート面積を減少させることができる
ものである。
得られ、ＮＰＮベースへの電子注入がＰＮＰから均一に
行なわれてＦ／Ｏの位置依存度が小さくなり、ＮＰＮベ
ースの周囲が絶縁膜で囲っているため、従来のＰ／Ｎ接
合に比較してＣＥＢが小さくなって高スピード処理が出
来、さらにＩ2Ｌゲート面積を減少させることができる
ものである。
【００１１】
【実施例】以下、本発明にかかるＩＩＬゲート素子を図
面に示す実施例について詳細に説明する。図１,図２,図
３に示すＩＩＬゲート素子は、図３に示す回路よりな
り、構造として、図１、図２のＳi基板１と、該Ｓi基板
上に形成した絶縁分離層２と、該絶縁分離層２上に島状
に突出させて形成した前記Ｓi基板と同一結晶方位を有
するＳi単結晶島３と、該Ｓi単結晶島３中に下部より上
部へ順次積層形成したＰ+層、Ｎ層、Ｐ層、Ｎ+層を備え
てなるものである。図中、４はポリＳｉ，５はメタル端
子、７はパシベーションである。
面に示す実施例について詳細に説明する。図１,図２,図
３に示すＩＩＬゲート素子は、図３に示す回路よりな
り、構造として、図１、図２のＳi基板１と、該Ｓi基板
上に形成した絶縁分離層２と、該絶縁分離層２上に島状
に突出させて形成した前記Ｓi基板と同一結晶方位を有
するＳi単結晶島３と、該Ｓi単結晶島３中に下部より上
部へ順次積層形成したＰ+層、Ｎ層、Ｐ層、Ｎ+層を備え
てなるものである。図中、４はポリＳｉ，５はメタル端
子、７はパシベーションである。
【００１２】図４乃至図６について、ＩＩＬゲート素子
の製造工程を説明する。まず、図４(１)で、Ｓi基板１
の表面にＳi熱酸化で厚さ１ミクロンのＳiＯ2層１１を
形成し、シードウインドウP.R／P.EでＳiＯ2層１１にマ
ド１２を形成する。次に、前記マド１２を通して、Ｓi
基板１をエピタキシャル成長させて、図４(２)に示す如
く、マド１２からＳiＯ2層上に島状に突出した前記Ｓi
基板と同一結晶方位を有するＳi種結晶１３を形成して
のち、該Ｓi種結晶１３にイオン注入でＢ+Ｐ型の不純物
１４を導入する。
の製造工程を説明する。まず、図４(１)で、Ｓi基板１
の表面にＳi熱酸化で厚さ１ミクロンのＳiＯ2層１１を
形成し、シードウインドウP.R／P.EでＳiＯ2層１１にマ
ド１２を形成する。次に、前記マド１２を通して、Ｓi
基板１をエピタキシャル成長させて、図４(２)に示す如
く、マド１２からＳiＯ2層上に島状に突出した前記Ｓi
基板と同一結晶方位を有するＳi種結晶１３を形成して
のち、該Ｓi種結晶１３にイオン注入でＢ+Ｐ型の不純物
１４を導入する。
【００１３】その後、図４(３)に示す如く、エッチング
で前記ＳiＯ2層１１を剥離して、前記Ｓi種結晶１３の
みがＳi基板１より頭状に突出して残るようにする。こ
のようにして露出したＳi基板１とＳi種結晶１３を、今
一度Ｓi熱酸化させて図４(４)に示す如くＳi種結晶１３
の中芯部を種粒１４として残した状態で、該種粒１４の
全周囲とＳi基板１の全表面にＳｉＯ2の絶縁分離層２を
形成する。
で前記ＳiＯ2層１１を剥離して、前記Ｓi種結晶１３の
みがＳi基板１より頭状に突出して残るようにする。こ
のようにして露出したＳi基板１とＳi種結晶１３を、今
一度Ｓi熱酸化させて図４(４)に示す如くＳi種結晶１３
の中芯部を種粒１４として残した状態で、該種粒１４の
全周囲とＳi基板１の全表面にＳｉＯ2の絶縁分離層２を
形成する。
【００１４】つぎに、前記絶縁分離層２の上面にスピン
オングラス(ＳＯＧ)１５を塗布し、アニール後、平坦化
エッチバックで頭状に突出した種粒１４を囲む絶縁分離
層２の上部とその上に塗布したＳＯＧ１５を除去して表
面を平坦化し、図４(５)に示す如く、種粒１４とその側
方周囲の絶縁分離層２とその更に外周のＳＯＧ１５が一
平面として露出した状態にする。
オングラス(ＳＯＧ)１５を塗布し、アニール後、平坦化
エッチバックで頭状に突出した種粒１４を囲む絶縁分離
層２の上部とその上に塗布したＳＯＧ１５を除去して表
面を平坦化し、図４(５)に示す如く、種粒１４とその側
方周囲の絶縁分離層２とその更に外周のＳＯＧ１５が一
平面として露出した状態にする。
【００１５】この後、前記種粒１４をその表面にＳｉ熱
酸化で形成したＳｉＯ2層１５のマド１６を介して、エ
ピタキシャル成長させて、図４(６)及び図４(６)のＡ−
Ａ′断面図が図４（７）に示す如く、前記絶縁分離層２
の上面に島状に突出したＳi単結晶島３を形成する。こ
のＳi単結晶島３は、Ｓi基板１からの種粒１４を種にし
てエピタキシャル成長させたＳiの単結晶で、Ｓi基板１
と同一結晶方位を有する。Ｓi種粒１４は、その上に形
成したＳi単結晶島３にＢ+イオンを注入してＮ-型に形
成する。
酸化で形成したＳｉＯ2層１５のマド１６を介して、エ
ピタキシャル成長させて、図４(６)及び図４(６)のＡ−
Ａ′断面図が図４（７）に示す如く、前記絶縁分離層２
の上面に島状に突出したＳi単結晶島３を形成する。こ
のＳi単結晶島３は、Ｓi基板１からの種粒１４を種にし
てエピタキシャル成長させたＳiの単結晶で、Ｓi基板１
と同一結晶方位を有する。Ｓi種粒１４は、その上に形
成したＳi単結晶島３にＢ+イオンを注入してＮ-型に形
成する。
【００１６】さらに、図５(８)に示す如くＳi単結晶島
３の表面に熱酸化でＳiＯ2層１７を形成し、Ｎ型Ｓｉ単
結晶島３にマスキングでＢ+イオンをＳｉＯ2層１７を通
してＮ型Ｓｉ単結晶島３の所定位置に注入してＳｉのＮ
-層の上にＰ-層を形成する。
３の表面に熱酸化でＳiＯ2層１７を形成し、Ｎ型Ｓｉ単
結晶島３にマスキングでＢ+イオンをＳｉＯ2層１７を通
してＮ型Ｓｉ単結晶島３の所定位置に注入してＳｉのＮ
-層の上にＰ-層を形成する。
【００１７】つづいて、図５（９）に示すごとく、Ｎ型
Ｓｉ単結晶島３Ｎの上面一部をレジスト２７で被覆して
のちＮ型Ｓｉ単結晶島３のＰ-層の両側部分にＢＦ+イオ
ンを注入してＰ-層の両側部分をＰ+層に形成する。この
のち、これら図５（１０）で示す全体を９００℃のＮ2
雰囲気で３０分間アニールする。
Ｓｉ単結晶島３Ｎの上面一部をレジスト２７で被覆して
のちＮ型Ｓｉ単結晶島３のＰ-層の両側部分にＢＦ+イオ
ンを注入してＰ-層の両側部分をＰ+層に形成する。この
のち、これら図５（１０）で示す全体を９００℃のＮ2
雰囲気で３０分間アニールする。
【００１８】さらに、図５(１１)に示す如く、これらの
全表面にＣＶＤＳiＯ2層２１を形成し、該ＣＶＤＳiＯ2
層２１に一部を除去して、図６（１２）に示す如く、コ
ンタクトの穴２２をあける一方、ＳiＯ2層２１の表面に
ポリＳi２３を形成し、図６（１３）に示す如く、該ポ
リＳiの一部を除去して分離する。
全表面にＣＶＤＳiＯ2層２１を形成し、該ＣＶＤＳiＯ2
層２１に一部を除去して、図６（１２）に示す如く、コ
ンタクトの穴２２をあける一方、ＳiＯ2層２１の表面に
ポリＳi２３を形成し、図６（１３）に示す如く、該ポ
リＳiの一部を除去して分離する。
【００１９】つぎに、図６（１４）に示す如く、Ｎ型Ｓ
ｉ単結晶島３Ｎの上面一部のポリＳｉの穴を除いて全て
をレジスト２４で被覆し、Ｎ型Ｓｉ単結晶島３ＮのＰ-
層にＡｓイオンを投入して、該Ｐ-層の上部にＮ+層を形
成する。こののち、これら全体をアニールして拡散させ
る。
ｉ単結晶島３Ｎの上面一部のポリＳｉの穴を除いて全て
をレジスト２４で被覆し、Ｎ型Ｓｉ単結晶島３ＮのＰ-
層にＡｓイオンを投入して、該Ｐ-層の上部にＮ+層を形
成する。こののち、これら全体をアニールして拡散させ
る。
【００２０】こののち、上記穴２２にメタル５を挿入
し、該穴２２にメタルの配線を形成してベース、エミッ
タ、コレクタの配線を形成し、最後に全体を図１に示す
如くパシベーション７を設ける。このようにして図１、
図２に示す如きＰＮＰ型トランジスタが製造できる。し
たがって、半導体装置として、単一のＳｉ基板と、該Ｓ
ｉ基板上に形成した絶縁分離層と、該絶縁分離層上に夫
々島状に突出させて形成した前期Ｓｉ基板と同一結晶方
位を有するＳｉ単結晶島と、該Ｓｉ単結晶島の一つの島
に形成したＰＮＰ型トランジスターとよりなるものが得
られる。
し、該穴２２にメタルの配線を形成してベース、エミッ
タ、コレクタの配線を形成し、最後に全体を図１に示す
如くパシベーション７を設ける。このようにして図１、
図２に示す如きＰＮＰ型トランジスタが製造できる。し
たがって、半導体装置として、単一のＳｉ基板と、該Ｓ
ｉ基板上に形成した絶縁分離層と、該絶縁分離層上に夫
々島状に突出させて形成した前期Ｓｉ基板と同一結晶方
位を有するＳｉ単結晶島と、該Ｓｉ単結晶島の一つの島
に形成したＰＮＰ型トランジスターとよりなるものが得
られる。
【００２１】上記の如き製造工程で得たＩＩＬゲート素
子は、絶縁分離により素子面積の縮小化を計ることがで
き、例えばＮＰＮ型で従来品と比較して６２％減少させ
るものであり、またＰＮＰ型で従来品と比較して７７％
減少させることができるものである。
子は、絶縁分離により素子面積の縮小化を計ることがで
き、例えばＮＰＮ型で従来品と比較して６２％減少させ
るものであり、またＰＮＰ型で従来品と比較して７７％
減少させることができるものである。
【００２２】
【発明の効果】上記の説明から明らかな如く、本発明に
係るＩＩＬゲート素子は、簡単な製造工程でデバイスが
絶縁物に囲まれたＳiの単結晶島に形成されるため、寄
生ジャンクションがないので、寄生効果が生じず、また
寄生容量も低減出来、さらにバーティカル型ＰＮＰトラ
ンジスターを形成してゲインをＮＰＮトランジスターと
合わせることが出来るようにしたためコンプレメンタリ
型とすることが出来、さらにシードウインドウの大きさ
(幅よりも長さに自由度有り)を変えて、素子形成に必要
な大きさの単結晶島で形成出来、またベースの周辺部を
高濃度にしたエキストリンシックベースを形成し、ｒ
bb'を低減することが出来て高周波性、ローノイズ性が
良くなり、さらにコレクターは種結晶部からＣＯＮＴＡ
ＣＴするため、低いシリーズ抵抗を得ることが出来る利
点を有する。さらにまた、ＰＮＰトランジスターの高ゲ
インが得られ、ＮＰＮベースへの電子注入がＰＮＰから
均一に行なわれてＦ／Ｏの位置依存度が小さくなり、Ｎ
ＰＮベースの周囲が絶縁膜で囲っているため、従来のＰ
／Ｎ接合に比較してＣＧＢが小さくなって高スピード処
理ができ、さらにＩ2Ｌゲート面積を減少させることが
できるものである。
係るＩＩＬゲート素子は、簡単な製造工程でデバイスが
絶縁物に囲まれたＳiの単結晶島に形成されるため、寄
生ジャンクションがないので、寄生効果が生じず、また
寄生容量も低減出来、さらにバーティカル型ＰＮＰトラ
ンジスターを形成してゲインをＮＰＮトランジスターと
合わせることが出来るようにしたためコンプレメンタリ
型とすることが出来、さらにシードウインドウの大きさ
(幅よりも長さに自由度有り)を変えて、素子形成に必要
な大きさの単結晶島で形成出来、またベースの周辺部を
高濃度にしたエキストリンシックベースを形成し、ｒ
bb'を低減することが出来て高周波性、ローノイズ性が
良くなり、さらにコレクターは種結晶部からＣＯＮＴＡ
ＣＴするため、低いシリーズ抵抗を得ることが出来る利
点を有する。さらにまた、ＰＮＰトランジスターの高ゲ
インが得られ、ＮＰＮベースへの電子注入がＰＮＰから
均一に行なわれてＦ／Ｏの位置依存度が小さくなり、Ｎ
ＰＮベースの周囲が絶縁膜で囲っているため、従来のＰ
／Ｎ接合に比較してＣＧＢが小さくなって高スピード処
理ができ、さらにＩ2Ｌゲート面積を減少させることが
できるものである。
【図１】 本発明にかかるＩＩＬゲート素子の断面図で
ある。
ある。
【図２】 図１のＩＩＬゲート素子の平面図である。
【図３】 図１のＩＩＬゲート素子の回路図である。
【図４】 図１のＩＩＬゲート素子の製造順序（１）、
（２）、（３）、（４）、（５）、（６）、（７）を示
す工程図である。
（２）、（３）、（４）、（５）、（６）、（７）を示
す工程図である。
【図５】 図１のＩＩＬゲート素子の製造順序（８）、
（９）、（１０）、（１１）を示す工程図である。
（９）、（１０）、（１１）を示す工程図である。
【図６】 図１のＩＩＬゲート素子の製造順序（１
２）、（１３）、（１４）を示す工程図である。
２）、（１３）、（１４）を示す工程図である。
【図７】 従来のゲート素子の三重拡散縦断面図であ
る。
る。
【図８】 図７のゲート素子の横断面図である。
１ Ｓi基板 ２ 絶縁分離層 ３ Ｓi単結晶島
Claims (2)
- 【請求項１】 Ｓi基板と、該Ｓi基板上に形成した絶縁
分離層と、該絶縁分離層上に島状に突出させて形成した
前記Ｓi基板と同一結晶方位を有するＳi単結晶島と、該
Ｓi単結晶島中に下部より上部へ順次積層形成したＰ
+層、Ｎ層、Ｐ層、Ｎ-層を備えてなるＩＩＬゲート素
子。 - 【請求項２】 Ｓi基板上に絶縁分離層を形成し、該絶
縁分離層上に前記Ｓi基板の一部をエピタキシャル成長
させて前記Ｓi基板と同一結晶方位を有するＳi単結晶島
を島状に突出させて形成し、該Ｓi単結晶島中に下部よ
り上部へ順次Ｐ+層、Ｎ層、Ｐ層、Ｎ-層を積層形成して
なるＩＩＬゲート素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295579A JPH05136352A (ja) | 1991-11-12 | 1991-11-12 | Ｉｉｌゲート素子とその製造方法 |
| US08/254,677 US5635411A (en) | 1991-11-12 | 1994-06-06 | Method of making semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295579A JPH05136352A (ja) | 1991-11-12 | 1991-11-12 | Ｉｉｌゲート素子とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136352A true JPH05136352A (ja) | 1993-06-01 |
Family
ID=17822460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295579A Pending JPH05136352A (ja) | 1991-11-12 | 1991-11-12 | Ｉｉｌゲート素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136352A (ja) |
-
1991
- 1991-11-12 JP JP3295579A patent/JPH05136352A/ja active Pending
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