CN117238958A - 一种基于GaN与碳纳米管的CMOS逻辑电路及其制备方法 - Google Patents
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Abstract
本发明公开了一种基于GaN与碳纳米管的CMOS逻辑电路及其制备方法。所述CMOS逻辑电路由制备在同一个芯片上的GaN n型晶体管和碳纳米管p型晶体管组成，在衬底上依次层叠缓冲层、电子导电沟道层和势垒层，GaN n型晶体管的源极、漏极和栅极结构位于势垒层上，栅极位于栅极结构上，GaN n型晶体管上覆盖钝化层；碳纳米管p型晶体管包括碳纳米管沟道及其两端的漏极和源极，在碳纳米管沟道上依次为其栅介质层和栅极；碳纳米管p型晶体管位于GaN n型晶体管侧面或者上方的钝化层上。本发明的CMOS逻辑电路饱和电流密度大，工作速度高，可以作为GaN功率器件的外围电路，实现单片集成，有效解决目前Si电路带来的片间寄生电感问题，从而充分发挥出GaN功率器件的性能优势。
Description
技术领域
本发明涉及一种CMOS逻辑电路及制备方法，具体涉及一种基于GaN与碳纳米管的CMOS逻辑电路及制备方法，属于微电子器件技术领域。
背景技术
GaN功率器件性能优异，在电力电子电路中应用广泛，已经实现了商业化应用。现阶段，需要硅基CMOS逻辑电路作为GaN功率器件的外围电路，如栅极驱动电路、检查电路、控制电路等。这种多芯片方案增加了系统体积和系统设计的复杂度，其中片间寄生电感效应降低了整个系统的稳定性，因此研究能够与GaN功率器件单片集成的CMOS外围电路具有重要意义，有利于实现电力电子系统小型化，更有效地发挥出GaN功率器件的性能。
CMOS逻辑电路需要n型晶体管与p型晶体管。目前很容易制备GaN n型晶体管，但由于GaN中受主掺杂原子的电离能大，空穴迁移率低，因而难以制备高性能GaN p型晶体管。
香港科技大学采用凹槽栅结构，制备了一种增强型GaN p型晶体管，该器件能够通过栅极与GaN n型晶体管单片集成[1][2]。该器件的载流子迁移率约为10cm2/V-s，因此饱和电流较低，小于10mA/mm。
洛桑联邦理工大学在GaN芯片上制备了基于多晶金刚石的p型晶体管，可以实现与GaN n型晶体管的单片集成。但是多晶金刚石p型晶体管为耗尽型器件，且饱和电流密度较低，难以实用[3]。
目前亟需一种可以在GaN芯片上同时制备高电流密度n型晶体管及高电流密度p型晶体管的技术方案，以实现在GaN芯片上制备CMOS逻辑电路的目的。
参考文献：
[1]Zheyang Zheng,Wenjie Song,Li Zhang,Song Yang,Han Xu,Roy K.-Y.Wong,Jin Wei and Kevin J.Chen,“Enhancement-Mode GaN p-Channel MOSFETs for PowerIntegration,”202032nd International Symposium on Power Semiconductor Devicesand ICs(ISPSD),2020,pp.525-528,doi:10.1109/ISPSD46842.2020.9170081.
[2]Li Zhang,Zheyang Zheng,Yan Cheng,Yat Hon Ng,Sirui Feng,WenjieSong,Tao Chen,and Kevin J.Chen,“SiN/in-situ-GaON Staggered Gate Stack on p-GaN for Enhanced Stability in Buried-Channel GaN p-FETs,”2021IEEEInternational Electron Devices Meeting(IEDM),2021,pp.5.3.1-5.3.4,doi:10.1109/IEDM19574.2021.9720653.
[3]R.Soleimanzadeh,M.Naamoun,R.A.Khadar,R.van Erp and E.Matioli,“H-Terminated Polycrystalline Diamond p-Channel Transistors on GaN-on-Silicon,”in IEEE Electron Device Letters,vol.41,no.1,pp.119-122,Jan.2020,doi:10.1109/LED.2019.2953245.
发明内容
本发明的目的是提供一种在GaN芯片上制备CMOS逻辑电路的技术，用以解决现有技术中存在的由于GaN p型晶体管饱和电流密度小而造成的GaN CMOS逻辑电路速度较低的问题。
为实现上述技术目的，本发明采用如下技术方案：
一种基于GaN与碳纳米管的CMOS逻辑电路，由制备在同一个芯片上的增强型GaN n型晶体管和增强型碳纳米管p型晶体管组成，包括衬底和在衬底上由下往上依次层叠的缓冲层、电子导电沟道层和势垒层；所述GaN n型晶体管的源极、漏极和栅极结构位于势垒层上，其中源极和栅极结构之间，栅极结构和漏极之间，以及源极、漏极和栅极结构的外围由第一钝化层覆盖；GaN n型晶体管的栅极位于栅极结构之上；在GaN n型晶体管上覆盖第二钝化层；所述碳纳米管p型晶体管包括位于第二钝化层上的碳纳米管沟道及其两端的漏极和源极，在碳纳米管沟道上依次为碳纳米管p型晶体管的栅介质层和栅极；所述碳纳米管p型晶体管位于所述GaN n型晶体管侧面的第二钝化层上，或者位于所述GaN n型晶体管上方的第二钝化层上；当所述碳纳米管p型晶体管位于所述GaN n型晶体管侧面的第二钝化层上时，需要通过离子注入或者刻蚀的方法来隔离GaN n型晶体管与碳纳米管p型晶体管。
上述基于GaN与碳纳米管的CMOS逻辑电路中，所述衬底可以采用Si衬底、SiC衬底、蓝宝石衬底、GaN衬底等。
上述基于GaN与碳纳米管的CMOS逻辑电路中，所述缓冲层可以选择GaN、AlN、InGaN、AlGaN、InAlGaN等材料中的一种或多种的组合。
上述基于GaN与碳纳米管的CMOS逻辑电路中，所述电子导电沟道层可以选择GaN、InGaN、AlGaN、InAlGaN等材料。
上述基于GaN与碳纳米管的CMOS逻辑电路中，所述势垒层可以选择GaN、AlN、AlGaN、InGaN、InAlGaN等材料中的一种或多种的组合，通过极化效应产生二维电子气。
上述基于GaN与碳纳米管的CMOS逻辑电路中，所述栅极结构可以是栅极p-GaN帽层、MIS结构等，以实现增强型GaN n型晶体管。
上述基于GaN与碳纳米管的CMOS逻辑电路中，所述第一钝化层可以采用SiO2、Si3N4、AlN等材料；所述第二钝化层可以采用SiO2、SOG等材料。
上述基于GaN与碳纳米管的CMOS逻辑电路中，所述碳纳米管p型晶体管的碳纳米管沟道可以采用网络状碳纳米管薄膜或者阵列碳纳米管薄膜。
上述基于GaN与碳纳米管的CMOS逻辑电路中，所述碳纳米管p型晶体管的栅介质层可以采用HfO2、ZrO2等具有高介电常数(高k)的绝缘介质材料。
通过刻蚀可以在第二钝化层中形成通孔，淀积金属后形成连接器件栅极、源极和漏极的金属互连结构，实现具有各种逻辑功能的CMOS电路。例如，将GaN n型晶体管的栅极与碳纳米管p型晶体管的栅极相连，外接输入信号Vin；将GaN n型晶体管的漏极与碳纳米管p型晶体管的漏极相连，外接输出信号Vout；将碳纳米管p型晶体管的源极外接电源电压Vdd；将GaN n型晶体管的源极外接GND；由此实现具有反相器功能的CMOS逻辑电路。
本发明还提供了上述基于GaN与碳纳米管的CMOS逻辑电路的制备方法，包括以下步骤：
1)在衬底上依次生长缓冲层、电子导电沟道层和势垒层；
2)形成增强型GaN n型晶体管的栅极结构；
3)在势垒层和栅极结构上生长第一钝化层，然后通过刻蚀第一钝化层形成用于淀积GaNn型晶体管的源极、漏极和栅极的凹槽；
4)在步骤3)形成的相应凹槽淀积电极金属，形成源极和漏极；
5)如果设计的碳纳米管p型晶体管位于GaN n型晶体管的侧面，进行步骤6)；如果设计的碳纳米管p型晶体管位于GaN n型晶体管上方，则跳过步骤6)，直接进行步骤7)；
6)形成GaN n型晶体管与碳纳米管p型晶体管之间的器件隔离；
7)在所述栅极结构上生长栅极金属，形成GaN n型晶体管的栅极；
8)在整体结构上淀积第二钝化层，并进行平坦化处理；
9)在第二钝化层上制备碳纳米管沟道；
10)在碳纳米管沟道的两端淀积电极金属，形成碳纳米管p型晶体管的漏极和源极；
11)在碳纳米管p型晶体管的漏极和源极之间的碳纳米管沟道上生长高k绝缘介质材料，形成碳纳米管p型晶体管的栅介质层；
12)在碳纳米管p型晶体管的栅介质层上生长栅极金属，形成碳纳米管p型晶体管的栅极；
13)刻蚀第二钝化层，在GaN n型晶体管的源极、漏极和栅极上方形成通孔，淀积金属形成金属互连结构。
上述步骤6)可以采用如下方法形成器件隔离：在GaN n型晶体管侧面的第一钝化层区域进行离子注入，可采用F、N、B、Ar、Fe离子等中的一种或多种的组合，使该区域的第一钝化层及其下方的势垒层和电子导电沟道层形成器件隔离区域；或者，刻蚀GaN n型晶体管侧面的第一钝化层区域，刻蚀掉该区域的第一钝化层及其下方的势垒层和电子导电沟道层，使得二维电子气(2DEG)消失。
由于碳纳米管p型晶体管比GaN p型晶体管具有更高的饱和电流密度，所以本发明基于GaN与碳纳米管的CMOS逻辑电路可以有更快的开关速度。
此外，上述CMOS逻辑电路中器件各区域的长度、厚度、掺杂浓度等参数的变化都是本发明所涉及的范畴，这取决于不同的设计需求和制备工艺。值得注意的是，本发明的重点在于结合饱和电流密度大的碳纳米管p型晶体管与GaN n型晶体管，构成CMOS逻辑电路。可以理解，在不脱离本发明的实质和精神的情况下，可以有其他结构和其他变化的实例，比如GaN n型晶体管的栅极可以有本发明实施例所示结构之外的其他结构。再者，不同的实例、结构和工艺可以相互组合来实现相同的目的。
本发明的有益效果：
本发明提供了一种基于GaN与碳纳米管的CMOS逻辑电路及其制备方法，此方法形成的GaN n型晶体管与碳纳米管p型晶体管的饱和电流密度大，二者构成的CMOS逻辑电路工作速度更高。本发明基于GaN与碳纳米管的CMOS逻辑电路可以取代目前电力电子电路中所使用的Si基CMOS逻辑电路，作为GaN功率器件的外围电路，实现单片集成，有效解决Si电路带来的片间寄生电感问题，从而充分发挥出GaN功率器件的性能优势。
附图说明
图1是实施例一步骤1完成的结构示意图。
图2是实施例一步骤2完成的结构示意图。
图3是实施例一步骤3完成的结构示意图。
图4是实施例一步骤4完成的结构示意图。
图5是实施例一步骤5完成的结构示意图。
图6是实施例一步骤6完成的结构示意图。
图7是实施例一步骤7完成的结构示意图。
图8是实施例一步骤8完成的结构示意图。
图9是实施例一步骤9完成的结构示意图。
图10是实施例一步骤10完成的结构示意图。
图11是实施例一步骤11完成的结构示意图。
图12是实施例一步骤12完成的结构示意图。
图13是实施例一步骤13完成的结构示意图。
图14是实施例一制备完成的基于GaN与碳纳米管的CMOS器件的结构截面图。
图15是本发明实施例二提供的基于GaN与碳纳米管的CMOS器件的结构截面图。
具体实施方式
以下结合附图，通过实施例对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
实施例一
本实施例制备了一种基于GaN与碳纳米管的CMOS器件，其结构如图14所示，包含：衬底1，可以采用Si衬底、SiC衬底、蓝宝石(Sapphire)衬底、GaN衬底等；能降低器件漏电流、提高击穿电压的缓冲层2，可以为GaN、AlN、InGaN、AlGaN、InAlGaN等材料中一种或多种的组合；提供电子导电沟道的电子导电沟道层3，可以为GaN、InGaN、AlGaN、InAlGaN材料等；通过极化效应产生二维电子气的势垒层4，可以为GaN、AlN、AlGaN、InGaN、InAlGaN等材料中一种或多种的组合；耗尽二维电子气的栅极p-GaN帽层5a；用作GaN n型晶体管表面钝化层的第一钝化层6a、6b、6c和6d，可以采用SiO2、Si3N4、AlN等材料；GaN n型晶体管源极7；GaN n型晶体管漏极8；用于隔离GaN n型晶体管与碳纳米管p型晶体管之间的器件隔离区域9；GaN n型晶体管栅极10；第二钝化层11，可以采用SiO2、SOG等材料，第二钝化层11用于给制备碳纳米管p型晶体管提供衬底；碳纳米管p型晶体管的碳纳米管沟道12，所述碳纳米管沟道可以采用网络状碳纳米管薄膜或者阵列碳纳米管薄膜；碳纳米管p型晶体管漏极13；碳纳米管p型晶体管源极14；碳纳米管p型晶体管栅介质层15，可以采用HfO2、ZrO2等具有高介电常数(高k)的材料；碳纳米管p型晶体管栅极16；互联或连接金属17a、17b、17c和17d。
其制备步骤如下：
1、在衬底1上依次外延生长缓冲层2、沟道层3、势垒层4和p-GaN帽层5，如图1所示；
2、刻蚀所述p-GaN帽层5，形成GaN n型晶体管的栅极p-GaN帽层5a，如图2所示；
3、在所述势垒层4和所述栅极p-GaN帽层5a上生长第一钝化层6，如图3所示；
4、刻蚀所述第一钝化层6，使之形成分离的四部分6a、6b、6c、6d，如图4所示；
5、在所述势垒层4上淀积电极金属，形成GaN n型晶体管的源极7和漏极8，如图5所示，其中：GaN n型晶体管的源极7嵌入第一钝化层6a和6b两部分之间形成的凹槽中，GaN n型晶体管的漏极8嵌入第一钝化层6c和6d两部分之间形成的凹槽中；
6、通过氟离子注入形成GaN n型晶体管与碳纳米管p型晶体管之间的器件隔离区域9，如图6所示，隔离区域9位于所述第一钝化层6d中及其下方的所述势垒层4和所述沟道层3中，用于GaN n型晶体管与碳纳米管p型晶体管之间器件隔离；
7、在所述栅极p-GaN帽层5a上生长栅极金属，形成GaN n型晶体管的栅极10，如图7所示；
8、在上述整体结构上沉积第二钝化层11，并进行平坦化处理，形成制备碳纳米管p型晶体管所需的衬底，如图8所示；
9、在第二钝化层11上制备碳纳米管，形成碳纳米管p型晶体管的碳纳米管沟道12，如图9所示；
10、在碳纳米管沟道12的两端淀积电极金属，形成碳纳米管p型晶体管的漏极13和源极14，如图10所示；
11、在碳纳米管p型晶体管的漏极13和源极14之间的碳纳米管沟道12上，生长高k绝缘介质材料，形成碳纳米管p型晶体管的栅介质层15，如图11所示；
12、在碳纳米管p型晶体管栅介质层15上生长栅极金属，形成碳纳米管p型晶体管栅极16，如图12所示；
13、刻蚀所述第二钝化层11，在GaN n型晶体管的源极7、漏极8和栅极10上方形成通孔，如图13所示；
14、沉积金属，形成GaN n型晶体管的源极连接金属17a、栅极互联金属17b，GaN n型晶体管漏极与碳纳米管p型晶体管漏极之间的互联金属17c，碳纳米管p型晶体管的源极连接金属17d，得到基于GaN与碳纳米管的CMOS器件，如图14所示。
如果将所述栅极互联金属17b通过其他连线与所述碳纳米管p型晶体管栅极16相连，外接输入信号Vin；所述互联金属17c将所述GaN n型晶体管漏极8与所述碳纳米管p型晶体管漏极13连接在一起，外接输出信号Vout；所述源极连接金属17d外接电源电压Vdd；所述源极连接金属17a外接GND。由此构成的CMOS逻辑电路可以实现CMOS反相器功能。
实施例二
本实施例制备了第二种基于GaN与碳纳米管的CMOS器件，结构如图15所示。本实施例的CMOS器件结构与实施例一不同，本实施例中碳纳米管p型晶体管在GaN n型晶体管的上方，二者之间不需要进行额外的器件隔离。其他结构和效果与实施例一致。
在碳纳米管p型晶体管的外围进行刻蚀，于GaN n型晶体管的源极7、漏极8和栅极10上方形成通孔，然后淀积连接金属，构成CMOS逻辑电路。
Claims (10)
1.一种基于GaN与碳纳米管的CMOS逻辑电路，由制备在同一个芯片上的GaN n型晶体管和碳纳米管p型晶体管组成，包括衬底和在衬底上由下往上依次层叠的缓冲层、电子导电沟道层和势垒层；所述GaN n型晶体管的源极、漏极和栅极结构位于势垒层上，其中源极和栅极结构之间，栅极结构和漏极之间，以及源极、漏极和栅极结构的外围由第一钝化层覆盖；GaN n型晶体管的栅极位于栅极结构之上；在GaN n型晶体管上覆盖第二钝化层；所述碳纳米管p型晶体管包括位于第二钝化层上的碳纳米管沟道及其两端的漏极和源极，在碳纳米管沟道上依次为碳纳米管p型晶体管的栅介质层和栅极；所述碳纳米管p型晶体管位于所述GaN n型晶体管侧面的第二钝化层上，或者位于所述GaN n型晶体管上方的第二钝化层上；当所述碳纳米管p型晶体管位于所述GaN n型晶体管侧面的第二钝化层上时，通过离子注入或者刻蚀的方法隔离GaN n型晶体管与碳纳米管p型晶体管。
2.如权利要求1所述的CMOS逻辑电路，其特征在于，所述衬底为Si衬底、SiC衬底、蓝宝石衬底或GaN衬底。
3.如权利要求1所述的CMOS逻辑电路，其特征在于，所述缓冲层选自下列材料中的一种或多种：GaN、AlN、InGaN、AlGaN、InAlGaN。
4.如权利要求1所述的CMOS逻辑电路，其特征在于，所述电子导电沟道层的材料为GaN、InGaN、AlGaN或InAlGaN。
5.如权利要求1所述的CMOS逻辑电路，其特征在于，所述势垒层选自下列材料中的一种或多种：GaN、AlN、AlGaN、InGaN、InAlGaN，通过极化效应产生二维电子气。
6.如权利要求1所述的CMOS逻辑电路，其特征在于，所述第一钝化层采用SiO2、Si3N4或AlN，所述第二钝化层采用SiO2或SOG。
7.如权利要求1所述的CMOS逻辑电路，其特征在于，所述碳纳米管p型晶体管的碳纳米管沟道采用网络状碳纳米管薄膜或者阵列碳纳米管薄膜。
8.如权利要求1所述的CMOS逻辑电路，其特征在于，所述碳纳米管p型晶体管的栅介质层采用高k绝缘介质材料。
9.如权利要求1所述的CMOS逻辑电路，其特征在于，所述CMOS逻辑电路实现反相器功能，其中，GaN n型晶体管的栅极与碳纳米管p型晶体管的栅极相连，外接输入信号Vin；GaN n型晶体管的漏极与碳纳米管p型晶体管的漏极相连，外接输出信号Vout；碳纳米管p型晶体管的源极外接电源电压Vdd；GaN n型晶体管的源极外接GND。
10.权利要求1～9任意一项所述的基于GaN与碳纳米管的CMOS逻辑电路的制备方法，包括以下步骤：
1)在衬底上依次生长缓冲层、电子导电沟道层和势垒层；
2)形成增强型GaN n型晶体管的栅极结构；
3)在势垒层和栅极结构上生长第一钝化层，然后通过刻蚀第一钝化层形成用于淀积GaN n型晶体管的源极、漏极和栅极的凹槽；
4)在步骤3)形成的相应凹槽淀积电极金属，形成源极和漏极；
5)如果设计的碳纳米管p型晶体管位于GaN n型晶体管的侧面，进行步骤6)；如果设计的碳纳米管p型晶体管位于GaN n型晶体管上方，则跳过步骤6)，直接进行步骤7)；
6)形成GaN n型晶体管与碳纳米管p型晶体管之间的器件隔离；
7)在所述栅极结构上生长栅极金属，形成GaN n型晶体管的栅极；
8)在整体结构上淀积第二钝化层，并进行平坦化处理；
9)在第二钝化层上制备碳纳米管沟道；
10)在碳纳米管沟道的两端淀积电极金属，形成碳纳米管p型晶体管的漏极和源极；
11)在碳纳米管p型晶体管的漏极和源极之间的碳纳米管沟道上生长高k绝缘介质材料，形成碳纳米管p型晶体管的栅介质层；
12)在碳纳米管p型晶体管的栅介质层上生长栅极金属，形成碳纳米管p型晶体管的栅极；
13)刻蚀第二钝化层，在GaN n型晶体管的源极、漏极和栅极上方形成通孔，淀积金属形成金属互连结构。
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| CN202210638912.6A CN117238958A (zh) | 2022-06-08 | 2022-06-08 | 一种基于GaN与碳纳米管的CMOS逻辑电路及其制备方法 |
Publications (1)
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| CN117238958A true CN117238958A (zh) | 2023-12-15 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210638912.6A Pending CN117238958A (zh) | 2022-06-08 | 2022-06-08 | 一种基于GaN与碳纳米管的CMOS逻辑电路及其制备方法 |
Country Status (1)
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-
2022
- 2022-06-08 CN CN202210638912.6A patent/CN117238958A/zh active Pending
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