JPH053321A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH053321A JPH053321A JP3152965A JP15296591A JPH053321A JP H053321 A JPH053321 A JP H053321A JP 3152965 A JP3152965 A JP 3152965A JP 15296591 A JP15296591 A JP 15296591A JP H053321 A JPH053321 A JP H053321A
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- circuit device
- semiconductor integrated
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＩ構造の半導体集積回路装置において、
動作速度を高速化する。信頼性を向上する。 【構成】 ＳＯＩ構造の半導体集積回路装置において、
配線を銅または銅合金で構成する。 【効果】 抵抗値が低減されるので、配線の信号伝送遅
延は低減される。マイグレーション耐性は向上するの
で、配線の電流量を大きくすることができる。耐熱温度
が向上するので、配線上の絶縁膜の膜質を向上すること
ができる。
動作速度を高速化する。信頼性を向上する。 【構成】 ＳＯＩ構造の半導体集積回路装置において、
配線を銅または銅合金で構成する。 【効果】 抵抗値が低減されるので、配線の信号伝送遅
延は低減される。マイグレーション耐性は向上するの
で、配線の電流量を大きくすることができる。耐熱温度
が向上するので、配線上の絶縁膜の膜質を向上すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、絶縁物上に、半導体膜を設け、この半導体
膜の主面部に素子を設けた半導体集積回路装置に適用し
て有効な技術に関するものである。
関し、特に、絶縁物上に、半導体膜を設け、この半導体
膜の主面部に素子を設けた半導体集積回路装置に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）
またはＳＯＳ（Ｓilicon Ｏn Ｓapphier）構造の半導
体集積回路装置が使用されている。この種の半導体集積
回路装置は、浮遊容量が小さいこと、素子間分離絶縁耐
圧が高いこと、更に、ＣＭＯＳのラッチアップを防止で
きること等の利点があるため、高速動作向けに使用され
ている。
またはＳＯＳ（Ｓilicon Ｏn Ｓapphier）構造の半導
体集積回路装置が使用されている。この種の半導体集積
回路装置は、浮遊容量が小さいこと、素子間分離絶縁耐
圧が高いこと、更に、ＣＭＯＳのラッチアップを防止で
きること等の利点があるため、高速動作向けに使用され
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
【０００４】前記半導体集積回路装置においては、素子
に接続される内部配線はアルミニウム膜またはアルミニ
ウム合金膜で構成されている。アルミニウムの抵抗値
は、室温（２０℃）で２.７５μΩcmである。しかし、
更に、半導体集積回路装置の高速化を図る場合には、ア
ルミニウムの抵抗値による固有の信号伝送遅延を低減す
ることができないという問題があった。
に接続される内部配線はアルミニウム膜またはアルミニ
ウム合金膜で構成されている。アルミニウムの抵抗値
は、室温（２０℃）で２.７５μΩcmである。しかし、
更に、半導体集積回路装置の高速化を図る場合には、ア
ルミニウムの抵抗値による固有の信号伝送遅延を低減す
ることができないという問題があった。
【０００５】また、アルミニウムの融点は、６６０℃で
ある。従って、このアルミニウムの融点以上の熱処理
を、内部配線の形成工程以後に行なうことができないと
いう問題がある。一方、この内部配線上に形成される絶
縁膜の絶縁耐圧等の膜質を向上するためには、熱処理温
度が高い方が望ましいので、半導体集積回路装置の信頼
性を、更に、向上することができないという問題があっ
た。
ある。従って、このアルミニウムの融点以上の熱処理
を、内部配線の形成工程以後に行なうことができないと
いう問題がある。一方、この内部配線上に形成される絶
縁膜の絶縁耐圧等の膜質を向上するためには、熱処理温
度が高い方が望ましいので、半導体集積回路装置の信頼
性を、更に、向上することができないという問題があっ
た。
【０００６】また、前記半導体集積回路装置において
は、ＭＩＳＦＥＴのゲート電極は、多結晶珪素膜で構成
されている。多結晶珪素の抵抗値は、アルミニウム等の
金属と比べて高いため、半導体集積回路装置の動作速度
を、更に、高速化することができないという問題があっ
た。
は、ＭＩＳＦＥＴのゲート電極は、多結晶珪素膜で構成
されている。多結晶珪素の抵抗値は、アルミニウム等の
金属と比べて高いため、半導体集積回路装置の動作速度
を、更に、高速化することができないという問題があっ
た。
【０００７】本発明の目的は、半導体集積回路装置にお
いて、動作速度を高速化することが可能な技術を提供す
ることにある。
いて、動作速度を高速化することが可能な技術を提供す
ることにある。
【０００８】本発明の他の目的は、前記半導体集積回路
装置において、信頼性を向上することが可能な技術を提
供することにある。
装置において、信頼性を向上することが可能な技術を提
供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】（１）絶縁物上に、半導体膜を設け、この
半導体膜の主面部に素子を設けた半導体集積回路装置に
おいて、前記素子に接続される内部配線を銅または銅合
金で構成する。
半導体膜の主面部に素子を設けた半導体集積回路装置に
おいて、前記素子に接続される内部配線を銅または銅合
金で構成する。
【００１２】（２）前記素子はＭＩＳＦＥＴであり、こ
のＭＩＳＦＥＴのゲート電極が高融点金属膜或いは高融
点珪化金属膜の単層膜または他の導電膜との積層膜で構
成される。
のＭＩＳＦＥＴのゲート電極が高融点金属膜或いは高融
点珪化金属膜の単層膜または他の導電膜との積層膜で構
成される。
【００１３】
【作用】前述した手段（１）によれば、銅または銅合金
の抵抗値は、アルミニウムまたはアルミニウム合金より
も小さいので、アルミニウムまたはアルミニウム合金で
配線を構成した場合よりも、内部配線での信号伝送遅延
を低減することができる。これにより、半導体集積回路
装置の動作速度を高速化することができる。
の抵抗値は、アルミニウムまたはアルミニウム合金より
も小さいので、アルミニウムまたはアルミニウム合金で
配線を構成した場合よりも、内部配線での信号伝送遅延
を低減することができる。これにより、半導体集積回路
装置の動作速度を高速化することができる。
【００１４】また、銅または銅合金のマイグレーション
耐性は、アルミニウムまたはアルミニウム合金よりも大
きいので、内部配線の電流密度を大きくすることができ
る。これにより、更に、半導体集積回路装置の動作速度
を高速化することができる。
耐性は、アルミニウムまたはアルミニウム合金よりも大
きいので、内部配線の電流密度を大きくすることができ
る。これにより、更に、半導体集積回路装置の動作速度
を高速化することができる。
【００１５】また、内部配線の高さを小さくしても電流
量を確保することができるので、内部配線の高さを小さ
くすることができる。従って、この内部配線上に形成さ
れる絶縁膜の被覆率は向上するので、半導体集積回路装
置の信頼性を向上することができる。
量を確保することができるので、内部配線の高さを小さ
くすることができる。従って、この内部配線上に形成さ
れる絶縁膜の被覆率は向上するので、半導体集積回路装
置の信頼性を向上することができる。
【００１６】また、銅または銅合金の発熱量は、アルミ
ニウムまたはアルミニウム合金よりも小さいので、内部
配線での発熱は低減される。従って、発熱による信頼性
低下を低減し、半導体集積回路装置の信頼性を向上する
ことができる。
ニウムまたはアルミニウム合金よりも小さいので、内部
配線での発熱は低減される。従って、発熱による信頼性
低下を低減し、半導体集積回路装置の信頼性を向上する
ことができる。
【００１７】また、銅または銅合金の熱伝導率は、アル
ミニウムまたはアルミニウム合金よりも大きいので、半
導体集積回路装置の放熱性は向上する。これにより、半
導体集積回路装置の信頼性を向上することができる。
ミニウムまたはアルミニウム合金よりも大きいので、半
導体集積回路装置の放熱性は向上する。これにより、半
導体集積回路装置の信頼性を向上することができる。
【００１８】また、銅または銅合金の融点は、アルミニ
ウムまたはアルミニウム合金より高いので、内部配線形
成工程以後の工程で、高温での熱処理ができる。これに
より、内部配線上の絶縁膜の膜質を向上することができ
るので、半導体集積回路装置の信頼性を向上することが
できる。
ウムまたはアルミニウム合金より高いので、内部配線形
成工程以後の工程で、高温での熱処理ができる。これに
より、内部配線上の絶縁膜の膜質を向上することができ
るので、半導体集積回路装置の信頼性を向上することが
できる。
【００１９】前述した手段（２）によれば、高融点金属
または高融点珪化金属の抵抗値は多結晶珪素よりも小さ
いので、ＭＩＳＦＥＴのゲート電極での信号伝送遅延を
低減することができる。これにより、更に、半導体集積
回路装置の動作速度を高速化することができる。
または高融点珪化金属の抵抗値は多結晶珪素よりも小さ
いので、ＭＩＳＦＥＴのゲート電極での信号伝送遅延を
低減することができる。これにより、更に、半導体集積
回路装置の動作速度を高速化することができる。
【００２０】
【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
【００２１】本発明の一実施例のＳＯＩ構造の半導体集
積回路装置の構成を、図１（要部断面図）を用いて説明
する。
積回路装置の構成を、図１（要部断面図）を用いて説明
する。
【００２２】図１に示すように、前記半導体集積回路装
置は、絶縁性基板１上にｎ型半導体膜３及びｐ型半導体
膜４を設け、この半導体膜３，４の主面部にｐチャネル
ＭＩＳＦＥＴＱｐ、ｎチャネルＭＩＳＦＥＴＱｎの夫々
を設けることにより構成されている。
置は、絶縁性基板１上にｎ型半導体膜３及びｐ型半導体
膜４を設け、この半導体膜３，４の主面部にｐチャネル
ＭＩＳＦＥＴＱｐ、ｎチャネルＭＩＳＦＥＴＱｎの夫々
を設けることにより構成されている。
【００２３】前記絶縁性基板１は、例えば、単結晶サフ
ァイアで構成されている。
ァイアで構成されている。
【００２４】前記半導体膜３，４は、例えば、単結晶珪
素膜で構成されている。この半導体膜３，４の膜厚は、
例えば、５００nm程度である。前記ｎ型半導体膜３中に
は、ｎ型不純物例えばヒ素またはリンが導入されてい
る。前記ｐ型半導体膜４中には、ｐ型不純物例えばボロ
ンが導入されている。
素膜で構成されている。この半導体膜３，４の膜厚は、
例えば、５００nm程度である。前記ｎ型半導体膜３中に
は、ｎ型不純物例えばヒ素またはリンが導入されてい
る。前記ｐ型半導体膜４中には、ｐ型不純物例えばボロ
ンが導入されている。
【００２５】前記絶縁性基板１の非活性領域の主面部に
は、素子間分離絶縁膜２が設けられている。この素子間
分離絶縁膜２は、例えば、酸化珪素膜で構成されてい
る。この素子間分離絶縁膜２の膜厚は、例えば、５００
nm程度である。
は、素子間分離絶縁膜２が設けられている。この素子間
分離絶縁膜２は、例えば、酸化珪素膜で構成されてい
る。この素子間分離絶縁膜２の膜厚は、例えば、５００
nm程度である。
【００２６】前記ｎチャネルＭＩＳＦＥＴＱｎは、前記
ｐ型半導体膜４の主面部に設けられている。このｎチャ
ネルＭＩＳＦＥＴＱｎは、主に、ゲート絶縁膜５、ゲー
ト電極６、ソース領域及びドレイン領域を構成する一対
のｎ型半導体領域８の夫々から構成されている。前記ゲ
ート絶縁膜５は、例えば、酸化珪素膜で構成されてい
る。このゲート絶縁膜５の膜厚は、例えば、２０nm程度
である。前記ゲート電極６は、このゲート絶縁膜５上に
設けられている。このゲート電極６は、例えば、２００
nm程度の膜厚の多結晶珪素膜と、３００nm程度の膜厚の
タングステンシリサイド膜との積層膜で構成されてい
る。前記一対のｎ型半導体領域８は、前記ｐ型半導体膜
４の主面部において、前記ゲート電極６の側部に設けら
れている。
ｐ型半導体膜４の主面部に設けられている。このｎチャ
ネルＭＩＳＦＥＴＱｎは、主に、ゲート絶縁膜５、ゲー
ト電極６、ソース領域及びドレイン領域を構成する一対
のｎ型半導体領域８の夫々から構成されている。前記ゲ
ート絶縁膜５は、例えば、酸化珪素膜で構成されてい
る。このゲート絶縁膜５の膜厚は、例えば、２０nm程度
である。前記ゲート電極６は、このゲート絶縁膜５上に
設けられている。このゲート電極６は、例えば、２００
nm程度の膜厚の多結晶珪素膜と、３００nm程度の膜厚の
タングステンシリサイド膜との積層膜で構成されてい
る。前記一対のｎ型半導体領域８は、前記ｐ型半導体膜
４の主面部において、前記ゲート電極６の側部に設けら
れている。
【００２７】前記ｐチャネルＭＩＳＦＥＴＱｐは、前記
ｎ型半導体膜３の主面部に設けられている。このｐチャ
ネルＭＩＳＦＥＴＱｐは、主に、ゲート絶縁膜５、ゲー
ト電極６、ソース領域及びドレイン領域を構成する一対
のｐ型半導体領域７の夫々から構成されている。前記一
対のｐ型半導体領域７は、前記ｎ型半導体膜３の主面部
において、前記ゲート電極６の側部に設けられている。
ｎ型半導体膜３の主面部に設けられている。このｐチャ
ネルＭＩＳＦＥＴＱｐは、主に、ゲート絶縁膜５、ゲー
ト電極６、ソース領域及びドレイン領域を構成する一対
のｐ型半導体領域７の夫々から構成されている。前記一
対のｐ型半導体領域７は、前記ｎ型半導体膜３の主面部
において、前記ゲート電極６の側部に設けられている。
【００２８】前記ｎ型半導体領域８及びｐ型半導体領域
７の夫々には、層間絶縁膜９の接続孔１０を通して、配
線１１が接続されている。前記層間絶縁膜９は、例え
ば、ＰＳＧ（Ｐhospho Ｓilicate Ｇlass）膜で構成
されている。この層間絶縁膜９の膜厚は、例えば、５０
０nm程度である。前記配線１１は、例えば、銅または銅
合金で構成されている。この配線１１を構成する銅また
は銅合金の膜厚は、例えば、５００nm程度である。
７の夫々には、層間絶縁膜９の接続孔１０を通して、配
線１１が接続されている。前記層間絶縁膜９は、例え
ば、ＰＳＧ（Ｐhospho Ｓilicate Ｇlass）膜で構成
されている。この層間絶縁膜９の膜厚は、例えば、５０
０nm程度である。前記配線１１は、例えば、銅または銅
合金で構成されている。この配線１１を構成する銅また
は銅合金の膜厚は、例えば、５００nm程度である。
【００２９】前記配線１１上には、表面保護膜１２が設
けられている。この表面保護膜１２は、例えば、窒化珪
素膜で構成されている。この表面保護膜１２の膜厚は、
例えば、１.０μｍ程度である。
けられている。この表面保護膜１２は、例えば、窒化珪
素膜で構成されている。この表面保護膜１２の膜厚は、
例えば、１.０μｍ程度である。
【００３０】以上、説明したように、本実施例の構成に
よれば、銅の抵抗値は、室温（２０℃）で１.７２μΩc
mであり、アルミニウムの２.７５μΩcmよりも約４０％
小さいので、アルミニウムまたはアルミニウム合金で配
線１１を構成した場合よりも、配線１１での信号伝送遅
延を低減することができる。これにより、半導体集積回
路装置の動作速度を高速化することができる。
よれば、銅の抵抗値は、室温（２０℃）で１.７２μΩc
mであり、アルミニウムの２.７５μΩcmよりも約４０％
小さいので、アルミニウムまたはアルミニウム合金で配
線１１を構成した場合よりも、配線１１での信号伝送遅
延を低減することができる。これにより、半導体集積回
路装置の動作速度を高速化することができる。
【００３１】また、銅または銅合金のマイグレーション
耐性は、アルミニウムまたはアルミニウム合金よりも大
きいので、配線１１の電流密度を大きくすることができ
る。これにより、更に、半導体集積回路装置の動作速度
を高速化することができる。また、同一の電流量を確保
するのに必要な配線の断面積は小さくなるので、配線幅
を小さくし、配線間隔を縮少することにより、半導体集
積回路装置の高集積化を図ることができる。
耐性は、アルミニウムまたはアルミニウム合金よりも大
きいので、配線１１の電流密度を大きくすることができ
る。これにより、更に、半導体集積回路装置の動作速度
を高速化することができる。また、同一の電流量を確保
するのに必要な配線の断面積は小さくなるので、配線幅
を小さくし、配線間隔を縮少することにより、半導体集
積回路装置の高集積化を図ることができる。
【００３２】また、配線１１の高さを小さくしても電流
量を確保することができるので、配線１１の高さを小さ
くすることができる。従って、この配線１１上に形成さ
れる層間絶縁膜１２の被覆率は向上するので、半導体集
積回路装置の信頼性を向上することができる。
量を確保することができるので、配線１１の高さを小さ
くすることができる。従って、この配線１１上に形成さ
れる層間絶縁膜１２の被覆率は向上するので、半導体集
積回路装置の信頼性を向上することができる。
【００３３】また、銅または銅合金の発熱量は、アルミ
ニウムまたはアルミニウム合金よりも小さいので、配線
１１での発熱は低減される。従って、発熱による信頼性
低下を低減し、半導体集積回路装置の信頼性を向上する
ことができる。
ニウムまたはアルミニウム合金よりも小さいので、配線
１１での発熱は低減される。従って、発熱による信頼性
低下を低減し、半導体集積回路装置の信頼性を向上する
ことができる。
【００３４】また、銅または銅合金の熱伝導率は、アル
ミニウムまたはアルミニウム合金よりも大きいので、半
導体集積回路装置の放熱性は向上する。これにより、半
導体集積回路装置の信頼性を向上することができる。
ミニウムまたはアルミニウム合金よりも大きいので、半
導体集積回路装置の放熱性は向上する。これにより、半
導体集積回路装置の信頼性を向上することができる。
【００３５】また、銅の融点は１０８４.５℃であり、
アルミニウムの６６０.４℃と比べで約４２０℃高いの
で、配線１１形成後の熱処理温度を高温にすることがで
きる。これにより、配線１１上の絶縁膜すなわち表面保
護膜１２の膜厚を向上することができるので、半導体集
積回路装置の信頼性を向上することができる。
アルミニウムの６６０.４℃と比べで約４２０℃高いの
で、配線１１形成後の熱処理温度を高温にすることがで
きる。これにより、配線１１上の絶縁膜すなわち表面保
護膜１２の膜厚を向上することができるので、半導体集
積回路装置の信頼性を向上することができる。
【００３６】また、タングステンシリサイドの抵抗値は
多結晶珪素よりも一桁以上小さいので、ＭＩＳＦＥＴの
ゲート電極６での信号伝送遅延を低減することができ
る。これにより、更に、半導体集積回路装置の動作速度
を高速化することができる。
多結晶珪素よりも一桁以上小さいので、ＭＩＳＦＥＴの
ゲート電極６での信号伝送遅延を低減することができ
る。これにより、更に、半導体集積回路装置の動作速度
を高速化することができる。
【００３７】次に、前記半導集積回路装置の製造方法
を、図２乃至図７（製造工程毎に示す要部断面図）を用
いて説明する。
を、図２乃至図７（製造工程毎に示す要部断面図）を用
いて説明する。
【００３８】まず、絶縁性基板１上に、素子間分離用の
酸化珪素膜を、例えば、ＣＶＤ法で５００nm程度の膜厚
で形成する。この後、活性領域の酸化珪素膜をフォトリ
ソグラフィ技術で除去し、図２に示すように、素子間分
離絶縁膜２を形成する。
酸化珪素膜を、例えば、ＣＶＤ法で５００nm程度の膜厚
で形成する。この後、活性領域の酸化珪素膜をフォトリ
ソグラフィ技術で除去し、図２に示すように、素子間分
離絶縁膜２を形成する。
【００３９】次に、前記絶縁性基板１の活性領域の主面
部に、例えば、０.５μｍ程度の膜厚で単結晶珪素膜を
エピタキシャル成長させる。この後、例えば、イオン打
ち込み法で、ｎ型不純物例えばヒ素またはリン、及びｐ
型不純物例えばボロンの夫々を選択的に導入し、図３に
示すように、ｎ型半導体膜３及びｐ型半導体膜４の夫々
を形成する。
部に、例えば、０.５μｍ程度の膜厚で単結晶珪素膜を
エピタキシャル成長させる。この後、例えば、イオン打
ち込み法で、ｎ型不純物例えばヒ素またはリン、及びｐ
型不純物例えばボロンの夫々を選択的に導入し、図３に
示すように、ｎ型半導体膜３及びｐ型半導体膜４の夫々
を形成する。
【００４０】次に、前記半導体膜３，４の主面部を熱酸
化し、酸化珪素膜を２０nm程度の膜厚で形成する。この
酸化珪素膜は、ゲート絶縁膜５を構成する。
化し、酸化珪素膜を２０nm程度の膜厚で形成する。この
酸化珪素膜は、ゲート絶縁膜５を構成する。
【００４１】次に、例えば、ＣＶＤ法で多結晶珪素膜を
２００nm程度の膜厚で形成する。この後、例えば、リン
処理法によりリンをドープし、この多結晶珪素膜を導体
膜化する。
２００nm程度の膜厚で形成する。この後、例えば、リン
処理法によりリンをドープし、この多結晶珪素膜を導体
膜化する。
【００４２】次に、前記多結晶珪素膜上に、例えば、Ｃ
ＶＤ法でタングステンシリサイド膜を、３００nm程度の
膜厚で形成する。この後、前記多結晶珪素膜及びタング
ステンシリサイド膜の積層膜を、フォトリソグラィ技術
でパターンニングし、図４に示すように、ｎチャネルＭ
ＩＳＦＥＴＱｎ及びｐチャネルＭＩＳＦＥＴＱｐの夫々
のゲート電極６を形成する。
ＶＤ法でタングステンシリサイド膜を、３００nm程度の
膜厚で形成する。この後、前記多結晶珪素膜及びタング
ステンシリサイド膜の積層膜を、フォトリソグラィ技術
でパターンニングし、図４に示すように、ｎチャネルＭ
ＩＳＦＥＴＱｎ及びｐチャネルＭＩＳＦＥＴＱｐの夫々
のゲート電極６を形成する。
【００４３】次に、ｐチャネルＭＩＳＦＥＴＱｐの形成
領域以外の領域に、例えばフォトレジスト膜をマスクと
するイオン打ち込みで、ヒ素を導入する。この後、ｎチ
ャネルＭＩＳＦＥＴＱｎの形成領域以外の領域に、例え
ばフォトレジスト膜をマスクとするイオン打ち込みで、
ボロンを導入する。
領域以外の領域に、例えばフォトレジスト膜をマスクと
するイオン打ち込みで、ヒ素を導入する。この後、ｎチ
ャネルＭＩＳＦＥＴＱｎの形成領域以外の領域に、例え
ばフォトレジスト膜をマスクとするイオン打ち込みで、
ボロンを導入する。
【００４４】次に、前記導入したｎ型不純物及びｐ型不
純物を活性化し、図５に示すように、ｐ型半導体領域７
及びｎ型半導体領域８の夫々を形成する。
純物を活性化し、図５に示すように、ｐ型半導体領域７
及びｎ型半導体領域８の夫々を形成する。
【００４５】次に、例えば、ＣＶＤ法によりＰＳＧ膜を
５００nm程度の膜厚で形成する。このＰＳＧ膜は、層間
絶縁膜９を構成する。この後、フォトリソグラフィ技術
で、図６に示すように、前記層間絶縁膜９に接続孔１０
を形成する。
５００nm程度の膜厚で形成する。このＰＳＧ膜は、層間
絶縁膜９を構成する。この後、フォトリソグラフィ技術
で、図６に示すように、前記層間絶縁膜９に接続孔１０
を形成する。
【００４６】次に、例えば、スパッタリング法で、銅ま
たは銅合金膜を５００nm程度の膜厚で形成する。この
後、この銅または銅合金膜を、フォトリソグラフィ技術
でパターンニングし、図７に示すように、配線１１を形
成する。
たは銅合金膜を５００nm程度の膜厚で形成する。この
後、この銅または銅合金膜を、フォトリソグラフィ技術
でパターンニングし、図７に示すように、配線１１を形
成する。
【００４７】次に、例えば、プラズマＣＶＤ法で窒化珪
素膜を１.２μｍ程度の膜厚で堆積し、表面保護膜１２
を形成する。以上の工程を行なうことにより、前記図１
に示す本実施例の半導体集積回路装置の完成する。
素膜を１.２μｍ程度の膜厚で堆積し、表面保護膜１２
を形成する。以上の工程を行なうことにより、前記図１
に示す本実施例の半導体集積回路装置の完成する。
【００４８】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【００４９】前記実施例では、絶縁性基板１を単結晶サ
ファイアで構成した例を示したが、本発明は、例えば、
半導体基板上に絶縁膜を設け、この絶縁膜上に半導体膜
を設け、この半導体膜の主面部に素子を設けることもで
きる。前記半導体膜は、例えば、再結晶化または固相エ
ピタキシャル成長で形成すれば良い。
ファイアで構成した例を示したが、本発明は、例えば、
半導体基板上に絶縁膜を設け、この絶縁膜上に半導体膜
を設け、この半導体膜の主面部に素子を設けることもで
きる。前記半導体膜は、例えば、再結晶化または固相エ
ピタキシャル成長で形成すれば良い。
【００５０】また、配線１１を銅または銅合金で構成し
た例を示したが、本発明は、配線１１をチタンタングス
テンまたは窒化チタンと銅との積層膜で構成することも
できる。
た例を示したが、本発明は、配線１１をチタンタングス
テンまたは窒化チタンと銅との積層膜で構成することも
できる。
【００５１】また、ゲート電極６を多結晶珪素膜とタン
グステンシリサイド膜の積層膜で構成した例を示した
が、本発明は、タングステンシリサイド膜の替わりに、
チタンシリサイド膜、タンタルシリサイド膜等の高融点
珪化金属膜、またはタングステン、モリブデン等の高融
点金属膜を用いることもできる。
グステンシリサイド膜の積層膜で構成した例を示した
が、本発明は、タングステンシリサイド膜の替わりに、
チタンシリサイド膜、タンタルシリサイド膜等の高融点
珪化金属膜、またはタングステン、モリブデン等の高融
点金属膜を用いることもできる。
【００５２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５３】絶縁物上に、半導体膜を設け、この半導体
膜の主面部に素子を設けた半導体集積回路装置におい
て、動作速度を高速化することができる。
膜の主面部に素子を設けた半導体集積回路装置におい
て、動作速度を高速化することができる。
【００５４】前記半導体集積回路装置において、信頼性
を向上することができる。
を向上することができる。
【図１】本発明の実施例の半導体集積回路装置の要部断
面図。
面図。
【図２】前記半導体集積回路装置を製造工程毎に示す要
部断面図。
部断面図。
【図３】前記半導体集積回路装置を製造工程毎に示す要
部断面図。
部断面図。
【図４】前記半導体集積回路装置を製造工程毎に示す要
部断面図。
部断面図。
【図５】前記半導体集積回路装置を製造工程毎に示す要
部断面図。
部断面図。
【図６】前記半導体集積回路装置を製造工程毎に示す要
部断面図。
部断面図。
【図７】前記半導体集積回路装置を製造工程毎に示す要
部断面図。
部断面図。
１…絶縁性基板、２…素子間分離絶縁膜、３…ｎ型半導
体膜、４…ｐ型半導体膜、５…ゲート絶縁膜、６…ゲー
ト電極、７…ｐ型半導体領域、８…ｎ型半導体領域、９
…層間絶縁膜、１０…接続孔、１１…配線、１２…表面
保護膜。
体膜、４…ｐ型半導体膜、５…ゲート絶縁膜、６…ゲー
ト電極、７…ｐ型半導体領域、８…ｎ型半導体領域、９
…層間絶縁膜、１０…接続孔、１１…配線、１２…表面
保護膜。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/12 8728−4Ｍ
29/40 Ａ 7738−4Ｍ
29/46 Ｚ 7738−4Ｍ
7342−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｆ
9056−4Ｍ 29/78 ３１１ Ｇ
(72)発明者 加藤 登季男
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 佐原 政司
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 鈴樹 正恭
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 石田 進一
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
Claims (2)
- 【請求項１】 絶縁物上に、半導体膜を設け、該半導体
膜の主面部に素子を設けた半導体集積回路装置におい
て、前記素子に接続される内部配線を銅または銅合金で
構成したことを特徴とする半導体集積回路装置。 - 【請求項２】 前記素子はＭＩＳＦＥＴであり、該ＭＩ
ＳＦＥＴのゲート電極が高融点金属膜或いは高融点珪化
金属膜の単層膜又は他の導電膜との積層膜で構成される
ことを特徴とする前記請求項１に記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152965A JPH053321A (ja) | 1991-06-25 | 1991-06-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152965A JPH053321A (ja) | 1991-06-25 | 1991-06-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053321A true JPH053321A (ja) | 1993-01-08 |
Family
ID=15552031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152965A Pending JPH053321A (ja) | 1991-06-25 | 1991-06-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053321A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1049166A2 (en) * | 1999-04-27 | 2000-11-02 | Matsushita Electronics Corporation | CMOS inverter and standard cell using the same |
| US7112462B2 (en) | 1997-03-07 | 2006-09-26 | Tdk Corporation | Self-light-emitting apparatus and semiconductor device used in the apparatus |
-
1991
- 1991-06-25 JP JP3152965A patent/JPH053321A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112462B2 (en) | 1997-03-07 | 2006-09-26 | Tdk Corporation | Self-light-emitting apparatus and semiconductor device used in the apparatus |
| EP1049166A2 (en) * | 1999-04-27 | 2000-11-02 | Matsushita Electronics Corporation | CMOS inverter and standard cell using the same |
| EP1049166A3 (en) * | 1999-04-27 | 2004-10-20 | Matsushita Electric Industrial Co., Ltd. | CMOS inverter and standard cell using the same |
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