JP2009539239A - 高ｑのウェハ裏面のキャパシタを有する半導体集積回路デバイス（集積回路デバイスおよび集積回路デバイスを形成する方法） - Google Patents

高ｑのウェハ裏面のキャパシタを有する半導体集積回路デバイス（集積回路デバイスおよび集積回路デバイスを形成する方法） Download PDF

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Abstract

【課題】 高Ｑのウェハ裏面のキャパシタを有する半導体集積回路デバイスを提供する。
【解決手段】 チップ裏面に形成され、ウェハ貫通相互接続部を用いてチップ前面の集積回路に接続された高Ｑのオンチップ・キャパシタを有する半導体ＩＣ（integrated circuit、集積回路）チップを製造する方法を提供する。一態様において、半導体デバイスは、前面と、裏面と、基板の前面及び裏面の間に挿入された埋込み絶縁層とを有する半導体基板を含む。集積回路は半導体基板の前面に形成され、集積キャパシタは半導体基板の裏面に形成され、相互接続構造部は埋込み絶縁層を貫通して形成されて集積キャパシタを集積回路に接続する。
【選択図】 図２

Description

本発明は、一般的に、高Ｑオンチップ・キャパシタを有する半導体ＩＣ（integratedcircuit、集積回路）チップを製造する方法に関し、より具体的には、チップ裏面に形成され、ウェハ貫通埋込み相互接続部を用いてチップ前面の集積回路に接続された高Ｑキャパシタを有する半導体ＩＣチップを製造する方法に関する。
一般に、キャパシタは、種々の目的でチップ製造及びパッケージ設計に普通に用いられるコンポーネントである。例えば、オンチップ・キャパシタは、例えばメモリ・アレイ、電荷ポンプ、ＲＣフィルタ、ピーキング増幅器及び種々のタイプのアナログ集積回路を含む半導体集積回路を構築するための基本的なコンポーネントである。さらに、キャパシタは、ＡＣ結合及びＤＣブロッキングの目的で集積回路及びチップ・パッケージに用いられる。例えば、キャパシタは、ＤＣ信号をブロックしながら、回路のある部分から別の部分にＲＦエネルギーを結合する直列要素として組み込むことができる。特に、ＲＦ増幅器設計においては、ＤＣブロッキング・キャパシタは、ＲＦ増幅段を相互接続するために用いられる。
さらに、キャパシタは、電源電圧を安定化する、即ち電源ジッターを最小にするか又は除去するデカップリング・キャパシタとしてチップ製造／パッケージ設計に普通に用いられる。実際に、高性能回路は、電流の急速なスイッチングによって生成されるノイズを制限するために、ＤＣ電源と接地線の間の高キャパシタンス、高品質（Ｑ）、且つ低インピーダンスのデカップリング・キャパシタを必要とするが、そのようなノイズは、誘導性及び容量性寄生インピーダンスに起因するものである。このようなノイズを減少又は除去する機能は、極めて低い信号により動作することが必要な混合モードの製品設計（アナログ／ディジタル）には特に重要である。不十分なデカップリング・キャパシタンスは、高い電源及び接地ノイズをもたらす可能性がある。
従来の設計においては、ＤＣブロッキング・キャパシタ及びデカップリング・キャパシタは、チップ・パッケージ・モジュールの内部又はチップが装着された電気基板（例えば、プリント回路基板）に装着される別個のオフチップ・コンポーネントとして組み込まれる。しかしながら、半導体ＩＣチップ製造及びパッケージ技術における継続的進歩は、ますます高度になる集積密度及びますます低くなる製造コストによる、高性能ＩＣチップ及びチップ・パッケージ構造体の開発を可能にしている。この関連で、ＩＣチップ及びパッケージ設計は、例えば、チップ・パッケージ・コストを削減するため及びモジュール・サイズを縮小するために、オンチップＤＣブロッキング・キャパシタ及びデカップリング・キャパシタを利用する。さらに、例えば、オンチップ・デカップリング・キャパシタを用いるとより高性能の設計が可能になるが、その理由はオンチップ・デカップリング・キャパシタが関連する負荷により近く配置されるとき、電源線及び接地線内のノイズを減少させるのにより効果的であるからである。
しかしながら、用途によっては、オンチップ・キャパシタの使用は問題となり得る。例えば、高密度のチップ設計に関しては、集積キャパシタを構築するためのチップ上の限定された２Ｄ／３Ｄシリコン空間があって集積密度の実質的な制限をもたらし得る。その結果、所与の設計に関して所望の集積レベルを実現するために、オンチップ・キャパシタのサイズが縮小されて性能低下を生じる可能性がある。さらに、所与の設計に用いられるオンチップ・キャパシタのタイプが、達成可能な性能及び／又は集積密度のレベルを制限する可能性がある。例えば、高性能チップは、典型的には高いクオリティ・ファクタ（Ｑ）のキャパシタを生じるキャパシタ技術を用いて製造されるが、このような技術は、より高い集積化が寄生インピーダンスの増加及びプレート抵抗の増加により比較的不十分な性能を有するキャパシタの形成をもたらすため、集積密度が増加するのと同じように都合よく縮小化をもたらすものではない。他のキャパシタ技術は、高集積化設計を可能にするが、高性能用途には役立たない低品質のキャパシタをもたらす。
例えば、ＤＲＡＭ技術に用いられる深いトレンチ又は積層キャパシタ技術を用いて、高いキャパシタンス密度を実現することができるが、低品質のキャパシタを生じる可能性がある。例えば、このような技術による、キャパシタのトレンチ側壁及び３Ｄ構造体上に形成される薄い誘電体層は、高電圧ストレスに耐えることができず故障しやすい。この問題に対処するために、幾つかのキャパシタを直列に接続して実効的なキャパシタンスを得る必要があるが、この技術は、キャパシタを構築するのに必要な面積を４倍に増加し、製造コストを４倍に増加する。平面又は３Ｄ ＭＩＭ（metal-insulation-metal、金属−絶縁材−金属）キャパシタ、互いにかみ合った構造などを用いる他の従来技術を用いて、高品質のキャパシタを形成することができるが、チップ前面の貴重なシリコン面積を消費する犠牲を払うことになる。
本発明の例示的な実施形態は、一般的に、チップ裏面に形成され、裏面キャパシタを半導体ウェハの前面に配置された回路及びデバイスに結合するウェハ貫通相互接続部を用いてチップ前面の集積回路に接続される、高Ｑのオンチップ・キャパシタを有する半導体ＩＣ（integrated circuit、集積回路）チップを製造する方法を含む。
本発明の１つの例示的な実施形態において、半導体デバイスは、前面と、裏面と、基板の前面及び裏面の間に挿入された埋込み絶縁層とを有する半導体基板を含む。集積回路は半導体基板の前面に形成され、集積キャパシタは半導体基板の裏面に形成され、相互接続構造部は埋込み絶縁層を貫通して形成されて集積キャパシタを集積回路に接続する。一実施形態において、半導体基板はＳＯＩ（silicon on insulator、シリコン・オン・インシュレータ）構造体である。
別の例示的な実施形態において、相互接続構造部は、基板の前面の集積回路に接続された第１端部と、基板の裏面の集積キャパシタの金属キャパシタ・プレートに接続された第２端部とを有する埋込み金属プラグであり、ここで、埋込み金属プラグの第２端部は、埋込み絶縁層の裏面の表面と実質的に同一平面上にある。埋込み金属プラグの第１端部は、基板の前面の表面に形成されたＩ／Ｏパッド又は電源パッドに接続することができる。
１つの例示的な実施形態において、集積キャパシタは、第１及び第２金属プレートと、第１及び第２金属プレートの間に配置されたキャパシタ誘電体層と有する積層構造部である。特に、一実施形態において、集積キャパシタは、埋込み絶縁層の裏面の表面上に形成された積層構造部であり、その場合、第１金属プレートは、埋込み絶縁層の裏面の表面上に積層され、埋込み絶縁層の裏面の表面に露出した埋込みコンタクト・プラグの端部と直接接触する。集積キャパシタは、例えば、ＤＣブロッキング・キャパシタ又はデカップリング・キャパシタとすることができる。第１及び第２金属プレートは、埋込み絶縁層を貫通して基板の裏面に露出した別々の第１及び第２相互接続構造部の端部に電気的に接続することができる。
本発明の１つの例示的な実施形態において、第１及び第２金属プレートは、第１及び第２金属プレートを囲む基板の裏面上の絶縁材料によって画定されたキャパシタ領域内に形成され、ここで、キャパシタ領域は基板の裏面の絶縁層内に形成されたトレンチによって画定される。
別の例示的な実施形態において、第１及び第２金属プレートは、第１及び第２金属プレートを囲む基板の裏面上の半導体材料によって画定されたキャパシタ領域内に形成され、ここで、キャパシタ領域は、基板の裏面上のシリコン層内に形成されたトレンチによって画定される。
本発明の別の例示的な実施形態において、半導体デバイスを形成する方法は、ＳＯＩ（siliconon insulator、シリコン・オン・インシュレータ）基板の前面の活性シリコン層とＳＯＩ基板の裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有するＳＯＩ基板を準備するステップと、ＳＯＩ基板の前面に集積回路を形成するステップとを含み、ここで集積回路は、ＳＯＩ基板の前面から埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む。次に、裏面のエッチング処理を実施してバルク・シリコン層内にトレンチを形成し、埋込みコンタクト・プラグの端部を埋込み絶縁層の裏面の表面に露出させ、そしてキャパシタをトレンチ内に形成する。キャパシタは、第１キャパシタ・プレートと、第２キャパシタ・プレートと、第１及び第２キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含み、ここで第１キャパシタ・プレートは、埋込みコンタクト・プラグの露出した端部に接触するように形成される。
本発明のさらに別の実施形態において、半導体デバイスを形成する方法は、ＳＯＩ（シリコン・オン・インシュレータ）基板の前面の活性シリコン層とＳＯＩ基板の裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有するＳＯＩ基板を準備するステップと、バルク・シリコン層内にキャパシタ領域の境界を画定する絶縁フレーム構造部を形成するステップと、ＳＯＩ基板の前面に集積回路を形成するステップとを含み、ここで集積回路は、ＳＯＩ基板の裏面のキャパシタ領域に位置合せされた、ＳＯＩ基板の前面から埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む。裏面のエッチング処理を実施して、バルク・シリコン層内に絶縁フレーム構造部によって境界付けされたトレンチを形成し、埋込みコンタクト・プラグの端部を埋込み絶縁層の裏面の表面に露出させ、そしてトレンチ内にキャパシタを形成する。キャパシタは、第１キャパシタ・プレートと、第２キャパシタ・プレートと、第１及び第２キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含み、ここで第１キャパシタ・プレートは、埋込みコンタクト・プラグの露出した端部と接触するように形成される。
ここで本発明の実施形態を、添付の図面を参照して、例証としてのみ説明する。
本発明の例示的な実施形態を、チップ裏面に形成され、ウェハ貫通相互接続部を用いてチップ前面の集積回路に接続された高品質の集積キャパシタを有する半導体ＩＣチップに関して、以下でさらに詳細に説明する。例えば、後述の本発明による例示的なチップ製造技術は、高密度の集積チップ設計を実現するための前面のシリコン面積を保持しながら、半導体ＳＯＩ（シリコン・オン・インシュレータ）ウェハの裏面に、大きなサイズ且つ高品質のキャパシタ構造部を構築する方法を含む。詳細に後述するように、例示的なチップ製造技術は、良好な誘電体の完全性、低いプレート抵抗及び最小又はゼロの寄生インピーダンスを有する高品質のキャパシタ形成を可能にする。
図１は、本発明の例示的な実施形態によるオンチップ・キャパシタを用いて製造することができるＩＣチップを有するシリアライザ・デシリアライザ（ＳｅｒＤｅｓ）モジュール（１０）を概略的に示す。一般にＳｅｒＤｅｓモジュール（１０）は、シリアライザ回路（２０）と、伝送媒体（４０）を介して接続されたデシリアライザ回路（３０）とを含む。シリアライザ回路（２０）はトランスミッタ（２１）を含み、デシリアライザ回路（３０）はレシーバ（３１）を含む。シリアライザ（２０）は、低速の並列データ・バスを高速のシリアル・データ・ストリームに変換し、これがトランスミッタ（２１）によって伝送媒体（４０）を通して伝送され、レシーバ（３１）によって受信される。デシリアライザ回路（３０）は、高速のシリアル・データ・ストリームを元の並列形式に変換する。図１は、トランスミッタ（２１）が相補的なデータ・ビット対、Ｄｎ＿ｉｎ及びＤｐ＿ｉｎのシリアル・データ・ストリームをレシーバ（３１）に伝送し、レシーバ（３１）は相補的なビット対、Ｄｎ＿ｏｕｔ及びＤｐ＿ｏｕｔのシリアル・データ・ストリームを並列形式への変換のために出力する、従来の設計を示す。
ＳｅｒＤｅｓモジュール（１０）は、シリアライザ回路（２０）及びデシリアライザ回路（３０）が、共通のパッケージ基板上に一体的にパッケージされるか又は異なる基板上に別々にパッケージされる別々のＩＣチップ上に形成されるように構築することができ、その際、伝送媒体（４０）は、異なるプリント回路基板（ＰＣＢ）上の異なるＩＣチップ間でデータを伝送するためのケーブル接続、又は同じＰＣＢ上のＩＣチップ間の相互接続部を与えるマイクロ・ストリップ・トレースとすることができる。
デシリアライザ回路（３０）は、１対の入力パッド（８０）及びオンチップＥＳＤ（electro-staticdischarge、静電放電）デバイス（７０）並びにデシリアライザ集積回路（３０）の一部として一体的に形成されたＤＣブロッキング・キャパシタ（５０）を含む。ＤＣブロッキング・キャパシタ（５０）は、ＡＣ結合モードで動作するときに必要であり、設計者が、トランスミッタ（２１）によって設定された共通モード・レベルに関らずに、レシーバ（３１）に対して最適化される共通モード・レベルを選ぶことを可能にする。図１の例示的な実施形態において、ＥＳＤデバイス（７０）は、入力パッド（８０）とオンチップＤＣブロッキング・キャパシタ（５０）との間に相互接続される。さらに、オンチップＤＣデカップリング・キャパシタは、集積回路（３０）の一部として形成することができる。オンチップＤＣブロッキング・キャパシタ及びデカップリング・キャパシタは、後述の例示的な実施形態を用いて製造することができ、これらが、低インピーダンスの高性能用途のオンチップ・キャパシタをもたらし、このオンチップ・キャパシタが、高集積密度のチップ及びパッケージ設計のための貴重なシリコン面積を保存する。レシーバ・コア上の集積ＤＣブロッキング・キャパシタのこれまでの実施例を続けるために、段階的な製造手順の２つの実施形態及び対応する図を以下のセッションにおいて説明する。
図２乃至図４は、本発明の例示的な実施形態による集積キャパシタを有する半導体ＩＣチップ（１００）を概略的に示す。より具体的には、図２は、チップ裏面（非活性面）に形成され、ウェハ貫通埋込み相互接続部を用いてチップ前面（活性面）の集積回路に接続された高Ｑキャパシタを有するＩＣチップ（１００）の一部分の概略的な側断面図である。例証のために、図２は、図１の集積回路（３０）のレシーバ（３１）の前部の例示的な実施形態と見ることができ、これは、入力パッド（８０）、ＥＳＤデバイス（７０）及びオンチップＤＣブロッキング・キャパシタ（５０）並びにそれらの相互接続部と、同じくオンチップ・デカップリング・キャパシタの例示的な構造部を示す。さらに後述するように、図３及び図４は、ＥＳＤデバイス（７０）並びに入力パッド（８０）及び裏面ＤＣブロッキング・キャパシタへの相互接続の例示的な実施形態の略図である。
ここで図２を参照すると、例示的な半導体ＩＣチップ（１００）は、一般的に、前面（又は活性面）と裏面（又は非活性面）を有する半導体基板（１１０）（又はウェハ）を含み、ここで基板（１１０）の前面は、前工程（ＦＥＯＬ：front-end-of-line）及び後工程（ＢＥＯＬ：back-end-of-line）構造部によって形成される集積回路を含み、また基板（１１０）の裏面は、半導体基板（１１０）を貫通して形成された相互接続構造部によって前面の集積回路に接続される集積キャパシタを含む。半導体基板（１１０）は、薄いシリコン表面層（１１０ａ）と、バルク・シリコン層（１１０ｃ）（例えば、キャリア層又は支持層と呼ぶこともできる）の上に積層された埋込み酸化物（ＢＯＸ）層（１１０ｂ）とを含むＳＯＩ（シリコン・オン・インシュレータ）基板（１１０）（又はウェハ）を含む。
チップの前面において、ＳＴＩ（shallow trench isolation、浅いトレンチ分離）領域（１１５）が、上部シリコン層（１１０ａ）内に形成されて、回路デバイス（１０４）及び（１０６）が形成される活性シリコン領域を画定する。デバイス（１０６）は、ポリシリコン・ゲート構造部（１０６ａ）とソース／ドレイン拡散領域（１０６ｂ／１０６ｃ）を有するＭＯＳトランジスタとして示される。活性デバイス（１０４）は、ｐ型ドープ領域（１０４ａ）とｎ型ドープ領域（１０４ｂ）を有するダイオード（図３及び図４を参照して後述するＥＳＤデバイス（７０）の一部分を形成する）である。能動回路コンポーネント（１０４）及び（１０６）は、バルク・ウェハ（１１０ｃ）から、及び互いに、ＢＯＸ層（１１０ｂ）及びＳＴＩ領域（１１５）によって電気的に分離される。例示的な実施形態において、ＳＴＩ領域（１１５）は、ＳＴＩが各々の能動コンポーネント（１０４）、（１０６）を隣接するコンポーネントから完全に分離するように、ＢＯＸ層（１１０ｂ）に至るまで形成される。回路コンポーネント（１０４）、（１０６）及びＳＴＩ領域（１１５）は、ドーパント拡散及び注入、ポリシリコン・ゲート膜のスパッタリング、酸化、並びに関連するパターン形成ステップのような標準的な前工程（ＦＥＯＬ）製造技術を用いて形成することができる。
さらに、前面の相互接続構造部が、回路デバイスを互いに接続する標準的な後工程（ＢＥＯＬ）製造技術を用いて形成される。前面の相互接続構造部は、誘電体／絶縁材料（１２５）の１つ又は複数の層に埋め込まれる、ゲート要素（１０６ａ）に作られるコンタクト・プラグ（１２０）、電気配線（１１８）、並びにＩ／Ｏパッド（８０）及び（８１）を与える種々のレベルのメタライゼーション（金属）を含む。複数のはんだボール（９０）及び（９１）が、それぞれＩ／Ｏパッド（８０）及び（８１）の上に形成され、例えば、ＰＣＢ又はパッケージ基板上のそれぞれのコンタクトへのＩＣチップ（１００）のフリップ・チップ接合を可能にする。さらに、複数のウェハ貫通コンタクト・プラグ（１４０、１４１、１４２）が、ＢＯＸ層（１１０ｂ）を貫通して形成され、前面の集積回路とチップ（１００）の裏面側に形成されたキャパシタ構造部との間の相互接続を与える。
より具体的には、複数の裏面集積キャパシタ構造部は、バルク・ウェハ層（１１０ｃ）内に、ウェハ貫通コンタクト・プラグ（１４０〜１４２）の端部に接触する電極を有するように形成される。ハードマスク・パターン（２００）をエッチング・マスクとして用い、バルク・ウェハ・シリコン（１１０ｃ）内にトレンチを画定しエッチングして、ウェハ貫通プラグに位置合せされたキャパシタ領域及び電極コンタクトを画定する。複数の絶縁側壁スペーサ（２１５）及び（２４０）を形成してバルク・シリコン（１１０ｃ）をキャパシタ構造部から絶縁し、裏面キャパシタ電極間の短絡を防止する。第１の裏面メタライゼーション・プロセスは、それぞれウェハ貫通プラグ（１４１）及び（１４２）の端部に接触するキャパシタ電極（２２１）及び（２２２）を形成する。第２の裏面メタライゼーションは、キャパシタ電極（２５１）及び（２５２）を形成する。誘電体材料（２２５）層を堆積させてキャパシタ誘電体層を形成する。裏面保護層（２６０）を形成してキャパシタ電極（２５１）及び（２５２）を保護し分離する。
図２の例示的な実施形態において、第１裏面キャパシタ構造部Ｃ１は、第１キャパシタ電極（２２１）及び第２キャパシタ電極（２５１）、並びに、第１及び第２電極（２２１）及び（２５１）の間に挿入された誘電体層（２２５）の部分によって形成される。さらに、第２裏面キャパシタ構造部Ｃ２は、第１キャパシタ電極（２２２）及び第２キャパシタ電極（２５２）、並びに、第１及び第２電極（２２２）及び（２５２）の間に挿入された誘電体層（２２５）の部分によって形成される。１つの例示的な実施形態において、裏面キャパシタＣ２は、ＤＣ電源と接地の間のデカップリング・キャパシタとすることができ、その場合、ウェハ貫通プラグ（１４２）は、第１電極（２２２）を、ＤＣ電力が印加されるＩ／Ｏパッド（８１）に接続し、一方第２電極（２５２）は接地に接続される。
さらに、裏面キャパシタＣ１は、ウェハ貫通プラグ（１４０）と（１４１）の間に直列に接続され、図１のレシーバ回路（３１）の入力におけるオンチップＤＣブロッキング・キャパシタ（５０）の１つの例示的な実施形態である。具体的な実施例として、図３及び図４を参照すると、ＥＳＤデバイス（７０）の例示的な実施形態は、電源と接地の間に直列に接続された２つのｐ−ｎダイオード（１０４）及び（１０５）を含み、ここで、ダイオード（１０４）のｎ端子は電源に接続され、ダイオード（１０５）のｐ端子は接地に接続される。ウェハ貫通プラグ（１４０）は、ダイオード（１０４）のｐ端子、ダイオード（１０５）のｎ端子、Ｉ／Ｏパッド（８０）、及びキャパシタ（Ｃ１）の第２電極（２５１）の間の電気的相互接続を与える。
図５乃至図１９は、本発明の例示的な実施形態による、埋込みコンタクト構造部を用いて前面の回路に接続された裏面キャパシタを有する半導体デバイスを製造する方法を概略的に示す。例証のために、図２乃至図４に示された半導体デバイス（１００）を製造する方法を、図５乃至図１９を参照して説明する。一般に、図５乃至図７は、半導体基板（１１０）の前面に能動コンポーネント（例えば、トランジスタ）のメタライゼーションを形成する種々の段階の前面処理を示し、図８乃至図１９は、半導体基板（１１０）の裏面に集積キャパシタを形成し、このキャパシタを前面の回路に接続する種々の段階の裏面処理を示す。
図５は、シリコン層（１１０ａ）、ＢＯＸ層（１１０ｂ）及びバルク・シリコン層（１１０ｃ）を含む半導体基板（１１０）から始まるデバイス製造の初期の段階を示す。シリコン層（１１０ａ）及びＢＯＸ層（１１０ｂ）は共に、ＳＯＩ構造体を製造する従来の方法を用いて形成することができるシリコン・オン・インシュレータ（ＳＯＩ）構造部を構成する。例えば、ＳＯＩ基板は、既知のＳＩＭＯＸ（高エネルギー酸素注入プロセスを実施して裸のシリコン・ウェハの表面に酸素原子を注入し、続いて高温のウェハ・アニールにより、ＳＯＩ層（即ち、酸化物層（１１０ｂ）上のシリコン層（１１０ａ））を形成する「酸素注入による分離」プロセス）を用いて製造することができる。埋込み酸化物層（１１０ｂ）及びシリコン層（１１０ａ）の厚さは、デバイス要件に応じて変えることができる。例えば、シリコン層（１１０ａ）の厚さは、およそ５００オングストロームから約５０００オングストロームまでの範囲に及び、埋込み酸化物層（１１０ｂ）の厚さは、およそ５００オングストロームから約１ミクロンまでの範囲に及ぶことができる。残りのバルク・シリコン層（１１０ｃ）は、ウェハ・サイズに応じて約５ミクロンから約１５ミクロンまでの範囲の初期厚さを有する（ウェハ・サイズが増加するのにつれて、ウェハの厚さが増加する）。図６を参照すると、ＳＴＩ領域（１１５）及び回路デバイス（１０４）、（１０６）は、ドーパント拡散及び注入、ポリシリコン・ゲート膜のスパッタリング、酸化、並びに関連するパターン形成ステップのような標準的なＦＥＯＬ製造技術を用いて半導体基板（１１０）の前面に形成される。例えば、ＳＴＩ領域（１１５）は、薄いパッド酸化物及びＳｉＮ膜を堆積させ、この膜をパターン付けして、シリコン層（１１０ａ）内にＳＴＩトレンチをＢＯＸ層（１１０ｂ）に至るまでエッチングするためのマスクを形成することによって、形成することができる。熱酸化処理を実施して、トレンチの側壁上に酸化物材料のライナを形成し、続いて酸化物を堆積させてトレンチを充填し（ＬＰＣＶＤ又はＨＤＰによって）、次いで酸化物のエッチバック及び研磨（例えば、ＣＭＰ）を行う。その後、ダイオード（１０４）及びトランジスタ（１０６）のような能動コンポーネントが、ＳＴＩ領域（１１５）によって画定されたシリコン層（１１０ａ）の活性領域内に形成される。回路コンポーネント（１０４）、（１０６）は、ドーパント拡散及び注入、ポリシリコン・ゲート膜のスパッタリング、酸化、並びに関連するパターン形成ステップのような標準的なＦＥＯＬ製造技術を用いて形成することができる。
能動（活性）デバイス（１０４）、（１０６）が形成された後、従来のＢＥＯＬ（後工程）製造技術を用いて、図７に示すように、誘電体／絶縁材料（１２５）内に埋め込まれたコンタクト・プラグ（１２０）、電気配線（１１８）、Ｉ／Ｏパッド（８０）及び（８１）、並びにウェハ貫通プラグ（１４０〜１４２）を構築する。図７を参照すると、ウェハ貫通前面コンタクト・プラグ（１４０）もまた、誘電体層（１２５）の内部に形成されるが、ＢＯＸ層（１１０ｂ）内部に至るまで下方に延びるように形成される。ウェハ貫通プラグ（１４０〜１４２）は、配線（１１８）を形成する第１レベルのメタライゼーション処理の前のＢＥＯＬ処理の初期段階の間に製造される。プラグ（１４０〜１４２）は、ビア・ホールを、前面の表面から下にＢＯＸ層（１１０ｂ）を貫通してＢＯＸ層（１１０ｂ）の底面で停止するようにエッチングすることにより形成することができる。その後、銅のような金属材料層を堆積させて、ビア・ホールを充填し、続いてエッチバック／研磨によりコンタクト・プラグ（１４０〜１４２）が形成される。１つの例示的な実施形態において、ウェハ貫通プラグ（１４０〜１４２）は、約５ミクロンから約５０ミクロンまでの範囲の直径、又は望ましくない性能低下を招くことのない可能な限り幅広の直径を有するように形成することができる。実際に、ウェハ貫通プラグ（１４０〜１４２）が過度に幅広く作られる場合には、プラグ（１４０〜１４２）とシリコン層（１１０ａ）の間に寄生結合が生じ、例えば、性能低下を招く可能性がある。この基板による結合は、コンタクト・プラグ（１４０〜１４２）がシリコン層（１１０ａ）のＳＴＩ領域（１１５）を貫通して形成されるとき減少させることができ、その場合ＳＴＩ領域（１１５）がウェハ貫通プラグ（１４０〜１４２）を基板層のシリコン材料（１１０ａ）から分離するように働く。
ウェハ貫通コンタクト（１４０〜１４２）及び他のデバイス端子のコンタクト・プラグ（１２０）の形成後、前面のメタライゼーションを完成させるための処理が続く。例えば、電気配線（１１８）及びＩ／Ｏパッド（８０、８１）並びに他の層間プラグ及びメタライゼーション（金属）層は、銅、アルミニウム、又はこれらの合金のような金属材料から、例えば、Ｃｕ又はＡｌのような金属材料を用いる既知の技術（例えば、シングル・ダマシン、デュアル・ダマシン、減法金属エッチング）によって形成することができる。前面のメタライゼーションが完成した後に、図７に示すように、ウェハを非活性化して基板の前面を覆う保護層（１３０）を形成する。保護層（１３０）は、酸化物又はＢＰＳＧ（boron phosphorous-doped silicate glass、リン化ホウ素でドープされたシリケート・ガラス）のような材料をスピンオン又は堆積させた厚い層とすることができる。ここで、図８〜図１９を参照して説明するように、保護層（１３０）は、その後の裏面処理に対して、チップ前面に電気的かつ機械的な保護を与えるように形成される。
図８を参照すると、ウェハが上下逆にひっくり返され、シリコン層（１１０ｃ）の裏面が研磨／研削を受けて特定の厚さｔだけ除去されて、ウェハ基板層（１１０ｃ）に至るまで薄くされる。裏面のウェハ薄化処理は随意のものである。薄化プロセスは、高められた熱放散を可能にして裏面キャパシタの製造をより容易にする。保護層（１３０）を十分厚くすることにより、基板が著しく薄くされる裏面研削の際に、保護層（１３０）によって、チップに十分な機械的支持をもたらすことができる。裏面の薄化の別の目的は、エッチング、充填、研磨等を含むその後の裏面プロセスを容易にすることである。本発明の１つの例示的な実施形態において、裏面は、元の厚さの約１０％から約８０％までの範囲の厚さまで薄くすることができる。
図９を参照すると、キャパシタ領域を画定する開口部（２００ａ）及び（２００ｂ）を有するハードマスク・パターン（２００）が基板（１１０）の裏面を覆って形成される。ハードマスク・パターン（２００）は、窒化物、酸窒化物、又はシリコン・エッチング中に高い選択性を有する任意の他の類似の材料のようなハードマスク材料層を堆積させ、次いでハードマスク層をリソグラフィによってパターン付けしてハードマスク・パターン（２００）を形成することによって、形成することができる。次に、図１０に示すように、エッチング・プロセスを実施して、ハードマスク・パターン（２００）の開口部（２００ａ）及び（２００ｂ）によって露出したバルク・シリコン層（１１０ｃ）の領域を異方性エッチングし、バルク・シリコン層（１１０ｃ）を貫通してＢＯＸ層（１１０ｂ）に至るトレンチ（２１０）を形成してウェハ貫通コンタクト・プラグ（１４１）及び（１４２）の端部を露出させる。シリコン・エッチング・プロセスはＣｌ２プラズマ・エッチング・プロセスを用いて実施し、埋込み酸化物層（１１０ｂ）の表面に至るまでのシリコン材料を除去することができる。ウェハ貫通コンタクト・プラグ（１４１）及び（１４２）の端部が確実に露出するように、埋込み酸化物層（１１０ｂ）の内部まで僅かにオーバー・エッチングするように、エッチング・プロセスを実施することができる。ウェハ貫通コンタクト・プラグ（１４１）及び（１４２）（又はこれらの端部のみ）は、Ｃｌ２プラズマ・エッチングに耐性のある、タングステン、ＴｉＷ、又は他の適切なコンタクト・プラグ用導電性材料などの導電性材料から作ることができる。
図１１を参照すると、シリコン・エッチングに続いてトレンチ（２１０）の側壁上に絶縁側壁スペーサ（２１５）を形成するプロセスが実施される。側壁スペーサ（２１５）は、トレンチ（２１０）内のシリコン（１１０ｃ）の側壁表面を、後にトレンチ（２１０）内に堆積させてキャパシタ電極を形成する導電性材料から絶縁して、トンレンチ（２１０）の側壁シリコン表面を通してのキャパシタ・プレート間の短絡を防止するように働く。側壁スペーサ（２１５）は、酸化物又は窒化物材料の薄い共形層をブランケット堆積させ、次いでスペーサ材料を異方性エッチングして水平表面から材料を除去するような既知の技術を用いて形成することができる。
次に、図１２を参照すると、キャパシタ・トレンチ（２１０）の底部を金属材料又は金属合金のような導電性材料で充填してキャパシタ・プレート（２２１）及び（２２２）を形成し、これらがそれぞれウェハ貫通コンタクト・プラグ（１４１）及び（１４２）に電気的に接触する。このプロセスは、金属材料層を堆積させてトレンチ（２１０）を充填し、次いで金属材料をトレンチ（２１０）内の所望の深さまでエッチング・バックすることにより実施することができる。キャパシタ・プレートを形成する金属材料は、タングステンＷ、Ａｌ、Ｃｕ、又はこれらの合金等、或いは比較的低い抵抗率を有する他の金属材料として、高性能の高Ｑインダクタを形成することができる。当業者であれば理解するように、金属堆積の前に、ブランケット堆積ステップを実施してトレンチ（２１０）の露出した内壁の上に薄い共形金属シード層を形成し、金属めっき又は付着を容易にすることができる。
キャパシタ・プレート（２２１）及び（２２２）の形成後、図１３に示すように、誘電体材料の薄層（２２５）が、チップの裏面を覆って共形的に形成される。誘電体層（２２５）は、形成される裏面キャパシタのキャパシタ誘電体層として機能する。誘電体層（２２５）は、任意の適切な誘電体材料（酸窒化物）、又はより好ましくは厚さｄを有する高ｋ誘電体材料から、任意の適切な従来のプロセスを用いて形成することができる。例えば、誘電体材料（２２５）は、約５ｎｍから約５０ｎｍまでの範囲の厚さを有し、ＣＶＤ堆積プロセスを用いて形成されるＡｌ２Ｏ３層とすることができる。例えば、キャパシタ・トレンチ（２１０）の幅及び誘電体層（２２５）の厚さは、所望のキャパシタンスに応じて変化することを理解されたい。
図１４を参照すると、ウェハ貫通コンタクト・プラグ（１４０）に位置合せされた開口部（２３０ａ）を有するエッチング・マスク（２３０）が形成される。マスク（２３０）はフォトレジスト層とすることができる。図１５に示すように、エッチング・マスク（２３０）を用いてエッチング・プロセスを実施して、層（２２５）、（２００）及び（１１０ｃ）の露出部分をエッチングして、ＢＯＸ層（１１０ｂ）に至る開口部（２３５）を形成し、ウェハ貫通コンタクト・プラグ（１４０）の端部を露出させる。
次に、図１６を参照すると、第２のスペーサ形成プロセスを実施して、開口部（２３５）のシリコン側壁の表面上及びキャパシタ・トレンチ（２１０）の上部側壁表面領域上に側壁スペーサ（２４０）を形成する。次に、図１７に示すように、導電性材料層（２５０）を堆積させて開口部（２３５）及びキャパシタ・トレンチ（２１０）の上部を充填する。この導電性材料（２５０）は、底部キャパシタ・プレートを形成するため、及びウェハ貫通プラグ（１４０）を介して前面の回路に電気的に接触する裏面プラグ（２３６）を形成するために用いる。特に、図１８に示すように、エッチング・プロセスを実施して、必要に応じて１つ又は複数の分離トレンチ（２５３）を形成することによって導電層（２５０）をパターン付けし、分離した底部キャパシタ・プレート（２５１）及び（２５２）を形成する。底部キャパシタ・プレート（２５１）は、導電性プラグ（２３６）を介して入力パッド（８０）に電気的に接続され、トレンチ（２５３）の形成によって底部キャパシタ・プレート（２５２）から電気的に分離される。
その後、図１９に示すように、保護絶縁層（２６０）が形成されてチップ裏面の表面を覆い、分離トレンチ（２５３）を充填する。酸化シリコン、窒化シリコン、ポリイミド等のような種々の材料を用いて絶縁層（２５０）を形成することができ、これが、裏面の構造部に電気的かつ機械的保護を与え、そしてチップ（１００）に機械的支持を与えるように機能する。
図１９の結果として得られた構造体は、二つの別々のキャパシタ、即ち、上部／底部キャパシタ・プレート２２１／２５１及びそれらの間に挿入されたキャパシタ誘電体層（２２５）によって形成される第１キャパシタＣ１と、上部／底部キャパシタ・プレート２２２／２５２及びそれらの間に挿入されたキャパシタ誘電体層（２２５）によって形成される第２キャパシタＣ２とを示す。図１の例示的な実施形態において、キャパシタＣ１は、上部プレート（２２１）がウェハ貫通プラグ（１４１）、配線（１１８）及びゲート・コンタクト（１２０）を介してＭＯＳＦＥＴデバイス（１０６）のゲート（レシーバの入力）に接続され、底部プレート（２５１）は、裏面プラグ（２３６）及びウェハ貫通プラグ（１４０）を介して、ダイオード（１０４）のｐ接合部（１０４ａ）及びＩ／Ｏパッド（８０）に接続される、ＤＣブロッキング・キャパシタとすることができる。第２キャパシタＣ２は、底部プレート（２５２）が接地に連結され、上部プレート（２２２）がウェハ貫通コンタクト・プラグ（１４２）を介して電源パッド（８１）に接続される、デカップリング・キャパシタとすることができる。例えば、底部プレート電極が共通して接地に接続される場合には、複数の裏面キャパシタは、共通して接続された底部プレート電極を共有することができることを理解されたい。
次に、図１９の結果として得られた構造体は、チップ前面の保護層（１３０）を除去し、それぞれＩ／Ｏパッド（８０）及び（８１）の上にはんだボール（９０）及び（９１）を形成する更なる処理を受けて、図２に示す構造体を生じる。はんだボール（９０）及び（９１）は既知の技術を用いて形成されるＣ４とすることができ、ＩＣチップ（１００）をＰＣＢ又はパッケージ基板にフリップ・チップ接合することを可能にする。
図２０は、本発明の別の例示的な実施形態による、チップ裏面に形成された高Ｑキャパシタを有するＩＣチップ（３００）の概略的な側断面図である。図２０は、図２１乃至図３１を参照して後述する例示的な方法を用いて形成されるＩＣチップ（３００）の例示的な構造体を示し、その方法はシリコン薄層（３１０ａ）及び埋込み酸化物（ＢＯＸ）層（３１０ｂ）（図２０に示す）、並びに図２１に示すバルク・シリコン層（３１０ｃ）及び他の初期保護絶縁層（３１１）及び（３１２）を備える既製のＳＯＩウェハ構造体（３１０）から開始する。後述するように、図２１乃至図３２の例示的な製造プロセスは、裏面キャパシタ構造部を製造するための図５乃至図１９に関して前述された例示的な方法で実施される特定の裏面処理ステップ（例えば、シリコン・エッチング及び側壁スペーサ処理）を削除する。
図２０を参照すると、図解及び説明の便宜のために、ＩＣチップ（３００）は、前述し図２乃至図４に示したものと類似の前面集積回路アーキテクチャ（能動コンポーネント及びＢＥＯＬ相互接続構造部）を有するように示される。前面の集積回路は、例えば、図２を参照して詳細に前述したような、ＳＴＩ領域（１１５）、能動コンポーネント（１０４）及び（１０６）、コンタクト・プラグ（１２０）、電気配線（１１８）、Ｉ／Ｏパッド（８０）及び（８１）、誘電体／絶縁材料（１２５）、はんだボール（９０）及び（９１）、並びに、ウェハ貫通コンタクト・プラグ（１４０、１４１、１４２）を含む。この関連で、図２０は、入力パッド（８０）、ＥＳＤデバイス（７０）及びオンチップＤＣブロッキング・キャパシタ（５０）等を有する、図１の集積回路（３０）のレシーバ（３１）の前部の、別の例示的な実施形態と見ることができる。
複数の集積キャパシタ構造部Ｃ１及びＣ２及びＣ３は、チップ（３００）の裏面に形成される。キャパシタ領域は、ＢＯＸ層（３１０ｂ）から延びて裏面に形成された絶縁柱（３１５）によって画定される。第１メタライゼーション層は、それぞれキャパシタＣ１、Ｃ２及びＣ３の上部キャパシタ・プレート（３４１）、（３４２）及び（３４３）、並びに裏面コンタクト（３４０）を設けるように形成される。第２メタライゼーション及びパターン付けプロセスは、底部キャパシタ・プレート（３５１）及び（３５２）を形成する。誘電体膜（３４５）は、キャパシタＣ１、Ｃ２及びＣ３のキャパシタ誘電体層として機能する。裏面保護層（３６０）は、キャパシタ電極（３５１）及び（３５２）を保護し分離するように形成される。
図２０の例示的な実施形態において、第１キャパシタＣ１は、上部及び底部キャパシタ・プレート（３４１）及び（３５１）並びにそれらの間に挿入された誘電体層（３４５）の部分によって形成されるＤＣブロッキング・キャパシタである。上部プレート（３４１）は、ウェハ貫通プラグ（１４１）の露出した端部に接触し、底部キャパシタ・プレート（３５１）は、コンタクト（３４０）を介してウェハ貫通プラグ（１４０）の露出した端部に電気的に接続される。最初にコンタクト（３４０）の上に堆積させた誘電体層（３４５）の部分は、第２メタライゼーションの前に除去して底部プレート（３５１）がコンタクト（３４０）に直接接触するようにする。
さらに、第２キャパシタＣ２は、上部キャパシタ・プレート（３４２）及び底部キャパシタ・プレート（３５２）、並びにそれらの間に挿入された誘電体層（３４５）の部分によって形成されるデカップリング・キャパシタである。ウェハ貫通プラグ（１４２）は、第１電極（３４２）を、ＤＣ電力が印加されるＩ／Ｏパッド（８１）に接続し、第２電極（３５２）は接地に接続される。さらに、第３キャパシタＣ３は、上部キャパシタ・プレート（３４３）及び底部キャパシタ・プレート（３５２）、並びにそれらの間に挿入される誘電体層（３４５）の部分によって形成される。例示的な実施形態において、底部キャパシタ・プレート（３５２）は、キャパシタＣ２及びＣ３（或いはより多くのキャパシタ）によって共有され、その際キャパシタＣ３は、ウェハ貫通プラグ（図示せず）を介して前面の回路のある部分に接続することができる。例えば、キャパシタＣ３は、ＩＣチップ（３００）の前面の別の電源パッドに接続された別のデカップリング・キャパシタとすることができる。
図２１乃至図３２は、本発明の別の例示的な実施形態による、埋込みコンタクト構造部を用いて前面の回路に接続された裏面キャパシタを有する半導体デバイスを製造する方法を概略的に示す。例証のために、図２０に示す半導体デバイス（３００）を製造する方法を、図２１乃至図３２を参照して説明する。図２１は、前面のシリコン層（３１０ａ）、埋込み酸化物層（３１０ｂ）、バルク・シリコン層（３１０ｃ）、絶縁保護膜（３１１）（シリコン層（３１０ａ）の上面及び側面に形成されてシリコン層（３１０ａ）をシールする／カプセル化する）、及びウェハ基板（３１０）の裏面に形成されたハードマスク層（３１２）を備えた半導体ＳＯＩ基板（３１０）から開始するデバイス製造の初期段階を示す。図２１は、後述の例示的な方法を用いて図２０の例示的なＩＣチップ（３００）を形成するのに用いることができる１つのタイプの市販の既製ＳＯＩウェハを概略的に示す。
図２２を参照すると、裏面処理は、ハードマスク層（３１２）をパターン付けして、残りのマスク・パターン（３１４）によって画定されるキャパシタ領域の間の境界を画定する開口部（３１３）を形成することにより開始する。次に、絶縁柱（３１５）が、バルク・シリコン層（３１０ｃ）を貫通して下の埋込み酸化物層（３１０ｂ）に至るまで形成される。絶縁柱（３１５）は、例えば、多孔質酸化プロセスを用いて形成される酸化物柱とすることができ、その際開口部（３１３）に位置合せされた露出したバルク・シリコン材料が酸化物に変換される。絶縁構造部の低温、低ストレスでの形成を可能にする他の従来の方法を用いることができる。別の実施形態において、絶縁柱（３１５）は、ハードマスク・パターン（３１２）を用いてトレンチを、シリコン層（３１０ｃ）の露出領域内で下のＢＯＸ層（３１０ｂ）に至るまでエッチングし、このトレンチを酸化物材料のような絶縁材料で充填することにより形成することができる。絶縁柱（３１５）は、キャパシタの境界領域を画定する。絶縁柱（３１５）の形成後、ハードマスク・パターン（３１２）が除去され、ウェハ（３１０）の裏面が図２４に示すような保護膜（３２０）でコーティングされる。
裏面の保護に続いて、製造は前面処理から始まる。例えば、図２５に示すように、保護層（３１１）を除去して前面のバルク・シリコン層（３１０ａ）を露出させる。次に、図２６に示すように、ＦＥＯＬ及びＢＥＯＬ処理を実施して能動デバイス及び相互接続部を形成する。集積回路コンポーネント及び相互接続部は、上述の方法を用いて形成することができる。前面の集積回路の形成後、その後のキャパシタ構造体を形成するための裏面処理中に前面を保護する保護膜（３３０）を基板（３１０）の前面を覆うように形成する。
特に、図２７を参照すると、裏面保護膜（３２０）を除去してバルク・シリコン層（３１０ｃ）を露出させる。次にエッチング・プロセスを実施して、酸化物柱（３１５）によって画定されたキャパシタ領域内のバルク・シリコン層（３１０ｃ）の部分を除去する。図２８に示すように、層（３１０ｃ）のバルク・シリコン材料は、キャパシタ領域内で下の埋込み酸化物層（３１０ｂ）に至るまで除去される。このプロセスは、酸化物柱（３１５）によって画定されるキャパシタ・ポケットを形成するのに用いる。裏面層の全体が絶縁材料の上に形成される別の例示的な実施形態において、図２８の構造体は、キャパシタ領域を画定するエッチング・マスクを形成し、次いで裏面の絶縁層をエッチングして絶縁柱（３１５）を形成することにより直接形成することができる。
絶縁柱（３１５）を形成／露出した後、第１メタライゼーション・プロセスを実施して裏面を覆って金属材料を堆積させ、続いてエッチング・バックにより導電性プレート構造部（３４０〜３４３）を形成し、図２９に示す構造体を形成する。その後、誘電体材料層（３４５）（好ましくは高ｋ誘電体）を、裏面のプレート構造部（３４０〜３４３）及びキャパシタ絶縁フレーム（３１５）の露出表面を覆うようにブランケット堆積させる。前述のように、金属プレート（３４１）、（３４２）及び（３４３）は、裏面キャパシタＣ１、Ｃ２及びＣ３（図２０に示す）の上部キャパシタ・プレートであり、一方金属プレート（３４０）は、ウェハ貫通プラグ（１４０）と底部キャパシタ・プレートの間のコンタクトを形成するのに用いられる。結果として得られる構造体は図３０に示すが、そこで、金属プレート（３４０）の上に形成された誘電体層（３４５）の部分は、第２メタライゼーション・プロセスの前に除去される。図５乃至図１９の例示的な製造プロセスとは対照的に、コンタクトを形成するための領域（３４０）が、全てのウェハ貫通プラグ（１４０〜１４２）の端部を露出させる第１エッチング・プロセスの部分として形成されるので、ウェハ貫通プラグ（１４０）へのコンタクト開口部を形成するのに第２エッチング・プロセスは不要であることに留意されたい。さらに、絶縁柱を用いて、キャパシタ領域を画定し分離する（裏面のバルク・シリコン層内のシリコン・トレンチ形成とは対照的に）ので、シリコン・トレンチ表面の内側を覆う（ライニングする）側壁スペーサの製造ステップを必要としない。実際に、誘電体層（３４５）は、露出した柱（３１５）を覆って形成され、次いで第２メタライゼーション・プロセスの部分として形成されるキャパシタの底部プレートに接触する第１レベルの金属プレートから除去される。
図３１を参照すると、第２メタライゼーション・プロセスを実施して底部キャパシタ・プレートを形成するのに用いられる金属材料層（３５０）を堆積させ平坦化する。次に、第２金属層（３５０）を覆うようにマスク・パターンを形成し、例えば、図３２に示すように、第２メタライゼーション層（３５０）内に分離トレンチ（３６１）を形成するため、及び別々のキャパシタ底部プレート（３５１）及び（３５２）を形成するために用いる。絶縁材料層（３６０）を堆積させてトレンチ（３６１）を充填し、底部キャパシタ・プレート（３５１）及び（３５２）を分離する。図３２の結果として得られる構造体は、次に、チップの前面の保護層（３３０）を除去し、それぞれＩ／Ｏパッド（８０）及び（８１）の上にはんだボール（９０）及び（９１）を形成する処理をさらに受けて図２０に示した構造体を生じる。はんだボール（９０）及び（９１）は、既知の技術を用いて形成されるＣ４とすることができて、ＩＣチップ（３００）をＰＣＢ又はパッケージ基板にフリップ・チップ接合することを可能にする。
本発明による裏面キャパシタ構造部を有する半導体デバイスを製造する本発明の例示的な方法に関連した種々の利点が存在することを認識されたい。例えば、必要であれば、チップ裏面に大面積のキャパシタを形成し、回路コンポーネント及び相互接続部のより密度の高いパッケージ化のためにチップ前面の面積を節約することによって、高密度集積を実現することができる。さらに、裏面キャパシタは、前面の集積回路の比較的近くに配置されて相互接続部（ウェハ貫通プラグ・コンタクト）の長さを最小にし、従ってウェハ貫通相互接続構造部の直列抵抗を最小にする。
さらに、キャパシタを製造する裏面処理は、チップの活性表面上に集積回路を製造する前面処理から切り離される。このことは、所望の導電性材料及び埋込み誘電体並びに構造的フレームワーク（キャパシタ・プレート材料、プレートの厚さ及び面積、並びに誘電体材料等）によるキャパシタ・コンポーネントの製造を、他のチップ製造ステップから独立に、高品質性能のために最適化することを可能にする。例えば、キャパシタ・プレートを含む裏面メタライゼーションは、銅又はアルミニウムのような高導電性金属を有するように選択し、所望の性能を実現するのに望ましい特性を有する絶縁材料に埋め込むことができる。絶縁材料は、裏面に大きな厚さまで容易に堆積させることができてキャパシタに関する低寄生環境を実現する、低Ｋ材料となるように選択することができる。さらに、良好な熱伝導率を有する銅のような金属材料を用いることにより、裏面のキャパシタ・プレートはさらに大きな熱冷却及び熱放散をもたらすことができる。
本明細書において、例示的な実施形態を例証のために添付の図面を参照して説明したが、本発明は、それらの実施形態の通りに限定されるものではなく、当業者であれば、本発明の範囲から逸脱することなく種々の他の変更及び修正を加えることができることを理解されたい。
本発明の例示的な実施形態によるオンチップ裏面キャパシタを用いて設計することができるシリアライザ・デシリアライザ（ＳｅｒＤｅｓ）回路の略図である。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。 本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ＩＣチップを製造する方法を概略的に示す。
符号の説明
１０：シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）モジュール
２０：シリアライザ回路
２１：トランスミッタ
３０：デシリアライザ回路
３１：レシーバ
４０：伝送媒体
５０：ＤＣブロッキング・キャパシタ
７０：オンチップＥＳＤ（静電放電）デバイス
８０、８１：入力パッド（Ｉ／Ｏパッド）
９０、９１：はんだボール
１００，３００：半導体ＩＣチップ
１０４，１０５：回路デバイス（ダイオード）
１０４ａ：ｐ型ドープ領域
１０４ｂ：ｎ型ドープ領域
１０６：回路デバイス（ＭＯＳトランジスタ）
１０６ａ：ポリシリコン・ゲート構造部
１０６ｂ／１０６ｃ：ソース／ドレイン拡散領域
１１０：半導体基板（ウェハ）
１１０ａ、３１０ａ：薄いシリコン層（上部シリコン層）
１１０ｂ、３１０ｂ：埋め込み酸化物（ＢＯＸ）層
１１０ｃ、３１０ｃ：バルク・シリコン層
１１５：ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）領域
１１８：電気配線
１２０：コンタクト・プラグ
１２５、２２５：誘電体／絶縁材料
１３０：保護層
１４０、１４１、１４２：ウェハ貫通コンタクト・プラグ
２００：ハードマスク・パターン
２００ａ、２００ｂ、２３０ａ、２３５，３１３：開口部
２１０：トレンチ
２１５、２４０：側壁スペーサ
２２５：誘電体層（キャパシタ誘電体層）
２２１、２２２、２５１、２５２：キャパシタ電極（キャパシタ・プレート）
２３０：エッチング・マスク
２３６：裏面プラグ
２５０：導電性材料
２５３：分離トレンチ
２６０，３１１、３１２：保護層（保護絶縁層）
３１０：既製のＳＯＩウェハ構造体（半導体ＳＯＩ基板）
３１４：残りのマスク・パターン
３１５：絶縁柱
３２０，３３０：保護膜
３４０：裏面コンタクト
３４１、３４２、３４３：上部キャパシタ・プレート
３４５：誘電体膜
３５０：金属材料（第２金属層）
３５１、３５２：底部キャパシタ・プレート
３６０：絶縁材料層
３６１：トレンチ

Claims (27)

  1. 前面と、裏面と、前記前面と前記裏面の間に挿入された埋込み絶縁層とを有する半導体基板と、
    前記半導体基板の前記前面に形成された集積回路と、
    前記半導体基板の前記裏面に形成された集積キャパシタと、
    前記埋込み絶縁層を貫通して形成され、前記集積キャパシタを前記集積回路に接続する相互接続構造部と、
    を備える半導体デバイス。
  2. 前記半導体基板は、ＳＯＩ（シリコン・オン・インシュレータ）構造体である、請求項１に記載のデバイス。
  3. 前記相互接続構造部は、前記基板の前記前面の前記集積回路に接続された第１端部と、前記基板の前記裏面の前記集積キャパシタの金属キャパシタ・プレートに接続された第２端部とを有する埋込み金属プラグを含み、
    前記埋込み金属プラグの前記第２端部は、前記埋込み絶縁層の裏面表面と実質的に同一平面上にある、
    請求項１に記載のデバイス。
  4. 前記埋込み金属プラグの前記第１端部は、前記基板の前記前面の表面に形成されたＩ／Ｏパッド又は電源パッドに接続される、請求項３に記載のデバイス。
  5. 前記集積キャパシタは、第１及び第２金属プレートと、該第１及び第２金属プレートの間に配置されたキャパシタ誘電体層とを含む、請求項１に記載のデバイス。
  6. 前記第１及び第２金属プレートは、前記埋込み絶縁層を貫通して前記基板の前記裏面に露出した別々の第１及び第２相互接続構造部に電気的に接続される、請求項５に記載のデバイス。
  7. 前記第１及び第２金属プレートは、該第１及び第２金属プレートを囲む前記基板の前記裏面の絶縁材料によって画定されたキャパシタ領域内に形成される、請求項５に記載のデバイス。
  8. 前記キャパシタ領域は、前記基板の前記裏面の絶縁層内に形成されたトレンチによって画定される、請求項７に記載のデバイス。
  9. 前記第１及び第２金属プレートは、該第１及び第２金属プレートを囲む前記基板の前記裏面の半導体材料によって画定されたキャパシタ領域内に形成される、請求項５に記載のデバイス。
  10. 前記キャパシタ領域は、前記基板の前記裏面のシリコン層内に形成されたトレンチによって画定される、請求項９に記載のデバイス。
  11. 前記トレンチの側壁上に形成された絶縁スペーサをさらに含む、請求項１０に記載のデバイス。
  12. 前記集積キャパシタはＤＣブロッキング・キャパシタである、請求項１に記載のデバイス。
  13. 前記集積キャパシタはデカップリング・キャパシタである、請求項１に記載のデバイス。
  14. 前記集積キャパシタは、前記埋込み絶縁層の裏面表面に形成された積層構造体である、請求項１に記載のデバイス。
  15. 半導体デバイスを形成する方法であって、
    半導体基板の前面に集積回路を形成するステップと、
    前記半導体基板の裏面に集積キャパシタを形成するステップと、
    前記基板の前記前面と前記裏面の間に挿入された埋込み絶縁層を貫通して前記集積キャパシタを前記集積回路に接続する、相互接続構造部を形成するステップと
    を含む方法。
  16. 前記相互接続構造部を前記形成するステップは、前記基板の前記前面の前記集積回路に接続された第１端部と、前記基板の前記裏面の前記集積キャパシタの金属キャパシタ・プレートに接続された第２端部とを有する埋込み金属プラグを形成するステップを含み、
    前記埋込み金属プラグの前記第２端部は、前記埋込み絶縁層の裏面表面と実質的に同一平面上にある、
    請求項１５に記載の方法。
  17. 前記基板の前記前面の表面に金属Ｉ／Ｏ又は電源パッドを、該パッドが前記埋込み金属プラグの端部と直接接触するように、形成するステップを含む、請求項１６に記載の方法。
  18. 前記集積キャパシタを前記形成するステップは、第１及び第２金属プレートと、該第１及び第２金属プレートの間に配置されたキャパシタ誘電体層とを有する積層キャパシタ構造部を形成するステップを含む、請求項１５に記載の方法。
  19. 前記第１金属プレートは、前記相互接続構造部の露出端部に位置合せされた、前記埋込み絶縁層の裏面表面の領域の上に金属材料を堆積させることによって形成される、請求項１８に記載の方法。
  20. 前記半導体基板の前記裏面に前記集積キャパシタを形成する前に、前記半導体基板の前記裏面を、前記基板の前記裏面の元の厚さの１０％から８０％までの範囲の厚さまで薄化するステップをさらに含む、請求項１５に記載の方法。
  21. 半導体デバイスを形成する方法であって、
    その前面の活性シリコン層とその裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有する、ＳＯＩ（シリコン・オン・インシュレータ）基板を準備するステップと、
    前記ＳＯＩ基板の前記前面から前記埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む集積回路を、前記ＳＯＩ基板の前記前面に形成するステップと、
    裏面エッチング・プロセスを実施して前記バルク・シリコン層内にトレンチを形成し、前記埋込みコンタクト・プラグの端部を前記埋込み絶縁層の裏表面に露出させるステップと、
    第１キャパシタ・プレートと、第２キャパシタ・プレートと、該第１及び第２キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含むキャパシタを前記トレンチ内に形成するステップと
    を含み、
    前記第１キャパシタ・プレートは、前記埋込みコンタクト・プラグの前記露出した端部に接触するように形成される、
    方法。
  22. 前記キャパシタを前記形成するステップは、
    第１メタライゼーション・プロセスを実施して前記トレンチを金属材料で部分的に充填し前記第１キャパシタ・プレートを形成するステップと、
    前記第１キャパシタ・プレートの上に誘電体材料の共形層を堆積させるステップと、
    第２メタライゼーション・プロセスを実施して前記トレンチの残りの部分を金属材料で充填し前記第２キャパシタ・プレートを形成するステップと
    を含む、請求項２１に記載の方法。
  23. 前記第１メタライゼーション・プロセスを実施する前に、前記トレンチの側壁の内表面を絶縁材料で覆うステップをさらに含む、請求項２２に記載の方法。
  24. 前記バルク・シリコン層を貫通するビア・ホールを形成して第２埋込みコンタクト・プラグの端部を前記埋込み絶縁層の前記裏表面に露出させるステップと、
    前記第２メタライゼーション・プロセス中に前記ビア・ホールを金属材料で充填して前記第２キャパシタ・プレートを前記第２埋込みコンタクト・プラグに接続するステップと
    をさらに含む、請求項２２に記載の方法。
  25. 前記裏面エッチング・プロセスを実施する前に、前記ＳＯＩ基板の前記裏面を、該ＳＯＩ基板の該裏面の元の厚さの１０％から８０％までの範囲の厚さまで薄化するステップをさらに含む、請求項２１に記載の方法。
  26. 半導体デバイスを形成する方法であって、
    その前面の活性シリコン層とその裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有するＳＯＩ（シリコン・オン・インシュレータ）基板を準備するステップと、
    前記バルク・シリコン層内に、キャパシタ領域の境界を画定する絶縁フレーム構造部を形成するステップと、
    集積回路を前記ＳＯＩ基板の前記前面に形成するステップであって、前記集積回路は
    前記ＳＯＩ基板の前記裏面の前記キャパシタ領域に位置合せされた、前記ＳＯＩ基板の前記前面から前記埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む、ステップと、
    裏面エッチング・プロセスを実施して、前記バルク・シリコン層内に前記絶縁フレーム構造部によって境界付けられたトレンチを形成し、前記埋込みコンタクト・プラグの端部を前記埋込み絶縁層の裏面表面に露出させるステップと、
    第１キャパシタ・プレートと、第２キャパシタ・プレートと、該第１及び第２キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含むキャパシタを前記トレンチ内に形成するステップと
    を含み、
    前記第１キャパシタ・プレートは、前記埋込みコンタクト・プラグの前記露出した端部に接触するように形成される、
    方法。
  27. 前記キャパシタを前記形成するステップは、
    第１メタライゼーション・プロセスを実施して前記トレンチを金属材料で部分的に充填し、前記第１キャパシタ・プレートを形成するステップと、
    前記第１キャパシタ・プレートの上に誘電体材料の共形層を堆積させるステップと、
    第２メタライゼーション・プロセスを実施して前記トレンチの残りの部分を金属材料で充填し、前記第２キャパシタ・プレートを形成するステップと
    を含む、請求項２６に記載の方法。
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