CN105097770B - 三维集成电路的器件结构及其制备方法 - Google Patents

Abstract

本发明涉及半导体制造技术领域，尤其涉及一种三维集成电路的器件结构及其制备方法，通过在非器件区域的晶圆的背面表面设置一电容的电路元件，该电容接触晶圆背面的大部分面积，因此所制备的电容面积相对较大，电容储存电能的容量、内阻等指标可以达到器件生产的需求，同时因该晶圆的背面可用来形成引线，所以超大面积的电容亦不会对其他电路元器件的设计与分布造成影响。

Description

三维集成电路的器件结构及其制备方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种三维集成电路的器件结构及其制备方法。

背景技术

电容、电感和电阻等是电子设备中最基础、最重要的电子元器件，目前广泛的应用于计算机、通信、交通以及航空等重要领域。例如，在定时、滤波、耦合等装置的电子设备中，电容起到储存和强化电能的效果，因此电容作为一可靠性的储能器件得到日益广泛关注。

随着科学技术的进步以及社会信息化程度的提高，在半导体集成电路设计中会有多种电容可供选择，包括金属—氧化物—半导体(Metal—Oxide—Semiconductor，简称MOS)电容、多晶硅—绝缘体—多晶硅(Polysilicon—Insulator—Polysilicon，简称PIP)电容、金属—绝缘体—金属(Metal—Insulator—Metal，简称MIM)电容以及金属—氧化物—金属(Metal—Oxide—Metal，简称MOM)电容等。

在实际的半导体集成电路设计工艺中，大多数采用的均为上述多种电容，但是MIM、MOM以及PIP等结构形成的电容均会占用芯片本身的设计面积，因此所制备的电容占据芯片的面积不能过大，导致电容的电极面积受到限制，所致电容储存电能的容量、内阻等指标达不到器件生产的需求；而且不仅仅电容，其他电路元器件的设计面积也受到了很大的限制。

本发明人根据多年来从事半导体技术领域方面的相关经验，细心观察且研究，提出了一种设计合理且有效改善现有技术缺陷的技术方案。

发明内容

鉴于上述问题，本发明提供一种三维集成电路的器件结构及其制备方法，以解决现有技术中电容面积受限，致电容储存电能的容量、内阻等指标达不到器件生产需求的缺陷。

本发明解决上述技术问题所采用的技术方案为：

一种三维集成电路的器件结构，其中，所述器件结构包括：

键合晶圆，包括正面键合的第一晶圆和第二晶圆，且所述第一晶圆的背面上和/或所述第二晶圆的背面上设置有非器件区域；

电路元件，设置于所述非器件区域中。

较佳的，上述的三维集成电路的器件结构，其中，所述器件结构中：

所述电路元件包括电感和/或电容和/或电阻。

较佳的，上述的三维集成电路的器件结构，其中，所述器件结构中：

所述电路元件为电容。

较佳的，上述的三维集成电路的器件结构，其中，所述器件结构中：

所述电容包括垂直于所述非器件区域方向上，交替堆叠的若干金属层和若干绝缘层。

较佳的，上述的三维集成电路的器件结构，其中，所述器件结构中：

位于所述非器件区域中的第一晶圆的背面和/或位于所述非器件区域中的第二晶圆的背面与所述电容的接触面，以及背离所述接触面的电容另一面均为所述金属层。

较佳的，上述的三维集成电路的器件结构，其中，所述器件结构中：

所述第一晶圆包括第一衬底和第一BEOL介质层；所述第二晶圆包括第二衬底和第二BEOL介质层；

其中，所述第二BEOL介质层覆盖所述第二衬底的上表面，所述第一BEOL介质层位于所述第二BEOL介质层之上，所述第一衬底覆盖所述第一BEOL介质层的上表面。

较佳的，上述的三维集成电路的器件结构，其中，所述器件结构还包括：

第三BEOL介质层，覆盖于所述第一晶圆的背面表面和/或所述第二晶圆的背面表面，并包覆所述电路元件。

一种三维集成电路的器件结构的制备方法，其中，所述方法包括：

步骤S1、提供一正面键合晶圆，所述键合晶圆包括第一晶圆和第二晶圆，且所述第一晶圆的背面上和/或所述第二晶圆的背面上设置有非器件区域；

步骤S2、于所述非器件区域的第一晶圆的背面表面和/或所述非器件区域的第二晶圆的背面表面制备一金属层；

步骤S3、制备一绝缘层覆盖所述金属层的表面，并继续制备所述金属层覆盖所述绝缘层的上表面。

较佳的，上述的三维集成电路的器件结构的制备方法，其中，所述方法中还包括：

步骤S4、重复步骤S3，以形成交替堆叠的若干金属层和若干绝缘层。

较佳的，上述的三维集成电路的器件结构的制备方法，其中，所述方法中：

所述交替堆叠的若干金属层和若干绝缘层组成一电容结构。

较佳的，上述的三维集成电路的器件结构的制备方法，其中，所述方法中：

所述电容结构接触所述第一晶圆的背面和/或所述第二晶圆的背面总面积的5％～95％。

较佳的，上述的三维集成电路的器件结构的制备方法，其中，所述方法中：

所述第一晶圆包括第一衬底和第一BEOL介质层；所述第二晶圆包括第二衬底和第二BEOL介质层；

其中，所述第二BEOL介质层覆盖所述第二衬底的上表面，所述第一BEOL介质层位于所述第二BEOL介质层之上，所述第一衬底覆盖所述第一BEOL介质层的上表面。

较佳的，上述的三维集成电路的器件结构的制备方法，其中，所述方法还包括：

制备一第三BEOL介质层以覆盖所述第一晶圆的背面表面和/或所述第二晶圆的背面表面，并包覆所述金属层和所述绝缘层。

上述技术方案具有如下优点或有益效果：

本发明公开了一种三维集成电路的器件结构及其制备方法，通过在非器件区域的晶圆的背面表面设置一电容的电路元件，该电容接触晶圆背面的大部分面积，因此所制备的电容面积相对较大，电容储存电能的容量、内阻等指标可以达到器件生产的需求，同时因晶圆的背面可用来形成引线，所以超大面积的电容亦不会对其他电路元器件的设计与分布造成影响。

具体附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。

图1是本发明中三维集成工艺的晶圆键合结构示意图；

图2是本发明中三维集成电路的器件结构示意图；

图3是本发明中三维集成电路的器件结构的制备流程图。

具体实施方式

本发明的核心思想是：在非器件区域的晶圆背面的表面设有电路元件。

下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。

具体的，如图1所示的晶圆键合结构示意图：该键合晶圆具体的包括第一晶圆1和第二晶圆2，第一晶圆1位于第二晶圆2的上方，且两晶圆的正面相互键合。

在实际的生产工艺中，具有设置有器件结构的一晶圆面作为晶圆的正面及相对于该正面而设定的一背面，具体的可参照现有技术。

在本发明的实施例中，第一晶圆1的背面或者第二晶圆2的背面或者第二晶圆2与第一晶圆1的背面设置有非器件区域(如在设置有器件结构的晶圆背面上主要用于设置引线的区域，于该区域中设置本实施例中的电路元件不会对已经制备或后续制备的其他器件结构产生不利的影响)，为便于对本发明做出进一步的详解，在一优选的实施例中，第一晶圆1的的背面设置有非器件区域，第二晶圆2的背面未设有非器件区域。

其中，第一晶圆1具体的包括一第一衬底1a和一第一BEOL(Back—End—Of—Line，简称BEOL，也即常规所言的后段制程层)介质层1b，第二晶圆2包括第二衬底2a与第二BEOL介质层2b，第一BEOL介质层1b覆盖于第二BEOL介质层2b。

如图1所示，第二BEOL介质层2b覆盖第二衬底2a的上表面，第一BEOL介质层1b位于第二BEOL介质层2b之上，第一衬底1a覆盖第一BEOL介质层1b的上表面，且第一衬底1a裸露的上表面作为第一晶圆1的背面，第一BEOL介质层1b与第二BEOL介质层2b的接触面作为第一晶圆1、第二晶圆2的正面。在本发明的实施例中，第一BEOL介质层1b和第二BEOL介质层2b内还包括若干金属互联层(图中未示出)，在此不做详细赘述。

另外，为继续进行后续的制程该结构还设有一第三BEOL介质层3，该第三BEOL介质层3覆盖于第一晶圆1的背面表面和/或第二晶圆2的背面表面，并包覆电容器件，作为一个可选的实施例，第三BEOL介质层3只覆盖第一晶圆1的背面。

在本发明的实施例中，上述的第一BEOL介质层1b、第二BEOL介质层2b与第三BEOL介质层3的材质可以不相同，作为一个优选的实施例，第一BEOL介质层1b、第二BEOL介质层2b与第三BEOL介质层3的材质均相同。

优选的，上述的第一衬底1a与第二衬底2a的材质相同，均为硅衬底。

如图2所示的三维集成电路的器件结构示意图，其具体结构为非器件区域的第一晶圆1的背面设置一电路元件，如电感和/或电容和/或电阻，本发明实施例中，优选以电容进行说明。

其中，上述电容具体的包括若干材质、结构、面积均相同的金属层和若干绝缘层，金属层与绝缘层在垂直于非器件区域方向上且交替堆叠。另外，非器件区域的第一晶圆1的背面与电容的接触面，以及背离接触面的电容另一面均为金属层，两相邻的金属层间设有该绝缘层6。

在本发明一可选的实施例中，金属层为2个，绝缘层为1个，以及电容底部金属层作为第一金属层4，电容顶部金属层作为第二金属层5，且该电容(或者说金属层和绝缘层)被上述第三BEOL介质层3完全包覆，当然本领域技术人员可根据工艺需求进行金属层与绝缘层数量的优化，但对本发明并无实质影响。同时，在实际应用中该电容也可根据工艺需求设置在非器件区域第二晶圆2的背面，也可均设置在非器件区域第一晶圆1的背面和非器件区域第二晶圆2的背面，在实际应用中同样适用。

基于上述结构，本发明的实施例中还涉及到三维集成电路的器件结构的制备方法，具体的，如图3所示：

步骤S1、提供一正面键合晶圆，该键合晶圆包括第一晶圆1和第二晶圆2。

为对本发明做出进一步的详解，在一优选的实施例中，第一晶圆1的的背面设置有非器件区域，第二晶圆2的背面未设有非器件区域。

具体的，第一晶圆1和第二晶圆2的正面进行键合，其中，第一晶圆1包括一第一衬底1a和一第一BEOL介质层1b，第二晶圆2包括第二衬底2a与第二BEOL介质层2b，第二BEOL介质层2b覆盖第二衬底2a的上表面，第一BEOL介质层1b位于第二BEOL介质层2b之上，且第一衬底1a覆盖第一BEOL介质层1b的上表面。针对图2，第一衬底1a裸露的上表面即为第一晶圆1的背面。

步骤S2、在第一衬底1a的上表面制备一金属层以完全覆盖所述第一衬底1a的上表面，并采用刻蚀工艺刻蚀该金属层，使其只位于非器件区域的第一晶圆1背面表面，并作为上述第一金属层4即后续所制备的电容的一极板。

当然本领域技术人员可根据需求只在非器件区域的第二晶圆2的背面制备一金属层或均在非器件区域的第一晶圆1的背面与非器件区域的第二晶圆2的背面制备该金属层。

步骤S3、继续在第一衬底1a的上表面沉积一绝缘层6以覆盖所述第一晶圆1背面剩余的表面、第一金属层4的上表面及其侧壁，并采用离子刻蚀工艺刻蚀第一晶圆背面器件区域的绝缘层6，使其只位于第一金属层的上表面。

进一步的，继续制备上述金属层，并通过刻蚀工艺形成覆盖于绝缘层6上表面的第二金属层5即电容的另一极板。

因此，上述的第一金属层4、绝缘层6和第二金属层5构成了一个电容。

步骤S4、重复步骤S3，即继续制备上述绝缘层6以覆盖第二金属5，进一步的制备第三金属层(图中为示出)覆盖该绝缘层6，形成以第二金属层5、绝缘层6和第三金属层构成的另一电容；当然本领域技术人员可根据工艺需求进行循环步骤S3并最终形成若干电容，对本发明并无实质影响。

进一步的，于第一晶圆1的背面表面制备一第三BEOL介质层3覆盖该第一晶圆1的背面并包覆该电容。

优选的，上述离子刻蚀工艺为电感耦合等离子体(Inductively Coupled Plasma，简称ICP)或者反应离子刻蚀(Reactive Ion Etching，简称RIE)等刻蚀工艺。

在本发明的实施例中，该电容接触第一晶圆1背面的面积为整个第一晶圆1背面总面积的5％～95％(如5％、50％、85％、90％或95％)，较传统的半导体工艺中的电容器件而言，该电容器件为超大面积电容器件，且因非器件区域的晶圆的背面可用来形成引线，所以超大面积的电容亦不会对其他电路元器件的设计与分布造成影响。

因此，还可以通过本发明技术方案在非器件区域的第一晶圆的背面表面和/或非器件区域的第二晶圆的背面表面制备所需要的电路元件，在实际应用中同样适用。

综上所述，本发明公开了一种三维集成电路的器件结构及其制备方法，通过在非器件区域的晶圆的背面表面设置一电容的电路元件，该电容接触晶圆背面的大部分面积，因此所制备的电容面积相对较大，电容储存电能的容量、内阻等指标可以达到器件生产的需求，同时因晶圆的背面可用来形成引线，所以超大面积的电容亦不会对其他电路元器件的设计与分布造成影响。

本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种三维集成电路的器件结构，其特征在于，所述器件结构包括：

键合晶圆，包括正面键合的第一晶圆和第二晶圆，且所述第一晶圆的背面上和/或所述第二晶圆的背面上设置有非器件区域；

电路元件，设置于所述非器件区域中；

所述器件结构中：

所述第一晶圆包括第一衬底和第一BEOL介质层；所述第二晶圆包括第二衬底和第二BEOL介质层；

其中，所述第二BEOL介质层覆盖所述第二衬底的上表面，所述第一BEOL介质层位于所述第二BEOL介质层之上，所述第一衬底覆盖所述第一BEOL介质层的上表面。

2.如权利要求1所述的三维集成电路的器件结构，其特征在于，所述器件结构中：

所述电路元件包括电感和/或电容和/或电阻。

3.如权利要求2所述的三维集成电路的器件结构，其特征在于，所述器件结构中：

所述电路元件为电容。

4.如权利要求3所述的三维集成电路的器件结构，其特征在于，所述器件结构中：

所述电容包括垂直于所述非器件区域方向上，交替堆叠的若干金属层和若干绝缘层。

5.如权利要求4所述的三维集成电路的器件结构，其特征在于，所述器件结构中：

位于所述非器件区域中的第一晶圆的背面和/或位于所述非器件区域中的第二晶圆的背面与所述电容的接触面，以及背离所述接触面的电容另一面均为所述金属层。

6.一种三维集成电路的器件结构的制备方法，其特征在于，所述方法包括：

步骤S1、提供一正面键合晶圆，所述键合晶圆包括第一晶圆和第二晶圆，且所述第一晶圆的背面上和/或所述第二晶圆的背面上设置有非器件区域；

步骤S2、于所述非器件区域的第一晶圆的背面表面和/或所述非器件区域的第二晶圆的背面表面制备一金属层；

步骤S3、制备一绝缘层覆盖所述金属层的表面，并继续制备所述金属层覆盖所述绝缘层的上表面；

所述方法中：

所述第一晶圆包括第一衬底和第一BEOL介质层；所述第二晶圆包括第二衬底和第二BEOL介质层；

其中，所述第二BEOL介质层覆盖所述第二衬底的上表面，所述第一BEOL介质层位于所述第二BEOL介质层之上，所述第一衬底覆盖所述第一BEOL介质层的上表面。

7.如权利要求6所述的三维集成电路的器件结构的制备方法，其特征在于，所述方法中还包括：

步骤S4、重复步骤S3，以形成交替堆叠的若干金属层和若干绝缘层。

8.如权利要求7所述的三维集成电路的器件结构的制备方法，其特征在于，所述方法中：

所述交替堆叠的若干金属层和若干绝缘层组成一电容结构。

9.如权利要求8所述的三维集成电路的器件结构的制备方法，其特征在于，所述方法中：

所述电容结构接触所述第一晶圆的背面和/或所述第二晶圆的背面总面积的5％～95％。

10.如权利要求6所述的三维集成电路的器件结构的制备方法，其特征在于，所述方法还包括：

制备一第三BEOL介质层以覆盖所述第一晶圆的背面表面和/或所述第二晶圆的背面表面，并包覆所述金属层和所述绝缘层。