CN104377191A - 与集成电路工艺兼容的电容结构及其制备方法 - Google Patents

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Abstract

本发明提供了一种与集成电路工艺兼容的电容结构及制备方法，在一表面从下到上依次具有绝缘介质层和牺牲层的半导体衬底上进行制备；包括：图形化绝缘介质层和牺牲层，在绝缘介质层和牺牲层中形成沟槽；在沟槽中沉积第一金属层；在第一金属层表面沉积电容介质层；在电容介质层表面沉积第二金属层；进行化学机械抛光，直至露出绝缘介质层的表面。与传统平行板电容结构相比，通过设置槽式电容结构，增加了电容结构的比表面积以及半导体衬底单位面积所得到的电容量；并且，本发明的制备方法，与集成电路制造工艺相兼容，工艺简单，成本低廉，利于大规模生产。

Description

与集成电路工艺兼容的电容结构及其制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种与集成电路工艺兼容的电容结构及其制备方法。
背景技术
集成电路或称微电路(microcircuit)、微芯片(microchip)、芯片(chip)、又称为IC(integrated circuit)，在电子学中是一种把电路(主要包括半导体装置，也包括被动元件等)小型化的方式，并通常制造在半导体晶圆表面上。
电容器在电子线路中的作用一般概括为：通交流、阻直流。电容器是电子线路必不可少的组成部分。在集成电路或超大规模集成电路中，电容器作为一种分立式无源元件仍然大量使用于各种功能的电路中，其在电路中所起的作用十分重要。电容器可以用作贮能元件、改善电路的品质因子、隔直流、旁路(去耦)、耦合、滤波、温度补偿、计时、调谐、整流、储能等等。
通常，在集成电路后道工艺中制备电容器，并采用与半导体集成电路工艺相兼容的方法。集成电路工艺中的电容结构通常为平行板结构(Metal-Insulator-Metal，MIM)，即在硅片表面淀积一层金属，然后依次淀积电容介质和另一层金属。这样的结构能得到准确的电容面积，结构简单，易于实现。
但是，由于IC尺寸限制，其单位面积上的电容面积较小，即比表面积小，在IC上只能产生很小的电容量。由于有些功能电路中需要较大的电容量，从而导致传统的电容结构不能满足需要。
发明内容
为了克服以上问题，本发明旨在提供一种与集成电路工艺兼容的电容结构和制备方法，使得制备出的电容结构具有较高的电容量。
为了实现上述目的，本发明提供了一种与集成电路工艺兼容的电容结构的制备方法，在一表面从下到上依次具有绝缘介质层和牺牲层的半导体衬底上进行制备；其包括以下步骤：
步骤01：图形化所述绝缘介质层和所述牺牲层，在所述绝缘介质层和所述牺牲层中形成沟槽；
步骤02：在所述沟槽中沉积第一金属层；
步骤03：在所述第一金属层表面沉积电容介质层；
步骤04：在所述电容介质层表面沉积第二金属层；
步骤05：对完成所述步骤04的所述半导体衬底表面进行化学机械抛光，直至露出所述绝缘介质层的表面。
优选地，所述步骤01中，在形成所述沟槽之后，还包括：对所述沟槽底部拐角进行圆化处理。
优选地，采用化学气相沉积法沉积所述第一金属层，所述电容介质层或所述第二金属层。
优选地，所述步骤01中，所述沟槽之间的间距为10-1000nm，所述沟槽的宽度为10-1000nm，所述沟槽的深度为10-5000nm。
优选地，所述步骤02中，所述第一金属层的材料为Ta，TaN，Ti，TiN或其复合层，所述第一金属层的厚度为2-1000nm，且小于1000nm。
优选地，所述步骤03中，所述电容介质层的厚度为2-1000nm，且小于1000nm。
优选地，所述步骤04中，所述第二金属层的厚度为2-1000nm，且小于1000nm。
本发明还提供了一种采用上所述的制备方法所制备的与集成电路工艺兼容的电容结构。
优选地，所述电容结构中的所述第一金属层的材料为Ta，TaN，Ti，TiN或其复合层，所述第一金属层的厚度为2-1000nm，且小于1000nm。
优选地，所述电容结构中的所述电容介质层的厚度为2-1000nm，且小于1000nm；所述第二金属层的厚度为2-1000nm，且小于1000nm。
本发明的与集成电路工艺兼容的电容结构及制备方法，与传统平行板电容结构相比，通过设置槽式电容结构，增加了电容结构的比表面积以及半导体衬底单位面积所得到的电容量；并且，本发明的制备方法，与集成电路制造工艺相兼容，工艺简单，成本低廉，利于大规模生产。
附图说明
图1为本发明的一个较佳实施例的电容结构的制备方法的流程示意图
图2为本发明的一个较佳实施例中所采用的半导体衬底的结构示意图
图3-7为本发明的一个较佳实施例的电容结构的制备方法的步骤示意图
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
本发明提供了槽式电容结构及其制备方法，其与集成电路工艺相兼容。通过设置槽式电容结构，增加了电容结构的比表面积以及半导体衬底单位面积所得到的电容量。
以下将结合附图1-7和一具体实施例对本发明的与集成电路工艺相兼容的电容结构的制备方法作进一步详细说明。其中，图1为本发明的一个较佳实施例的电容结构的制备方法的流程示意图，图2为本发明的一个较佳实施例中所采用的半导体衬底的结构示意图，图3-7为本发明的一个较佳实施例的电容结构的制备方法的步骤示意图。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
本实施例的电容结构的制备方法，在一表面从下到上依次具有绝缘介质层1和牺牲层2的半导体衬底上进行制备，如图2所示；半导体衬底可以为具有任意半导体结构的硅衬底，例如，其可以为后道工艺中的任意硅衬底，对于硅衬底的具体功能结构可以为本领域技术人员知晓的，本发明对此不再赘述。
请参阅图1，本实施例的电容结构的制备方法包括以下步骤：
步骤01：请参阅图3，图形化绝缘介质层2和牺牲层3，在绝缘介质层2和牺牲层3中形成沟槽3；
具体的，图形化过程可以采用光刻和刻蚀工艺来进行，最终在绝缘介质层1和牺牲层2中刻蚀出沟槽3；这里，绝缘介质层1是用于与下层金属的隔离，其材料可以为氧化硅等；牺牲层2是用于之后的化学机械抛光工艺中，使之易于去除，增加工艺窗口，形成所需的电容结构，其材料可以为氮化硅或氮氧化硅。
本实施例中，在形成沟槽3之后，还包括：对沟槽3底部拐角进行圆化处理，从而防止在沟槽3底部拐角呈尖角而引起电位增加甚至导致电容结构失效。
这里，沟槽的深宽比越大，后续所制备出的电容结构的比表面积也就越大，半导体衬底单位面积所得到的电容量也就越大。为了得到所说的较大的表面积和电容量，本实施例中，沟槽3之间的间距可以为10-1000nm，沟槽3的宽度可以为10-1000nm，沟槽3的深度可以为10-5000nm。
步骤02：请参阅图4，在沟槽3中沉积第一金属层4；
具体的，可以采用化学气相沉积法来沉积第一金属层4；第一金属层4的材料可以为Ta，TaN，Ti，TiN等或其复合层，第一金属层4的厚度的设定可以根据实际工艺要求来设定，并要考虑到沟槽的宽度、电容介质层厚度、和第二金属层厚度等因素；本实施例中，第一金属层4的厚度可以在2-1000nm之间，且小于1000nm。
需要说明的是，在沉积第一金属层4的过程中，第一金属层4不仅在沟槽3中沉积，而且不可避免地会沉积在沟槽3顶部外侧的牺牲层2表面，如图4所示。
步骤03：请参阅图5，在第一金属层4表面沉积电容介质层5；
具体的，可以采用化学气相沉积法来沉积电容介质层5，电容介质层5的厚度的设定也要根据实际工艺要求来设定，并同时要考虑到沟槽的宽度、第一介质层厚度、和第二金属层厚度等因素；本实施例中，电容介质层5的厚度为2-1000nm，且小于1000nm。
需要说明的是，在沉积电容介质层5的过程中，电容介质层5不仅在沟槽3中的第一金属层4表面沉积，而且不可避免地会沉积在沟槽3顶部外侧的第一金属层4表面，如图5所示。
步骤04：请参阅图6，在电容介质层5表面沉积第二金属层6；
具体的，可以采用化学气相沉积法来沉积第二金属层6，第二金属层6的厚度的设定也要根据实际工艺要求来设定，并同时要考虑到沟槽的宽度、电容介质层厚度、和第二金属层厚度等因素；本实施例中，第二金属层6的厚度为2-1000nm，且小于1000nm。
需要说明的是，在沉积第二金属层6的过程中，第二金属层6不仅在沟槽3中的电容介质层5表面沉积，而且不可避免地会沉积在沟槽3顶部外侧的电容介质层5表面，如图5所示。
步骤05：请参阅图7，对完成步骤04的半导体衬底表面进行化学机械抛光，直至露出绝缘介质层1的表面；
具体的，化学机械抛光时，要通过控制第一金属层4、第二金属层6、电容介质层5、牺牲层2以及绝缘介质层1的刻蚀选择比来控制抛光量，从而控制最终形成的电容结构的深度和体积。具体工艺参数可以根据实际工艺来设定。
在化学机械抛光完成后，去除掉了牺牲层2、高于绝缘介质层1表面的第一金属层4、电容介质层5和第二金属层6；需要说明的是，本发明中，也包含抛光掉一定深度的绝缘介质层，这是因为实际工艺要求的电容结构不同，因此抛光深度可以不同。
此外，还可以包括对第一金属层4引出一电极作为下电极，例如，位于第一金属层底部的半导体衬底中通常具有其它金属层，可以从其它金属层将下电极引出；这是本领域技术人员可以知晓的，对此不再赘述；在第二金属层6顶部可以引出一电极作为上电极。上电极的引出可以在设计版图时，留有接触块图案，然后通过刻蚀沉积形成接触块。这也是本领域技术人员可以知晓的，本发明对此不再赘述。
完成步骤05之后即形成了本实施例所要的电容结构，由此，本发明还提供了一种采用上述的制备方法所制备的与集成电路工艺兼容的电容结构，其结构可以如图7所示。
本发明的与集成电路工艺兼容的电容结构及制备方法，与传统平行板电容结构相比，通过设置槽式电容结构，增加了电容结构的比表面积以及半导体衬底单位面积所得到的电容量；并且，本发明的制备方法，与集成电路制造工艺相兼容，工艺简单，成本低廉，利于大规模生产。
虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (10)

1.一种与集成电路工艺兼容的电容结构的制备方法，在一表面从下到上依次具有绝缘介质层和牺牲层的半导体衬底上进行制备；其特征在于，包括以下步骤：
步骤01：图形化所述绝缘介质层和所述牺牲层，在所述绝缘介质层和所述牺牲层中形成沟槽；
步骤02：在所述沟槽中沉积第一金属层；
步骤03：在所述第一金属层表面沉积电容介质层；
步骤04：在所述电容介质层表面沉积第二金属层；
步骤05：对完成所述步骤04的所述半导体衬底表面进行化学机械抛光，直至露出所述绝缘介质层的表面。
2.根据权利要求1所述的电容结构的制备方法，其特征在于，所述步骤01中，在形成所述沟槽之后，还包括：对所述沟槽底部拐角进行圆化处理。
3.根据权利要求1所述的电容结构的制备方法，其特征在于，采用化学气相沉积法沉积所述第一金属层，所述电容介质层或所述第二金属层。
4.根据权利要求1-3任意一项所述的电容结构的制备方法，其特征在于，所述步骤01中，所述沟槽之间的间距为10-1000nm，所述沟槽的宽度为10-1000nm，所述沟槽的深度为10-5000nm。
5.根据权利要求4所述的电容结构的制备方法，其特征在于，所述步骤02中，所述第一金属层的材料为Ta，TaN，Ti，TiN或其复合层，所述第一金属层的厚度为2-1000nm，且小于1000nm。
6.根据权利要求4所述的电容结构的制备方法，其特征在于，所述步骤03中，所述电容介质层的厚度为2-1000nm，且小于1000nm。
7.根据权利要求4所述的电容结构的制备方法，其特征在于，所述步骤04中，所述第二金属层的厚度为2-1000nm，且小于1000nm。
8.一种采用权利要求1所述的制备方法所制备的与集成电路工艺兼容的电容结构。
9.根据权利要求8所述的电容结构，其特征在于，所述电容结构中的所述第一金属层的材料为Ta，TaN，Ti，TiN或其复合层，所述第一金属层的厚度为2-1000nm，且小于1000nm。
10.根据权利要求9所述的电容结构，其特征在于，所述电容结构中的所述电容介质层的厚度为2-1000nm，且小于1000nm；所述电容结构中的所述第二金属层的厚度为2-1000nm，且小于1000nm。
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