JP4024572B2 - インタディジタルキャパシタを有するデバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はキャパシタを具備する発振器などのデバイスに関し、より特定すれば、高周波回路で用いられるインタディジタルキャパシタに関する。
【０００２】
【従来の技術】
一般に、１ＧＨｚを超えるような高い周波数を扱う高周波回路で用いられるキャパシタには、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタやインタディジタルキャパシタなどが広く用いられている。これらのキャパシタはＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）内に組み込まれる。ＭＩＭは、半絶縁性ＧａＡｓ基板上に形成された１対の電極と電極間に設けられた誘電体とからなる。インタディジタルキャパシタは、半絶縁性ＧａＡｓ基板などの上に形成されたインタディジタル電極パターンで構成される。
【０００３】
一般に、キャパシタの容量は周波数が高くなるほど小さくする必要がある。例えば、４０ＧＨｚ帯において必要となる容量値は３０ｆＦといった小さいものになる。このような小さな容量値のキャパシタは、必然的に小型となる。例えば単位面積当りの容量が０．４ｆＦ／μｍ2のＭＩＭ容量で３０ｆＦの容量値を実現するためには、正方形電極の一辺は８．７μｍと極めて小さい。この寸法を精度良く形成しないと、容量値が３０ｆＦからずれてしまう。この容量値の誤差は回路動作に様々な影響を及ぼす。例えば、ＭＩＭキャパシタが発振器の構成部品として用いられた場合、容量値の誤差は発振周波数の誤差となる。しかしながら、現在の技術ではＭＩＭキャパシタの一辺が１０μｍ以下の電極パターンを精度良く形成することは困難である。換言すれば、容量値のバラツキが大きい。
【０００４】
これに対し、インタディジタルキャパシタは３０ＧＨｚを超えるミリ波帯域での使用に適しており、数十ｆＦといった小さい容量を比較的精度良く形成することができる。図１に、インタディジタルキャパシタを示す。シリコンや半絶縁性ＧａＡｓなどの半導体基板上に、図示するインタディジタル電極パターンが形成されたものである。この電極パターンは２つのくし形電極１０、１２で構成される。各くし形電極の電極指は交互に配置されている。このようなインタディジタルキャパシタで３０ｆＦ程度の容量を実現するためには、一例として電極指の幅は５０μｍ、隣接する電極指の間隔は２μｍ程度で、全体の大きさは約５０μｍ×５０μｍとなる。
【０００５】
【発明が解決しようとする課題】
図２に示すように、上記インタディジタルキャパシタを高周波アンプＡＭＰ１とＡＭＰ２の間のＤＣカット用として使用する場合には、直線的な配置が可能なので、配線に寄生するインダクタンスの影響はほとんど問題とならない。ところが、例えばトランジスタとこれに接続される複数のインタディジタルキャパシタを用いてある発振器などの回路を構成する場合には問題が発生する。例えば、各インタディジタルキャパシタとトランジスタとを短い配線長で効率良く接続することができないことができない。配線が長くなると寄生インダクタンスも大きくなり、回路動作に影響を与える。また、高周波回路では回路パターンの対称性が求められる場合が多い。例えば差動型回路において回路パターンが対称にレイアウトされていない場合には、差動信号に位相差が生じてしまう。位相差は雑音源となる。図１に示すインタディジタルキャパシタを複数個トランジスタに接続して対称性のある回路パターンを短い配線長で効率良く基板上にレイアウトすることは極めて困難である。寄生インダクタンス成分や回路パターンの非対称性に起因した問題は、特に３０ＧＨｚ以上のミリ波帯域で回路動作や特性に多大な影響を与えてしまう。
【０００６】
従って、本発明は上記従来技術の問題点を解決し、配線の寄生インダクタンスが小さく容易に回路パターンの対称性を実現できるインタディジタルキャパシタを備えたデバイスを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、請求項１に記載のように、トランジスタと２つのインタディジタルキャパシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシ タは、バスラインと該バスラインから第１及び第２の方向に延びる電極指とを有する前記 共通電極と、前記第１の方向に延びる電極指と交互に配置される電極指を有する第１のく し形電極と、前記第２の方向に延びる電極指と交互に配置される電極指を有する第２のく し形電極とを備えて構成され、前記バスラインは前記トランジスタの一方の電極領域に接 続され、前記第１のくし形電極は前記トランジスタの他方の電極領域に接続され、前記第 ２のくし形電極は前記トランジスタの制御端子に接続されることを特徴とするデバイスである。２つのインタディジタルキャパシタを共通電極で形成し、その延長線上にトランジスタを配置したことで、キャパシタとトランジスタを短い配線で接続することができる。よって、この配線に寄生するインダクタンスは極めて小さい。また、共通電極を用いたことで、回路パターン（レイアウト）の対称性を容易に実現することができる。この構成は 例えば、図３（Ｂ）に示す回路パターンに相当する。
【００１３】
本発明はまた、請求項２に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記共通電極はバスラインと該バスラインから２方向に延びる電極指とを有し、前記バスラインの延長線上に前記トランジスタの２つの電極領域が位置していることを特徴とするデバイスである。この構成は例えば、図３（Ｂ）に示す回路パターンに相当する。
【００１４】
本発明はまた、請求項３に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記トランジスタは、前記共通電極のバスラインの両側から一直線状に延びる電極指に隣接していることを特徴とするデバ イスである。この構成は例えば、図３（Ｂ）に示す回路パターンに相当する。同一電位の回路パターンが隣接することにより、トランジスタの電極領域と制御端子との間のフリンジング容量を減らすことができる。
【００１５】
本発明はまた、請求項４に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタは：
前記トランジスタの一方の電極に接続されるバスラインと該バスラインから第１の方向に延びる電極指と該バスラインから第２の方向に延びる電極指を有する前記共通電極と；前記第１の方向に延びる電極指と交互に配置される電極指を有する第１のくし形電極と；
前記第２の方向に延びる電極指と交互に配置される電極指を有する第２のくし形電極と；前記第１のくし形電極を前記トランジスタの他方の電極領域へ接続する第１の配線パターンと；前記第２のくし形電極を前記トランジスタの制御端子へ接続する第２の配線パターンとを備えて構成される。この構成は例えば、図３（Ｂ）に示す回路パターンに相当する。
【００１６】
本発明はまた、請求項５に記載のように、請求項４に記載の前記バスラインに接続される電極指は、それと実質的に並行する前記第１及び第２の配線パターンとの間でもインタディジタルキャパシタを構成するように近接して構成される。
【００１７】
本発明はまた、請求項６に記載のように、請求項５に記載の前記第１及び第２の配線パターンのぞれぞれは、当該電極指との間隔がそれぞれ同等になる位置に配置されると共に、前記トランジスタの直前で、前記他方の電極領域あるいは前記制御端子とのオフセットを補正するクランク部を設けてもよい。
【００１８】
本発明はまた、請求項７に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタは、バスラインと該バスラインから第１の方向に延びるｍ個（ｍは自然数）の電極指と前記バスラインから第２の方向に延びるｎ個の電極指とを有する前記共通電極と、前記ｍ個の電極指と交互に配置される電極指を有する第１のくし形電極と、前記ｎ個（ｎは自然数）の電極指と交互に配置される電極指を有する第２のくし形電極とを備えて構成され、前記バスラインは前記トランジスタの一方の電極領域に接続され、ｍ≠ｎであることを特徴とする。この構成は例えば図４（Ａ）に記載のレイアウトに相当するもので、異なる容量を実現するための一構成である。
【００１９】
本発明はまた、請求項８に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタは、バスラインと該バスラインから第１及び第２の方向に延びる電極指とを有する前記共通電極と、前記第１の方向に延びる電極指と交互に配置される電極指を有する第１のくし形電極と、前記第２の方向に延びる電極指と交互に配置される電極指を有する第２のくし形電極とを備えて構成され、前記バスラインは前記トランジスタの一方の電極領域に接続され、第１の方向に延びる電極指と第２の方向に延びる電極指とは異なる長さである。この構成は例えば図４（Ｂ）に記載のレイアウトに相当するもので、異なる容量を実現するための別の構成例である。
【００２０】
本発明はまた、請求項９に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタの一方は前記トランジスタのゲートとソースの間に接続され、他方は前記トランジスタのドレインとソースの間に接続されており、前記トランジスタと前記２つのインタディジタルキャパシタとは発振器を構成する要素である。
【００２１】
本発明はまた、請求項１０に記載のように、第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第4のインタディジタルキャパシタとを有し、前記第１及び第２のインタディジタルキャパシタの第１の共通電極の延長線上に前記第１のトランジスタが配置され、前記第３及び第４のインタディジタルキャパシタの第２の共通電極の延長線上に前記第２のトランジスタが配置され、前記第２及び第３のインタディジタルキャパシタは第３の共通電極を用いて構成されているデバイスで解決できる。第１の共通電極の延長線上に第１のトランジスタが配置され、第２の共通電極の延長線上に第２のトランジスタが配置されているので、これらの間の距離を極めて短くすることができ、寄生インダクタンスの影響を回避することができる。また、３つの共通電極を用いているので、トランジスタを含めた回路パターンの対称性を容易に実現することができる。
【００２２】
請求項１０のデバイスにおいて、例えば請求項１１に記載のように、前記第３の共通電極を中心にして、前記第１の共通電極と前記第２の共通電極とは対称に配置されている。
【００２３】
請求項１０のデバイスにおいて、例えば請求項１２に記載のように、前記第３の共通電極を中心にして、前記第１及び第２の共通電極とは対称に配置され、更に前記第１及び第２のトランジスタも対称に配置されている。
【００２４】
請求項１０のデバイスにおいて、例えば請求項１３に記載のように、前記第１の共通電極は前記第１のトランジスタの電極領域の１つに接続される直線状のバスラインを有し、前記第２の共通電極は前記第２のトランジスタの電極領域の１つに接続される直線状のバスラインを有する。
【００２５】
請求項１０のデバイスにおいて、例えば請求項１４に記載のように、前記第１の共通電極は前記第１のトランジスタの電極領域の１つに接続される直線状のバスラインを有し、前記第２の共通電極は前記第２のトランジスタの電極領域の１つに接続される直線状のバスラインを有し、前記第１のトランジスタの他の電極領域と前記第２のトランジスタの他の電極領域とは直線状のパターンで接続されている。
【００２６】
請求項１０のデバイスにおいて、例えば請求項１５に記載のように、前記第１、第２及び第３の共通電極はそれぞれバスラインを有し、各バスラインからは第１及び第２の方向に電極指が延びており、前記第１の共通電極のバスラインから第２の方向に延びる電極指と前記第３の共通電極のバスラインから第１の方向に延びる電極指とは交互に配置されて前記第２のインタディジタルキャパシタを構成し、前記第３の共通電極のバスラインから第２の方向に延びる電極指と前記第２の共通電極のバスラインから第１の方向に延びる電極指とは交互に配置されて前記第３のインタディジタルキャパシタを構成する。
【００２７】
本発明はまた、請求項１６に記載のように、第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第4のインタディジタルキャパシタとを有し、前記第２及び第３のインタディジタルキャパシタは直線状のバスラインを含む共通電極を具備し、該共通電極を中心にして、前記第１のトランジスタ及び前記第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタ及び前記第３及び第４のインタディジタルキャパシタとは線対称に配置されていることを特徴とするデバイスで解決される。、前記第２及び第３のインタディジタルキャパシタは直線状のバスラインを含む共通電極を具備し、また上記のように線対称の配置とされているので、寄生インダクタンスを抑制し、対称性による動作の安定したデバイスを実現することができる。
【００２８】
請求項１６記載のデバイスにおいて、例えば請求項１７に記載のように、前記第１のトランジスタの複数の電極領域は前記第１及び第２のインタディジタルキャパシタの共通電極の延長線上に位置し、前記第２のトランジスタの複数の電極領域は前記第３及び第４のインタディジタルキャパシタの共通電極の延長線上に位置している。
【００２９】
請求項１６記載のデバイスにおいて、例えば請求項１８に記載のように、前記第１及び第２のトランジスタは直線状のパターンで接続されている。
【００３０】
本発明はまた、請求項１９に記載のように、第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第4のインタディジタルキャパシタとを有し、前記第１及び第２のインタディジタルキャパシタは直線状のバスラインを含む第１の共通電極を有し、前記第３及び第４のインタディジタルキャパシタは直線状のバスラインを含む第２の共通電極を有し、前記第１及び第２の共通電極のバスラインは一直線状に配置されていることを特徴とするデバイスで解決される。この構成は例えば、後述する図７の回路パターンに相当する。共通電極の使用と回路パターンの対称性により、寄生インダクタンスの影響が少ない安定した回路動作のデバイスを実現することができる。
【００３１】
請求項１９記載のデバイスにおいて、例えば請求項２０に記載のように、前記第１及び第２の共通電極の間に、前記第１及び第２のトランジスタが隣接して配置されている。
【００３２】
請求項１９記載のデバイスにおいて、例えば請求項２１に記載のように、前記第１及び第２の共通電極を結ぶ直線上に、前記第１のトランジスタの複数の電極領域と前記第２のトランジスタの複数の電極領域とが位置している。
【００３３】
請求項１９記載のデバイスにおいて、例えば請求項２２に記載のように、前記第１及び第２のキャパシタは前記第１の共通電極のバスラインの両側に延びかつ前記第１のトランジスタに隣接する電極指を有し、前記第３及び第４のキャパシタは前記第２の共通電極のバスラインの両側に延びかつ前記第２のトランジスタに隣接する電極指を有する。
【００３４】
前記課題はまた、請求項２３に記載のように、第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第4のインタディジタルキャパシタとを有し、前記第１及び第２のインタディジタルキャパシタは直線状のバスラインを含む第１の共通電極を有し、前記第３及び第４のインタディジタルキャパシタは直線状のバスラインを含む第２の共通電極を有し、前記第１のトランジスタと前記第１及び第２のインタディジタルキャパシタを含む回路パターンと、前記第２のトランジスタと前記第３及び第４のインタディジタルキャパシタを含む回路パターンとは、線対称に配置されていることを特徴とするデバイスで解決される。この構成は例えば、後述する図７の回路パターンに相当する。共通電極の使用と回路パターンの対称性により、寄生インダクタンスの影響が少ない安定した回路動作のデバイスを実現することができる。
【００３５】
請求項１０から２３のいずれか一項記載のデバイスにおいて、例えば請求項２４に記載のように、前記第１及び第２のトランジスタと、前記第１から第４のインタディジタルキャパシタとは、発振器を構成する要素である。
【００３６】
請求項１０から２３のいずれか一項記載のデバイスにおいて、例えば請求項２５に記載のように、前記第１及び第２のトランジスタと、前記第１から第４のインタディジタルキャパシタとは、１つのチップに形成されている。
【００３７】
また、本発明は請求項２６に記載のように、送信信号又は受信信号を処理する回路と、該回路に発振信号を供給するデバイスとを具備し、該デバイスは請求項１ないし２５のいずれか一項記載のものであることを特徴とする通信装置を含む。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して詳細に説明する。
【００３９】
（第１実施形態）
図３は、本発明の第１実施形態によるデバイスを示す図である。図３の（Ａ）はデバイスの回路図、（Ｂ）はデバイスの回路パターンの平面図である。
【００４０】
図３（Ａ）に示すデバイスは発振器である。この発振器は電界効果型トランジスタ２０、２つのキャパシタＣ１、Ｃ２、バイアス抵抗Ｒ及び共振回路２２を備える。トランジスタ２０のゲートＧとソースＳの間にキャパシタＣ１が接続され、ドレインＤとソースとの間にキャパシタＣ２が接続されている。トランジスタ２０のドレインＤは所定電位（例えば接地電位）に保持され、ソースはバイアス抵抗Ｒを介して電源配線２５（例えば、マイナスの電源電圧を供給する）に接続されている。共振回路２２はトランジスタ２０のゲートＧに接続されている。キャパシタＣ１とＣ２は容量分割をなすもので、トランジスタ２０との組み合わせで所望の周波数で負性抵抗値を示すような容量値に設定されている。共振回路２２は例えば、スパイラル形のインダクタで構成される。
【００４１】
図３（Ａ）の破線で囲った部分の回路パターンが同図（Ｂ）に示されている。キャパシタＣ１とＣ２は同一容量であって、インタディジタルキャパシタで形成されている。インタディジタルキャパシタＣ１とＣ２は、これらに共通に設けられた共通電極２３を有する。共通電極２３は、バスライン（バスバーともいう）２４と複数の電極指２６、２８とを有する。バスライン２４の両側には左右に延びる電極指２６と２８が複数個形成されている。今、便宜上、バスライン２４から左に向かう方向を第１の方向と定義し、右に向かう方向を第２の方向と定義する。第１の方向と第２の方向とは１８０°異なる。トランジスタ２０のソースＳに隣接する電極指は、共通電極２３の電極指２６と２８である。電極指２６と２８はバスライン２４を挟んで一直線状に形成されている。共通電極２３はくし形電極の一種である。図示する構成の場合、電極指２６と２８は同一長さであり、同一の数だけ設けられている。バスライン２４は直線状であって、その延長線上にはトランジスタ２０が位置している。バスライン２４の延長線上に、トランジスタ２０のソース電極領域Ｓとドレイン電極領域Ｄとが隣接している。換言すれば、バスライン２４の延びる方向に、トランジスタ２０のソース電極領域Ｓとドレイン電極領域Ｄとが並んで配置されている。図３（Ｂ）において、Ｓの参照記号が付されたブロックがソースを構成する電極領域を示し、Ｄの参照番号が付されたブロックがドレインを構成する電極領域を示している（便宜上Ｓ、Ｄの参照記号はソースやドレインを指す場合と、ソース電極領域やドレイン電極領域を指す場合とに共用されている）。バスライン２４は、直線状の配線パターン３０を介してソース電極領域Ｓに接続されている。図示する配線パターン３０はバスライン２４と同一幅であるが、異なる幅であっても良い。例えば、配線パターン３０の幅はバスライン２４の幅よりも狭い。配線パターン３０はバスライン２４の一部であると捉えてもよい。バスライン２４の幅と配線パターン３０の幅との関係は、他のバスラインと配線パターンとにも同様に当てはまる。
【００４２】
共通電極２３とくし形電極３１とでインタディジタルキャパシタＣ１が形成されている。同様に、共通電極２３とくし形電極３５とてインタディジタルキャパシタＣ２が形成されている。くし形電極３１は、バスライン３２とこれから第２の方向に延びる複数の電極指３４とを有する。共通電極２３の電極指２６とくし形電極３１の電極指３４とは交互に配置されている。バスライン３２は、略Ｌ字状の配線パターン４０を介してトランジスタ２０の制御端子であるゲートＧに接続されている。くし形電極３５は、バスライン３６とこれから第１の方向に延びる複数の電極指３８とを有する。共通電極２３の電極指２８とくし形電極３５の電極指３８とは交互に配置されている。バスライン３６は、略Ｌ字状の配線パターン４２を介してトランジスタ２０のドレイン電極領域Ｄに接続されている。図３（Ｂ）では略Ｌ字状の配線パターン４０と４２は、バスライン３２と３６と同じ幅で図示してあるが、異なる幅であっても良い。例えば、配線パターン４０、４２はバスライン３２、３６よりも幅が狭い。
【００４３】
なお、上記電極パターンや配線パターンはシリコンや半絶縁性ＧａＡｓなどの半導体基板４５上に形成される。図３（Ｂ）では、半導体基板４５の１つのコーナー部のみを図示してある。電極パターンや配線パターンの材料として代表的なものを挙げると、アルミニウム、金、銅などである。また、配線パターンや電極パターンを含む半導体基板上に、ポリイミドや酸化シリコンなどの絶縁性の膜を形成してもよい。
【００４４】
上記第１実施形態の主な効果を列挙すると、次の通りである。
【００４５】
第１に、図３（Ｂ）に示す構成の共通電極２３を用いているため、インタディジタルキャパシタＣ１とＣ２を接続する配線が不要である。よって、従来は２つのインタディジタルキャパシタを接続する配線に起因した寄生インダクタンスが存在していたが、本実施例ではこのような寄生インダクタンスは極めて小さい。よって、所望の発振周波数で安定した発振動作を実現することができる。第２に、図３（Ｂ）に示す構成の共通電極２３を用いたため、２つのインタディジタルキャパシタは従来よりも狭い（小さな）領域で形成することができる。よって、半導体基板４５上の占有面積を削減することができ、また、半導体基板４５を小型化することができる。また、小型化により、トランジスタ２０との接続配線長を短くすることができ、これらに寄生するインダクタンスは小さい。よって、所望の発振周波数で安定した発振動作を実現することができる。第３に、インタディジタルキャパシタＣ１とＣ２を構成する電極パターンは、共通電極２３のバスライン２４を中心にして線対称である。これにより、高周波回路で要求される回路パターンの対称性を容易に実現することができる。第４に、ソース電極領域Ｓと同じ電位となる電極指２６と２８がソース電極領域Ｓに隣接する（換言すれば、最も近い）電極指である。これにより、トランジスタ２０のソースＳとゲートＧとの間、及びソースＳとドレインＤとの間のフリンジング容量を減らすことができる。なお、フリンジング容量が問題とならない大きさであるならば、ソース電極領域Ｓに最も近い電極指は電極指３４と３８であるように、図３（Ｂ）の配置を変更してもよい。第５に、略Ｌ字状の配線パターン４０と４２はほぼ対称なので、トランジスタ２０までの配線を含む回路パターンを対称に形成することができ、高周波回路に適している。
【００４６】
なお、図３（Ｂ）において、電極指２６と２８を略Ｌ字状の配線パターン４０及び４２のゲートＧあるいはドレインＤへの接続部に近接させることで、この部分もインタディジタルキャパシタとして機能させることも可能である。ただし、その場合は電極指２６とゲートＧに接続される略Ｌ字状の配線パターン４０との間隔と、電極指２８とソースＳに接続されている略Ｌ字状の配線パターン４２の間隔とでは、ゲート電極とソース電極の位置がずれている分だけ、差ができてしまう。Ｃ１とＣ２を同じ容量にする必要がある場合は、この差を無くすために、略Ｌ字状の配線パターン４０あるいは４２の少なくとも一方が他方と同程度の位置に来るように、トランジスタ２０の直前でクランクさせるなどして、レイアウトで最適化すればよい。
【００４７】
このように構成することで、略Ｌ字状の配線パターン４０、４２と、電極指２６、２８どの間がキャパシタとして有効に利用できるうえ、配線パターン４０、４２の縦方向（電極指と直角方向）の距離が短くなるので、その部分のインダクタンス成分も低減することができる。
【００４８】
（第１実施形態の変形例）
図４（Ａ）は上記第１実施形態の第１の変形例を示す図、図４（Ｂ）は上記第１実施形態の第２の変形例を示す図である。なお、図中、図３に示す構成要素と同一のものには同一の参照番号を付してある。第１及び第２の変形例はいずれも、インタディジタルキャパシタＣ１とＣ２の容量が異なる場合（（Ａ）も（Ｂ）もＣ２＞Ｃ１）である。
【００４９】
図４（Ａ）は、インタディジタルキャパシタＣ１とＣ２の電極指の数を異ならせることで異なる容量を実現する構成である。共通電極１２３は半絶縁性ＧａＡｓなどの半導体基板上に形成されたバスライン１２４と、バスライン１２４から第１の方向に延びるｍ本の電極指２６と、バスライン１２４から第２の方向に延びるｎ本の電極指２８とを有するくし形電極である。なお、ｍもｎも自然数であり、図４（Ａ）の場合ではｍ＝４、ｎ＝６である。電極指２６に対向していない（ｎ−ｍ）本の電極指２８は、トランジスタ２０から遠い方に形成されている。インタディジタルキャパシタＣ２を形成するくし形電極１３５は、バスライン３６とｎ本の電極指３８とを有する。くし形電極１３５のｎ本の電極指３８は、共通電極１２３の電極指２８と交互に配置されている。上述したようにｎ＞ｍなので、インタディジタルキャパシタＣ２の容量はインタディジタルキャパシタＣ１の容量よりも大きい。
【００５０】
図４（Ｂ）は、インタディジタルキャパシタＣ１とＣ２の電極指の長さを異ならせることで異なる容量を実現する構成である。共通電極１２３は半絶縁性ＧａＡｓなどの半導体基板上に形成されたバスライン２４と、バスライン２４から第１の方向に延びる電極指２６と、バスライン２４から第２の方向に延びる同数の電極指１２８とを有する。各電極指１２８は同一の長さであるが、電極指２６よりも長い。インタディジタルキャパシタＣ２を構成するくし形電極２３５は、バスライン１３６と電極指１３８とを有する。電極指１３６は電極指１２８に対応した長さ（例えば同一長さ）である。バスライン１３６は、略Ｌ字状の配線パターン１４２を介してトランジスタのドレイン電極領域Ｄに接続されている。
【００５１】
図４（Ａ）、（Ｂ）に示す構成も第１実施形態と同様の効果を奏する。
【００５２】
次に図５を参照して、インタディジタルキャパシタの容量について説明する。図５は一対のくし形電極で構成されるインタディジタルキャパシタを示す図である。図示する電極パターンは、半絶縁性ＧａＡｓなどの半導体基板上に形成されている。図示するパラメータは次の通りである。Ｌ１はインタディジタルキャパシタの長さである。Ｌ２は、電極指の長さである。Ｎは電極指の総数である。Ｗは電極指の幅である。Ｐは隣接する電極指間の距離（ピッチ）である。これらのパラメータに次の寸法を設定した場合の容量は約０．０５ｐＦである：Ｌ１≒６０μｍ、Ｌ２＝５０μｍ、Ｗ＝２μｍ、Ｐ＝２μｍ、Ｎ＝１６本。インタディジタルキャパシタの容量は上記パラメータのうち、Ｌ１（Ｎ）を変化させた場合の例が図４（Ａ）で、Ｌ２を変化させた場合の例が図４（Ｂ）である。
【００５３】
（第２実施形態）
図６は、本発明の第２実施形態によるデバイスを示す図である。図示するデバイスは差動発振器であって、図６（Ａ）は差動発振器の回路図、図６（Ｂ）は図６（Ａ）の破線部分で囲んだ回路部分のレイアウトを示す図である。なお、前述した構成要素と同一のものには同一の参照番号を付してある。
【００５４】
図６（Ａ）に示すように、差動発振器はトランジスタ２０、インタディジタルキャパシタＣ１、Ｃ２、共振回路５６及びバイアス抵抗Ｒ１を含む第１の回路部と、トランジスタ５０、インタディジタルキャパシタＣ３、Ｃ４、共振回路５８及びバイアス抵抗Ｒ２を含む第２の回路部とを備える。トランジスタ２０と５０のドレインＤは共通に接続され、基準電位（例えばグランド電位）に設定されている。キャパシタＣ２とＣ３は相互に接続され、同相発振を防止するために仮想接地点ＶＧで接地される。共振回路５６と５８は相互に接続され、それぞれインダクタを含む。バイアス抵抗Ｒ１とＲ２は電源配線２５に接続されている。
【００５５】
インタディジタルキャパシタＣ１〜Ｃ４は、図６（Ｂ）に示す３つの共通電極２２３、３３３及び４３３を含む。便宜上、共通電極２２３、３３３及び４３３をそれぞれ第１、第３及び第２の共通電極という場合がある。共通電極２２３はインタディジタルキャパシタＣ１とＣ２に関係し、共通電極３３３はインタディジタルキャパシタＣ２とＣ３に関係し、共通電極４３３はインタディジタルキャパシタＣ３とＣ４に関係する。共通電極２２３はバスライン２４と第１及び第２の方向に延びる電極指２６、２８を有する。バスライン２４は、直線状の配線パターン３０を介してトランジスタ２０のソース電極領域Ｓに接続されている。共通電極３３３はバスライン３２４と、これから第１及び第２の方向にそれぞれ延びる電極指３２６及び３２８を有する。電極指２８と３２６は交互に配置され、インタディジタルキャパシタＣ２を形成する。共通電極４３３はバスライン４２４と、これから第１及び第２の方向にそれぞれ延びる電極指４２６及び４２８を有する。電極指３２８と４２６は交互に配置され、インタディジタルキャパシタＣ３を形成する。バスライン４２４は、直線状の配線パターン１３０を介してトランジスタ５０のソース電極領域Ｓに接続されている。くし形電極３３５はバスライン２３６と、これから第１の方向に延びる電極指２３８を有する。電極指４２８と２３８は交互に配置され、インタディジタルキャパシタＣ４を形成する。バスライン２３６は略Ｌ字状の配線パターン２４２を介して、トランジスタ５０のゲートに接続されている。トランジスタ２０と５０のドレイン電極領域Ｄ同士は、直線状の配線パターン５２を介して相互に接続されている。
【００５６】
図６（Ｂ）の回路パターンは、第３の共通電極３３３を中心にして線対称である。つまり、インタディジタルキャパシタＣ１〜Ｃ４の電極パターンが対称に形成されていることのみならず、トランジスタ２０と５０を含めた部分も対称に形成されている。従って、トランジスタ２０を含む第１の回路部とトランジスタ５０を含む第２の回路部との間の信号は完全反転位相となり、非対称性に起因した位相差が発生しない。加えて、トランジスタ２０と共通電極２２３とは極めて短い直線配線パターン３０で接続され、同様にトランジスタ５０と共通電極４３３とは極めて短い配線パターン１３０で接続されている。また。Ｌ字状の配線パターン４０と２４２も短い配線である。よって、配線に寄生するインダクタンスは極めて小さく、キャパシタＣ１〜Ｃ４は所望の容量値である。よって、正確な発振周波数を得ることができる。
【００５７】
なお、インタディジタルキャパシタＣ１〜Ｃ４はすべて同一容量である必要はなく、異なる容量値であってもよい。容量を変えるために、前述した図４（Ａ）や（Ｂ）のような電極パターンを図６（Ｂ）に示す回路パターンに適用することは可能である。
【００５８】
（第３実施形態）
図７は、本発明の第３実施形態によるデバイスの平面図である。図示するデバイスは、図６（Ａ）の破線部分の回路を、図６（Ｂ）とは異なる回路パターンで実現するものである。なお、図中、前述した構成要素と同一のものには同一の参照番号を付してある。
【００５９】
図示するデバイスは、トランジスタ２０及び５０と、トランジスタ２０に接続される第１及び第２のインタディジタルキャパシタＣ１、Ｃ２と、第２のトランジスタ５０に接続される第３及び第4のインタディジタルキャパシタＣ３、Ｃ４とを有する。第１及び第２のインタディジタルキャパシタＣ１、Ｃ２は直線状のバスライン２４を含む第１の共通電極１２３を有し、第３及び第４のインタディジタルキャパシタＣ３、Ｃ４は直線状のバスライン５２４を含む第２の共通電極５２３を有する。第１の共通電極１２３のバスライン２４と第２の共通電極５２３のバスライン５２４は一直線状に配置されている。第１の共通電極１２３と第2の共通電極５２３との間に、トランジスタ２０と５０が隣接して配置されている。第１の共通電極１２３と第２の共通電極５２３を結ぶ直線上に、トランジスタ２０の電極領域Ｓ、Ｄとトランジスタ５０の電極領域Ｓ、Ｄとが位置している。
【００６０】
第１の共通電極１２３は、バスライン２４の両側から延びる複数の電極指２６、２８を有する。電極指２６は、くし形電極３１のバスライン３２から延びる電極指と交互に配置されている。同様に、電極指２８は、くし形電極３５のバスライン３６から延びる電極指と交互に配置されている。共通電極５２３の電極指５２６は、くし形電極５３１のバスライン５３２から延びる電極指５２６と交互に配置され、インタディジタルキャパシタＣ４が形成されている。同様に、共通電極５２３の電極指５２８は、くし形電極５３５のバスライン５３６から延びる電極指５３８と交互に配置され、インタディジタルキャパシタＣ３が形成されている。バスライン５３４は、略Ｌ字状の配線パターン５４０を介してトランジスタ５０のゲートＧに接続されている。バスライン３６とバスライン５３６は、直線状の配線パターン５６０で相互に接続されている。トランジスタ２０と５０のドレイン電極領域Ｄは、直線状の配線パターン５５０で相互に接続されている。
【００６１】
図７に示す回路パターンは、完全な線対称である。従って、高周波回路に要求される回路パターンの対称性を満足する。トランジスタ２０と５０との距離は近接しており、換言すればドレイン電極領域Ｄ同士を接続する配線パターン５５０は非常に短いので、配線パターン５５０に寄生するインダクタンスは非常に小さい。２つの共通電極１２３と５２３を用いているため、チップに占める占有面積は比較的小さくて済む。更に、第１実施形態と同様に、トランジスタ２０及び５０に係るフリンジング容量を減少させることができる。
【００６２】
なお、インタディジタルキャパシタＣ１〜Ｃ４はすべて同一容量である必要はなく、異なる容量値であってもよい。容量を変えるために、前述した図４（Ａ）や（Ｂ）のような電極パターンを図６（Ｂ）に示す回路パターンに適用することは可能である。
【００６３】
（第４実施形態）
図８は、本発明の第４実施形態によるデバイスの回路図である。図示するデバイスは、チップ１００上に形成された差動型発振器を有するＭＭＩＣデバイスである。参照番号１００はまた、このデバイスのパッケージを示している。半絶縁性ＧａＡｓなどの基板上に、図８に示す回路が形成される。なお、図８中、前述した構成要素と同一のものには同一の参照番号を付してある。
【００６４】
この差動発振器の基本構成は、図６（Ａ）の回路構成と同じである。２つの発振出力はソースフォロワのトランジスタ６２、６４を介して外部に取り出される。詳細は次の通りである。トランジスタ２０のゲートＧは、ＤＣカット用のインタディジタルキャパシタＣ１２を介して、ソースフォロワのＦＥＴトランジスタ６２のゲートに接続されている。トランジスタ６２のドレインは接地され、ソースはバイアス抵抗Ｒ３を介して電源端子７２に接続されるとともに、ＤＣカット用のインタディジタルキャパシタＣ１１を介して出力端子６８に接続されている。トランジスタ５０のゲートＧは、ＤＣカット用のインタディジタルキャパシタＣ１３を介して、ソースフォロワのＦＥＴトランジスタ６４のゲートに接続されている。トランジスタ６４のドレインは接地され、ソースはバイアス抵抗Ｒ４を介して電源端子７２に接続されるとともに、ＤＣカット用のインタディジタルキャパシタＣ１４を介して反転出力端子７０に接続されている。
【００６５】
破線５７で囲んだ回路部分は、図６（Ａ）の共振回路５６と５８に相当する。発振回路５７は、スパイラル形の２つのインダクタと２つのダイオードとを備える。ダイオードの接続点は、外部接続用の端子６６に接続されている。この端子６６は、周波数制御用端子である。端子６６に印加する電圧を応じて、発振周波数を変化させることができる。
【００６６】
図８の回路を図６（Ｂ）や図７に示す回路バターンを用いて実現できるので、発振周波数の精度が極めて良いミリ波電圧制御発振器を提供することができる。
【００６７】
（第５実施形態）
図９は、本発明の第５実施形態による通信装置の構成を示す図である。図９（Ａ）は伝送レートが１０Ｇｂｐｓ以上の光通信装置の例を示し、同図（Ｂ）はミリ波無線送信装置の例を示す。
【００６８】
図９（Ａ）に示す光通信装置は、光ファイバ１０１に接続された光検出ダイオード１０２、プリアンプ１０３、クロック抽出ＩＣ１０４及び発振器１０５を有する。この発振器１０５が本発明による発振器である。光ファイバ１０１から受信した光信号は光検出フォトダイオード１０２で電気信号に変換され、プリアンプ１０３で増幅される。クロック抽出ＩＣ１０４は、発振器１０５の発振周波数に同期して、プリアンプ１０３の出力からクロックを抽出する。
【００６９】
図９（Ｂ）において、図示しない内部回路から供給されたＩＦ信号をＩＦ信号処理回路１１５で処理して、アップコンバートミキサ１１３に送られる。ミキサ１１３は、本発明の発振器１１４が出力する発振信号をＩＦ信号に重畳する。高い周波数に変換された信号は、送信アンプ１１２で増幅されたアンテナ１１１から送信される。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、配線の寄生インダクタンスが小さく容易に回路パターンの対称性を実現できるインタディジタルキャパシタを備えたデバイスを提供することができる。
【図面の簡単な説明】
【図１】インタディジタルキャパシタの平面図である。
【図２】インタディジタルキャパシタの一適用例を示す図である。
【図３】本発明の第１実施形態を示す図である。
【図４】本発明の第１実施形態の第１の変形例（Ａ）及び第２の変形例（Ｂ）を示す図である。
【図５】インタディジタルキャパシタの容量を説明するための図である。
【図６】本発明の第２実施形態を示す図である。
【図７】本発明の第３実施形態を示す図である。
【図８】本発明の第４実施形態を示す図である。
【図９】本発明の第５実施形態を示す図である。
【符号の説明】
１０、１２ くし形電極
２０ トランジスタ
２２ 共振回路
２３ 共通電極
２４ バスライン
２５ 電源配線
２６、２８ 電極指
３０ 直線状の配線パターン
３１ くし形電極
３２ バスライン
３４ 電極指
３５ くし形電極
３６ バスライン
３８ 電極指
４０、４２ 略Ｌ字状配線パターン
４５ 半導体基板
５０ トランジスタ
５２ 直線状の配線パターン
５６、５７、５８ 共振回路
６２、６４ ソースフォロワのトランジスタ
６６ 端子
６８ 出力端子
７０ 反転出力端子
７２ 電源端子
１００ チップ
【発明の属する技術分野】
本発明はキャパシタを具備する発振器などのデバイスに関し、より特定すれば、高周波回路で用いられるインタディジタルキャパシタに関する。
【０００２】
【従来の技術】
一般に、１ＧＨｚを超えるような高い周波数を扱う高周波回路で用いられるキャパシタには、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタやインタディジタルキャパシタなどが広く用いられている。これらのキャパシタはＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）内に組み込まれる。ＭＩＭは、半絶縁性ＧａＡｓ基板上に形成された１対の電極と電極間に設けられた誘電体とからなる。インタディジタルキャパシタは、半絶縁性ＧａＡｓ基板などの上に形成されたインタディジタル電極パターンで構成される。
【０００３】
一般に、キャパシタの容量は周波数が高くなるほど小さくする必要がある。例えば、４０ＧＨｚ帯において必要となる容量値は３０ｆＦといった小さいものになる。このような小さな容量値のキャパシタは、必然的に小型となる。例えば単位面積当りの容量が０．４ｆＦ／μｍ2のＭＩＭ容量で３０ｆＦの容量値を実現するためには、正方形電極の一辺は８．７μｍと極めて小さい。この寸法を精度良く形成しないと、容量値が３０ｆＦからずれてしまう。この容量値の誤差は回路動作に様々な影響を及ぼす。例えば、ＭＩＭキャパシタが発振器の構成部品として用いられた場合、容量値の誤差は発振周波数の誤差となる。しかしながら、現在の技術ではＭＩＭキャパシタの一辺が１０μｍ以下の電極パターンを精度良く形成することは困難である。換言すれば、容量値のバラツキが大きい。
【０００４】
これに対し、インタディジタルキャパシタは３０ＧＨｚを超えるミリ波帯域での使用に適しており、数十ｆＦといった小さい容量を比較的精度良く形成することができる。図１に、インタディジタルキャパシタを示す。シリコンや半絶縁性ＧａＡｓなどの半導体基板上に、図示するインタディジタル電極パターンが形成されたものである。この電極パターンは２つのくし形電極１０、１２で構成される。各くし形電極の電極指は交互に配置されている。このようなインタディジタルキャパシタで３０ｆＦ程度の容量を実現するためには、一例として電極指の幅は５０μｍ、隣接する電極指の間隔は２μｍ程度で、全体の大きさは約５０μｍ×５０μｍとなる。
【０００５】
【発明が解決しようとする課題】
図２に示すように、上記インタディジタルキャパシタを高周波アンプＡＭＰ１とＡＭＰ２の間のＤＣカット用として使用する場合には、直線的な配置が可能なので、配線に寄生するインダクタンスの影響はほとんど問題とならない。ところが、例えばトランジスタとこれに接続される複数のインタディジタルキャパシタを用いてある発振器などの回路を構成する場合には問題が発生する。例えば、各インタディジタルキャパシタとトランジスタとを短い配線長で効率良く接続することができないことができない。配線が長くなると寄生インダクタンスも大きくなり、回路動作に影響を与える。また、高周波回路では回路パターンの対称性が求められる場合が多い。例えば差動型回路において回路パターンが対称にレイアウトされていない場合には、差動信号に位相差が生じてしまう。位相差は雑音源となる。図１に示すインタディジタルキャパシタを複数個トランジスタに接続して対称性のある回路パターンを短い配線長で効率良く基板上にレイアウトすることは極めて困難である。寄生インダクタンス成分や回路パターンの非対称性に起因した問題は、特に３０ＧＨｚ以上のミリ波帯域で回路動作や特性に多大な影響を与えてしまう。
【０００６】
従って、本発明は上記従来技術の問題点を解決し、配線の寄生インダクタンスが小さく容易に回路パターンの対称性を実現できるインタディジタルキャパシタを備えたデバイスを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、請求項１に記載のように、トランジスタと２つのインタディジタルキャパシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシ タは、バスラインと該バスラインから第１及び第２の方向に延びる電極指とを有する前記 共通電極と、前記第１の方向に延びる電極指と交互に配置される電極指を有する第１のく し形電極と、前記第２の方向に延びる電極指と交互に配置される電極指を有する第２のく し形電極とを備えて構成され、前記バスラインは前記トランジスタの一方の電極領域に接 続され、前記第１のくし形電極は前記トランジスタの他方の電極領域に接続され、前記第 ２のくし形電極は前記トランジスタの制御端子に接続されることを特徴とするデバイスである。２つのインタディジタルキャパシタを共通電極で形成し、その延長線上にトランジスタを配置したことで、キャパシタとトランジスタを短い配線で接続することができる。よって、この配線に寄生するインダクタンスは極めて小さい。また、共通電極を用いたことで、回路パターン（レイアウト）の対称性を容易に実現することができる。この構成は 例えば、図３（Ｂ）に示す回路パターンに相当する。
【００１３】
本発明はまた、請求項２に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記共通電極はバスラインと該バスラインから２方向に延びる電極指とを有し、前記バスラインの延長線上に前記トランジスタの２つの電極領域が位置していることを特徴とするデバイスである。この構成は例えば、図３（Ｂ）に示す回路パターンに相当する。
【００１４】
本発明はまた、請求項３に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記トランジスタは、前記共通電極のバスラインの両側から一直線状に延びる電極指に隣接していることを特徴とするデバ イスである。この構成は例えば、図３（Ｂ）に示す回路パターンに相当する。同一電位の回路パターンが隣接することにより、トランジスタの電極領域と制御端子との間のフリンジング容量を減らすことができる。
【００１５】
本発明はまた、請求項４に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタは：
前記トランジスタの一方の電極に接続されるバスラインと該バスラインから第１の方向に延びる電極指と該バスラインから第２の方向に延びる電極指を有する前記共通電極と；前記第１の方向に延びる電極指と交互に配置される電極指を有する第１のくし形電極と；
前記第２の方向に延びる電極指と交互に配置される電極指を有する第２のくし形電極と；前記第１のくし形電極を前記トランジスタの他方の電極領域へ接続する第１の配線パターンと；前記第２のくし形電極を前記トランジスタの制御端子へ接続する第２の配線パターンとを備えて構成される。この構成は例えば、図３（Ｂ）に示す回路パターンに相当する。
【００１６】
本発明はまた、請求項５に記載のように、請求項４に記載の前記バスラインに接続される電極指は、それと実質的に並行する前記第１及び第２の配線パターンとの間でもインタディジタルキャパシタを構成するように近接して構成される。
【００１７】
本発明はまた、請求項６に記載のように、請求項５に記載の前記第１及び第２の配線パターンのぞれぞれは、当該電極指との間隔がそれぞれ同等になる位置に配置されると共に、前記トランジスタの直前で、前記他方の電極領域あるいは前記制御端子とのオフセットを補正するクランク部を設けてもよい。
【００１８】
本発明はまた、請求項７に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタは、バスラインと該バスラインから第１の方向に延びるｍ個（ｍは自然数）の電極指と前記バスラインから第２の方向に延びるｎ個の電極指とを有する前記共通電極と、前記ｍ個の電極指と交互に配置される電極指を有する第１のくし形電極と、前記ｎ個（ｎは自然数）の電極指と交互に配置される電極指を有する第２のくし形電極とを備えて構成され、前記バスラインは前記トランジスタの一方の電極領域に接続され、ｍ≠ｎであることを特徴とする。この構成は例えば図４（Ａ）に記載のレイアウトに相当するもので、異なる容量を実現するための一構成である。
【００１９】
本発明はまた、請求項８に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタは、バスラインと該バスラインから第１及び第２の方向に延びる電極指とを有する前記共通電極と、前記第１の方向に延びる電極指と交互に配置される電極指を有する第１のくし形電極と、前記第２の方向に延びる電極指と交互に配置される電極指を有する第２のくし形電極とを備えて構成され、前記バスラインは前記トランジスタの一方の電極領域に接続され、第１の方向に延びる電極指と第２の方向に延びる電極指とは異なる長さである。この構成は例えば図４（Ｂ）に記載のレイアウトに相当するもので、異なる容量を実現するための別の構成例である。
【００２０】
本発明はまた、請求項９に記載のように、トランジスタと２つのインタディジタルキャ パシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極 の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタの一方は前記トランジスタのゲートとソースの間に接続され、他方は前記トランジスタのドレインとソースの間に接続されており、前記トランジスタと前記２つのインタディジタルキャパシタとは発振器を構成する要素である。
【００２１】
本発明はまた、請求項１０に記載のように、第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第4のインタディジタルキャパシタとを有し、前記第１及び第２のインタディジタルキャパシタの第１の共通電極の延長線上に前記第１のトランジスタが配置され、前記第３及び第４のインタディジタルキャパシタの第２の共通電極の延長線上に前記第２のトランジスタが配置され、前記第２及び第３のインタディジタルキャパシタは第３の共通電極を用いて構成されているデバイスで解決できる。第１の共通電極の延長線上に第１のトランジスタが配置され、第２の共通電極の延長線上に第２のトランジスタが配置されているので、これらの間の距離を極めて短くすることができ、寄生インダクタンスの影響を回避することができる。また、３つの共通電極を用いているので、トランジスタを含めた回路パターンの対称性を容易に実現することができる。
【００２２】
請求項１０のデバイスにおいて、例えば請求項１１に記載のように、前記第３の共通電極を中心にして、前記第１の共通電極と前記第２の共通電極とは対称に配置されている。
【００２３】
請求項１０のデバイスにおいて、例えば請求項１２に記載のように、前記第３の共通電極を中心にして、前記第１及び第２の共通電極とは対称に配置され、更に前記第１及び第２のトランジスタも対称に配置されている。
【００２４】
請求項１０のデバイスにおいて、例えば請求項１３に記載のように、前記第１の共通電極は前記第１のトランジスタの電極領域の１つに接続される直線状のバスラインを有し、前記第２の共通電極は前記第２のトランジスタの電極領域の１つに接続される直線状のバスラインを有する。
【００２５】
請求項１０のデバイスにおいて、例えば請求項１４に記載のように、前記第１の共通電極は前記第１のトランジスタの電極領域の１つに接続される直線状のバスラインを有し、前記第２の共通電極は前記第２のトランジスタの電極領域の１つに接続される直線状のバスラインを有し、前記第１のトランジスタの他の電極領域と前記第２のトランジスタの他の電極領域とは直線状のパターンで接続されている。
【００２６】
請求項１０のデバイスにおいて、例えば請求項１５に記載のように、前記第１、第２及び第３の共通電極はそれぞれバスラインを有し、各バスラインからは第１及び第２の方向に電極指が延びており、前記第１の共通電極のバスラインから第２の方向に延びる電極指と前記第３の共通電極のバスラインから第１の方向に延びる電極指とは交互に配置されて前記第２のインタディジタルキャパシタを構成し、前記第３の共通電極のバスラインから第２の方向に延びる電極指と前記第２の共通電極のバスラインから第１の方向に延びる電極指とは交互に配置されて前記第３のインタディジタルキャパシタを構成する。
【００２７】
本発明はまた、請求項１６に記載のように、第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第4のインタディジタルキャパシタとを有し、前記第２及び第３のインタディジタルキャパシタは直線状のバスラインを含む共通電極を具備し、該共通電極を中心にして、前記第１のトランジスタ及び前記第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタ及び前記第３及び第４のインタディジタルキャパシタとは線対称に配置されていることを特徴とするデバイスで解決される。、前記第２及び第３のインタディジタルキャパシタは直線状のバスラインを含む共通電極を具備し、また上記のように線対称の配置とされているので、寄生インダクタンスを抑制し、対称性による動作の安定したデバイスを実現することができる。
【００２８】
請求項１６記載のデバイスにおいて、例えば請求項１７に記載のように、前記第１のトランジスタの複数の電極領域は前記第１及び第２のインタディジタルキャパシタの共通電極の延長線上に位置し、前記第２のトランジスタの複数の電極領域は前記第３及び第４のインタディジタルキャパシタの共通電極の延長線上に位置している。
【００２９】
請求項１６記載のデバイスにおいて、例えば請求項１８に記載のように、前記第１及び第２のトランジスタは直線状のパターンで接続されている。
【００３０】
本発明はまた、請求項１９に記載のように、第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第4のインタディジタルキャパシタとを有し、前記第１及び第２のインタディジタルキャパシタは直線状のバスラインを含む第１の共通電極を有し、前記第３及び第４のインタディジタルキャパシタは直線状のバスラインを含む第２の共通電極を有し、前記第１及び第２の共通電極のバスラインは一直線状に配置されていることを特徴とするデバイスで解決される。この構成は例えば、後述する図７の回路パターンに相当する。共通電極の使用と回路パターンの対称性により、寄生インダクタンスの影響が少ない安定した回路動作のデバイスを実現することができる。
【００３１】
請求項１９記載のデバイスにおいて、例えば請求項２０に記載のように、前記第１及び第２の共通電極の間に、前記第１及び第２のトランジスタが隣接して配置されている。
【００３２】
請求項１９記載のデバイスにおいて、例えば請求項２１に記載のように、前記第１及び第２の共通電極を結ぶ直線上に、前記第１のトランジスタの複数の電極領域と前記第２のトランジスタの複数の電極領域とが位置している。
【００３３】
請求項１９記載のデバイスにおいて、例えば請求項２２に記載のように、前記第１及び第２のキャパシタは前記第１の共通電極のバスラインの両側に延びかつ前記第１のトランジスタに隣接する電極指を有し、前記第３及び第４のキャパシタは前記第２の共通電極のバスラインの両側に延びかつ前記第２のトランジスタに隣接する電極指を有する。
【００３４】
前記課題はまた、請求項２３に記載のように、第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第4のインタディジタルキャパシタとを有し、前記第１及び第２のインタディジタルキャパシタは直線状のバスラインを含む第１の共通電極を有し、前記第３及び第４のインタディジタルキャパシタは直線状のバスラインを含む第２の共通電極を有し、前記第１のトランジスタと前記第１及び第２のインタディジタルキャパシタを含む回路パターンと、前記第２のトランジスタと前記第３及び第４のインタディジタルキャパシタを含む回路パターンとは、線対称に配置されていることを特徴とするデバイスで解決される。この構成は例えば、後述する図７の回路パターンに相当する。共通電極の使用と回路パターンの対称性により、寄生インダクタンスの影響が少ない安定した回路動作のデバイスを実現することができる。
【００３５】
請求項１０から２３のいずれか一項記載のデバイスにおいて、例えば請求項２４に記載のように、前記第１及び第２のトランジスタと、前記第１から第４のインタディジタルキャパシタとは、発振器を構成する要素である。
【００３６】
請求項１０から２３のいずれか一項記載のデバイスにおいて、例えば請求項２５に記載のように、前記第１及び第２のトランジスタと、前記第１から第４のインタディジタルキャパシタとは、１つのチップに形成されている。
【００３７】
また、本発明は請求項２６に記載のように、送信信号又は受信信号を処理する回路と、該回路に発振信号を供給するデバイスとを具備し、該デバイスは請求項１ないし２５のいずれか一項記載のものであることを特徴とする通信装置を含む。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して詳細に説明する。
【００３９】
（第１実施形態）
図３は、本発明の第１実施形態によるデバイスを示す図である。図３の（Ａ）はデバイスの回路図、（Ｂ）はデバイスの回路パターンの平面図である。
【００４０】
図３（Ａ）に示すデバイスは発振器である。この発振器は電界効果型トランジスタ２０、２つのキャパシタＣ１、Ｃ２、バイアス抵抗Ｒ及び共振回路２２を備える。トランジスタ２０のゲートＧとソースＳの間にキャパシタＣ１が接続され、ドレインＤとソースとの間にキャパシタＣ２が接続されている。トランジスタ２０のドレインＤは所定電位（例えば接地電位）に保持され、ソースはバイアス抵抗Ｒを介して電源配線２５（例えば、マイナスの電源電圧を供給する）に接続されている。共振回路２２はトランジスタ２０のゲートＧに接続されている。キャパシタＣ１とＣ２は容量分割をなすもので、トランジスタ２０との組み合わせで所望の周波数で負性抵抗値を示すような容量値に設定されている。共振回路２２は例えば、スパイラル形のインダクタで構成される。
【００４１】
図３（Ａ）の破線で囲った部分の回路パターンが同図（Ｂ）に示されている。キャパシタＣ１とＣ２は同一容量であって、インタディジタルキャパシタで形成されている。インタディジタルキャパシタＣ１とＣ２は、これらに共通に設けられた共通電極２３を有する。共通電極２３は、バスライン（バスバーともいう）２４と複数の電極指２６、２８とを有する。バスライン２４の両側には左右に延びる電極指２６と２８が複数個形成されている。今、便宜上、バスライン２４から左に向かう方向を第１の方向と定義し、右に向かう方向を第２の方向と定義する。第１の方向と第２の方向とは１８０°異なる。トランジスタ２０のソースＳに隣接する電極指は、共通電極２３の電極指２６と２８である。電極指２６と２８はバスライン２４を挟んで一直線状に形成されている。共通電極２３はくし形電極の一種である。図示する構成の場合、電極指２６と２８は同一長さであり、同一の数だけ設けられている。バスライン２４は直線状であって、その延長線上にはトランジスタ２０が位置している。バスライン２４の延長線上に、トランジスタ２０のソース電極領域Ｓとドレイン電極領域Ｄとが隣接している。換言すれば、バスライン２４の延びる方向に、トランジスタ２０のソース電極領域Ｓとドレイン電極領域Ｄとが並んで配置されている。図３（Ｂ）において、Ｓの参照記号が付されたブロックがソースを構成する電極領域を示し、Ｄの参照番号が付されたブロックがドレインを構成する電極領域を示している（便宜上Ｓ、Ｄの参照記号はソースやドレインを指す場合と、ソース電極領域やドレイン電極領域を指す場合とに共用されている）。バスライン２４は、直線状の配線パターン３０を介してソース電極領域Ｓに接続されている。図示する配線パターン３０はバスライン２４と同一幅であるが、異なる幅であっても良い。例えば、配線パターン３０の幅はバスライン２４の幅よりも狭い。配線パターン３０はバスライン２４の一部であると捉えてもよい。バスライン２４の幅と配線パターン３０の幅との関係は、他のバスラインと配線パターンとにも同様に当てはまる。
【００４２】
共通電極２３とくし形電極３１とでインタディジタルキャパシタＣ１が形成されている。同様に、共通電極２３とくし形電極３５とてインタディジタルキャパシタＣ２が形成されている。くし形電極３１は、バスライン３２とこれから第２の方向に延びる複数の電極指３４とを有する。共通電極２３の電極指２６とくし形電極３１の電極指３４とは交互に配置されている。バスライン３２は、略Ｌ字状の配線パターン４０を介してトランジスタ２０の制御端子であるゲートＧに接続されている。くし形電極３５は、バスライン３６とこれから第１の方向に延びる複数の電極指３８とを有する。共通電極２３の電極指２８とくし形電極３５の電極指３８とは交互に配置されている。バスライン３６は、略Ｌ字状の配線パターン４２を介してトランジスタ２０のドレイン電極領域Ｄに接続されている。図３（Ｂ）では略Ｌ字状の配線パターン４０と４２は、バスライン３２と３６と同じ幅で図示してあるが、異なる幅であっても良い。例えば、配線パターン４０、４２はバスライン３２、３６よりも幅が狭い。
【００４３】
なお、上記電極パターンや配線パターンはシリコンや半絶縁性ＧａＡｓなどの半導体基板４５上に形成される。図３（Ｂ）では、半導体基板４５の１つのコーナー部のみを図示してある。電極パターンや配線パターンの材料として代表的なものを挙げると、アルミニウム、金、銅などである。また、配線パターンや電極パターンを含む半導体基板上に、ポリイミドや酸化シリコンなどの絶縁性の膜を形成してもよい。
【００４４】
上記第１実施形態の主な効果を列挙すると、次の通りである。
【００４５】
第１に、図３（Ｂ）に示す構成の共通電極２３を用いているため、インタディジタルキャパシタＣ１とＣ２を接続する配線が不要である。よって、従来は２つのインタディジタルキャパシタを接続する配線に起因した寄生インダクタンスが存在していたが、本実施例ではこのような寄生インダクタンスは極めて小さい。よって、所望の発振周波数で安定した発振動作を実現することができる。第２に、図３（Ｂ）に示す構成の共通電極２３を用いたため、２つのインタディジタルキャパシタは従来よりも狭い（小さな）領域で形成することができる。よって、半導体基板４５上の占有面積を削減することができ、また、半導体基板４５を小型化することができる。また、小型化により、トランジスタ２０との接続配線長を短くすることができ、これらに寄生するインダクタンスは小さい。よって、所望の発振周波数で安定した発振動作を実現することができる。第３に、インタディジタルキャパシタＣ１とＣ２を構成する電極パターンは、共通電極２３のバスライン２４を中心にして線対称である。これにより、高周波回路で要求される回路パターンの対称性を容易に実現することができる。第４に、ソース電極領域Ｓと同じ電位となる電極指２６と２８がソース電極領域Ｓに隣接する（換言すれば、最も近い）電極指である。これにより、トランジスタ２０のソースＳとゲートＧとの間、及びソースＳとドレインＤとの間のフリンジング容量を減らすことができる。なお、フリンジング容量が問題とならない大きさであるならば、ソース電極領域Ｓに最も近い電極指は電極指３４と３８であるように、図３（Ｂ）の配置を変更してもよい。第５に、略Ｌ字状の配線パターン４０と４２はほぼ対称なので、トランジスタ２０までの配線を含む回路パターンを対称に形成することができ、高周波回路に適している。
【００４６】
なお、図３（Ｂ）において、電極指２６と２８を略Ｌ字状の配線パターン４０及び４２のゲートＧあるいはドレインＤへの接続部に近接させることで、この部分もインタディジタルキャパシタとして機能させることも可能である。ただし、その場合は電極指２６とゲートＧに接続される略Ｌ字状の配線パターン４０との間隔と、電極指２８とソースＳに接続されている略Ｌ字状の配線パターン４２の間隔とでは、ゲート電極とソース電極の位置がずれている分だけ、差ができてしまう。Ｃ１とＣ２を同じ容量にする必要がある場合は、この差を無くすために、略Ｌ字状の配線パターン４０あるいは４２の少なくとも一方が他方と同程度の位置に来るように、トランジスタ２０の直前でクランクさせるなどして、レイアウトで最適化すればよい。
【００４７】
このように構成することで、略Ｌ字状の配線パターン４０、４２と、電極指２６、２８どの間がキャパシタとして有効に利用できるうえ、配線パターン４０、４２の縦方向（電極指と直角方向）の距離が短くなるので、その部分のインダクタンス成分も低減することができる。
【００４８】
（第１実施形態の変形例）
図４（Ａ）は上記第１実施形態の第１の変形例を示す図、図４（Ｂ）は上記第１実施形態の第２の変形例を示す図である。なお、図中、図３に示す構成要素と同一のものには同一の参照番号を付してある。第１及び第２の変形例はいずれも、インタディジタルキャパシタＣ１とＣ２の容量が異なる場合（（Ａ）も（Ｂ）もＣ２＞Ｃ１）である。
【００４９】
図４（Ａ）は、インタディジタルキャパシタＣ１とＣ２の電極指の数を異ならせることで異なる容量を実現する構成である。共通電極１２３は半絶縁性ＧａＡｓなどの半導体基板上に形成されたバスライン１２４と、バスライン１２４から第１の方向に延びるｍ本の電極指２６と、バスライン１２４から第２の方向に延びるｎ本の電極指２８とを有するくし形電極である。なお、ｍもｎも自然数であり、図４（Ａ）の場合ではｍ＝４、ｎ＝６である。電極指２６に対向していない（ｎ−ｍ）本の電極指２８は、トランジスタ２０から遠い方に形成されている。インタディジタルキャパシタＣ２を形成するくし形電極１３５は、バスライン３６とｎ本の電極指３８とを有する。くし形電極１３５のｎ本の電極指３８は、共通電極１２３の電極指２８と交互に配置されている。上述したようにｎ＞ｍなので、インタディジタルキャパシタＣ２の容量はインタディジタルキャパシタＣ１の容量よりも大きい。
【００５０】
図４（Ｂ）は、インタディジタルキャパシタＣ１とＣ２の電極指の長さを異ならせることで異なる容量を実現する構成である。共通電極１２３は半絶縁性ＧａＡｓなどの半導体基板上に形成されたバスライン２４と、バスライン２４から第１の方向に延びる電極指２６と、バスライン２４から第２の方向に延びる同数の電極指１２８とを有する。各電極指１２８は同一の長さであるが、電極指２６よりも長い。インタディジタルキャパシタＣ２を構成するくし形電極２３５は、バスライン１３６と電極指１３８とを有する。電極指１３６は電極指１２８に対応した長さ（例えば同一長さ）である。バスライン１３６は、略Ｌ字状の配線パターン１４２を介してトランジスタのドレイン電極領域Ｄに接続されている。
【００５１】
図４（Ａ）、（Ｂ）に示す構成も第１実施形態と同様の効果を奏する。
【００５２】
次に図５を参照して、インタディジタルキャパシタの容量について説明する。図５は一対のくし形電極で構成されるインタディジタルキャパシタを示す図である。図示する電極パターンは、半絶縁性ＧａＡｓなどの半導体基板上に形成されている。図示するパラメータは次の通りである。Ｌ１はインタディジタルキャパシタの長さである。Ｌ２は、電極指の長さである。Ｎは電極指の総数である。Ｗは電極指の幅である。Ｐは隣接する電極指間の距離（ピッチ）である。これらのパラメータに次の寸法を設定した場合の容量は約０．０５ｐＦである：Ｌ１≒６０μｍ、Ｌ２＝５０μｍ、Ｗ＝２μｍ、Ｐ＝２μｍ、Ｎ＝１６本。インタディジタルキャパシタの容量は上記パラメータのうち、Ｌ１（Ｎ）を変化させた場合の例が図４（Ａ）で、Ｌ２を変化させた場合の例が図４（Ｂ）である。
【００５３】
（第２実施形態）
図６は、本発明の第２実施形態によるデバイスを示す図である。図示するデバイスは差動発振器であって、図６（Ａ）は差動発振器の回路図、図６（Ｂ）は図６（Ａ）の破線部分で囲んだ回路部分のレイアウトを示す図である。なお、前述した構成要素と同一のものには同一の参照番号を付してある。
【００５４】
図６（Ａ）に示すように、差動発振器はトランジスタ２０、インタディジタルキャパシタＣ１、Ｃ２、共振回路５６及びバイアス抵抗Ｒ１を含む第１の回路部と、トランジスタ５０、インタディジタルキャパシタＣ３、Ｃ４、共振回路５８及びバイアス抵抗Ｒ２を含む第２の回路部とを備える。トランジスタ２０と５０のドレインＤは共通に接続され、基準電位（例えばグランド電位）に設定されている。キャパシタＣ２とＣ３は相互に接続され、同相発振を防止するために仮想接地点ＶＧで接地される。共振回路５６と５８は相互に接続され、それぞれインダクタを含む。バイアス抵抗Ｒ１とＲ２は電源配線２５に接続されている。
【００５５】
インタディジタルキャパシタＣ１〜Ｃ４は、図６（Ｂ）に示す３つの共通電極２２３、３３３及び４３３を含む。便宜上、共通電極２２３、３３３及び４３３をそれぞれ第１、第３及び第２の共通電極という場合がある。共通電極２２３はインタディジタルキャパシタＣ１とＣ２に関係し、共通電極３３３はインタディジタルキャパシタＣ２とＣ３に関係し、共通電極４３３はインタディジタルキャパシタＣ３とＣ４に関係する。共通電極２２３はバスライン２４と第１及び第２の方向に延びる電極指２６、２８を有する。バスライン２４は、直線状の配線パターン３０を介してトランジスタ２０のソース電極領域Ｓに接続されている。共通電極３３３はバスライン３２４と、これから第１及び第２の方向にそれぞれ延びる電極指３２６及び３２８を有する。電極指２８と３２６は交互に配置され、インタディジタルキャパシタＣ２を形成する。共通電極４３３はバスライン４２４と、これから第１及び第２の方向にそれぞれ延びる電極指４２６及び４２８を有する。電極指３２８と４２６は交互に配置され、インタディジタルキャパシタＣ３を形成する。バスライン４２４は、直線状の配線パターン１３０を介してトランジスタ５０のソース電極領域Ｓに接続されている。くし形電極３３５はバスライン２３６と、これから第１の方向に延びる電極指２３８を有する。電極指４２８と２３８は交互に配置され、インタディジタルキャパシタＣ４を形成する。バスライン２３６は略Ｌ字状の配線パターン２４２を介して、トランジスタ５０のゲートに接続されている。トランジスタ２０と５０のドレイン電極領域Ｄ同士は、直線状の配線パターン５２を介して相互に接続されている。
【００５６】
図６（Ｂ）の回路パターンは、第３の共通電極３３３を中心にして線対称である。つまり、インタディジタルキャパシタＣ１〜Ｃ４の電極パターンが対称に形成されていることのみならず、トランジスタ２０と５０を含めた部分も対称に形成されている。従って、トランジスタ２０を含む第１の回路部とトランジスタ５０を含む第２の回路部との間の信号は完全反転位相となり、非対称性に起因した位相差が発生しない。加えて、トランジスタ２０と共通電極２２３とは極めて短い直線配線パターン３０で接続され、同様にトランジスタ５０と共通電極４３３とは極めて短い配線パターン１３０で接続されている。また。Ｌ字状の配線パターン４０と２４２も短い配線である。よって、配線に寄生するインダクタンスは極めて小さく、キャパシタＣ１〜Ｃ４は所望の容量値である。よって、正確な発振周波数を得ることができる。
【００５７】
なお、インタディジタルキャパシタＣ１〜Ｃ４はすべて同一容量である必要はなく、異なる容量値であってもよい。容量を変えるために、前述した図４（Ａ）や（Ｂ）のような電極パターンを図６（Ｂ）に示す回路パターンに適用することは可能である。
【００５８】
（第３実施形態）
図７は、本発明の第３実施形態によるデバイスの平面図である。図示するデバイスは、図６（Ａ）の破線部分の回路を、図６（Ｂ）とは異なる回路パターンで実現するものである。なお、図中、前述した構成要素と同一のものには同一の参照番号を付してある。
【００５９】
図示するデバイスは、トランジスタ２０及び５０と、トランジスタ２０に接続される第１及び第２のインタディジタルキャパシタＣ１、Ｃ２と、第２のトランジスタ５０に接続される第３及び第4のインタディジタルキャパシタＣ３、Ｃ４とを有する。第１及び第２のインタディジタルキャパシタＣ１、Ｃ２は直線状のバスライン２４を含む第１の共通電極１２３を有し、第３及び第４のインタディジタルキャパシタＣ３、Ｃ４は直線状のバスライン５２４を含む第２の共通電極５２３を有する。第１の共通電極１２３のバスライン２４と第２の共通電極５２３のバスライン５２４は一直線状に配置されている。第１の共通電極１２３と第2の共通電極５２３との間に、トランジスタ２０と５０が隣接して配置されている。第１の共通電極１２３と第２の共通電極５２３を結ぶ直線上に、トランジスタ２０の電極領域Ｓ、Ｄとトランジスタ５０の電極領域Ｓ、Ｄとが位置している。
【００６０】
第１の共通電極１２３は、バスライン２４の両側から延びる複数の電極指２６、２８を有する。電極指２６は、くし形電極３１のバスライン３２から延びる電極指と交互に配置されている。同様に、電極指２８は、くし形電極３５のバスライン３６から延びる電極指と交互に配置されている。共通電極５２３の電極指５２６は、くし形電極５３１のバスライン５３２から延びる電極指５２６と交互に配置され、インタディジタルキャパシタＣ４が形成されている。同様に、共通電極５２３の電極指５２８は、くし形電極５３５のバスライン５３６から延びる電極指５３８と交互に配置され、インタディジタルキャパシタＣ３が形成されている。バスライン５３４は、略Ｌ字状の配線パターン５４０を介してトランジスタ５０のゲートＧに接続されている。バスライン３６とバスライン５３６は、直線状の配線パターン５６０で相互に接続されている。トランジスタ２０と５０のドレイン電極領域Ｄは、直線状の配線パターン５５０で相互に接続されている。
【００６１】
図７に示す回路パターンは、完全な線対称である。従って、高周波回路に要求される回路パターンの対称性を満足する。トランジスタ２０と５０との距離は近接しており、換言すればドレイン電極領域Ｄ同士を接続する配線パターン５５０は非常に短いので、配線パターン５５０に寄生するインダクタンスは非常に小さい。２つの共通電極１２３と５２３を用いているため、チップに占める占有面積は比較的小さくて済む。更に、第１実施形態と同様に、トランジスタ２０及び５０に係るフリンジング容量を減少させることができる。
【００６２】
なお、インタディジタルキャパシタＣ１〜Ｃ４はすべて同一容量である必要はなく、異なる容量値であってもよい。容量を変えるために、前述した図４（Ａ）や（Ｂ）のような電極パターンを図６（Ｂ）に示す回路パターンに適用することは可能である。
【００６３】
（第４実施形態）
図８は、本発明の第４実施形態によるデバイスの回路図である。図示するデバイスは、チップ１００上に形成された差動型発振器を有するＭＭＩＣデバイスである。参照番号１００はまた、このデバイスのパッケージを示している。半絶縁性ＧａＡｓなどの基板上に、図８に示す回路が形成される。なお、図８中、前述した構成要素と同一のものには同一の参照番号を付してある。
【００６４】
この差動発振器の基本構成は、図６（Ａ）の回路構成と同じである。２つの発振出力はソースフォロワのトランジスタ６２、６４を介して外部に取り出される。詳細は次の通りである。トランジスタ２０のゲートＧは、ＤＣカット用のインタディジタルキャパシタＣ１２を介して、ソースフォロワのＦＥＴトランジスタ６２のゲートに接続されている。トランジスタ６２のドレインは接地され、ソースはバイアス抵抗Ｒ３を介して電源端子７２に接続されるとともに、ＤＣカット用のインタディジタルキャパシタＣ１１を介して出力端子６８に接続されている。トランジスタ５０のゲートＧは、ＤＣカット用のインタディジタルキャパシタＣ１３を介して、ソースフォロワのＦＥＴトランジスタ６４のゲートに接続されている。トランジスタ６４のドレインは接地され、ソースはバイアス抵抗Ｒ４を介して電源端子７２に接続されるとともに、ＤＣカット用のインタディジタルキャパシタＣ１４を介して反転出力端子７０に接続されている。
【００６５】
破線５７で囲んだ回路部分は、図６（Ａ）の共振回路５６と５８に相当する。発振回路５７は、スパイラル形の２つのインダクタと２つのダイオードとを備える。ダイオードの接続点は、外部接続用の端子６６に接続されている。この端子６６は、周波数制御用端子である。端子６６に印加する電圧を応じて、発振周波数を変化させることができる。
【００６６】
図８の回路を図６（Ｂ）や図７に示す回路バターンを用いて実現できるので、発振周波数の精度が極めて良いミリ波電圧制御発振器を提供することができる。
【００６７】
（第５実施形態）
図９は、本発明の第５実施形態による通信装置の構成を示す図である。図９（Ａ）は伝送レートが１０Ｇｂｐｓ以上の光通信装置の例を示し、同図（Ｂ）はミリ波無線送信装置の例を示す。
【００６８】
図９（Ａ）に示す光通信装置は、光ファイバ１０１に接続された光検出ダイオード１０２、プリアンプ１０３、クロック抽出ＩＣ１０４及び発振器１０５を有する。この発振器１０５が本発明による発振器である。光ファイバ１０１から受信した光信号は光検出フォトダイオード１０２で電気信号に変換され、プリアンプ１０３で増幅される。クロック抽出ＩＣ１０４は、発振器１０５の発振周波数に同期して、プリアンプ１０３の出力からクロックを抽出する。
【００６９】
図９（Ｂ）において、図示しない内部回路から供給されたＩＦ信号をＩＦ信号処理回路１１５で処理して、アップコンバートミキサ１１３に送られる。ミキサ１１３は、本発明の発振器１１４が出力する発振信号をＩＦ信号に重畳する。高い周波数に変換された信号は、送信アンプ１１２で増幅されたアンテナ１１１から送信される。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、配線の寄生インダクタンスが小さく容易に回路パターンの対称性を実現できるインタディジタルキャパシタを備えたデバイスを提供することができる。
【図面の簡単な説明】
【図１】インタディジタルキャパシタの平面図である。
【図２】インタディジタルキャパシタの一適用例を示す図である。
【図３】本発明の第１実施形態を示す図である。
【図４】本発明の第１実施形態の第１の変形例（Ａ）及び第２の変形例（Ｂ）を示す図である。
【図５】インタディジタルキャパシタの容量を説明するための図である。
【図６】本発明の第２実施形態を示す図である。
【図７】本発明の第３実施形態を示す図である。
【図８】本発明の第４実施形態を示す図である。
【図９】本発明の第５実施形態を示す図である。
【符号の説明】
１０、１２ くし形電極
２０ トランジスタ
２２ 共振回路
２３ 共通電極
２４ バスライン
２５ 電源配線
２６、２８ 電極指
３０ 直線状の配線パターン
３１ くし形電極
３２ バスライン
３４ 電極指
３５ くし形電極
３６ バスライン
３８ 電極指
４０、４２ 略Ｌ字状配線パターン
４５ 半導体基板
５０ トランジスタ
５２ 直線状の配線パターン
５６、５７、５８ 共振回路
６２、６４ ソースフォロワのトランジスタ
６６ 端子
６８ 出力端子
７０ 反転出力端子
７２ 電源端子
１００ チップ
Claims (26)
- トランジスタと２つのインタディジタルキャパシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極の延長線上に、前記トランジスタを配置するとともに、
前記２つのインタディジタルキャパシタは、バスラインと該バスラインから第１及び第２の方向に延びる電極指とを有する前記共通電極と、前記第１の方向に延びる電極指と交互に配置される電極指を有する第１のくし形電極と、前記第２の方向に延びる電極指と交互に配置される電極指を有する第２のくし形電極とを備えて構成され、前記バスラインは前記トランジスタの一方の電極領域に接続され、前記第１のくし形電極は前記トランジスタの他方の電極領域に接続され、前記第２のくし形電極は前記トランジスタの制御端子に接続されることを特徴とするデバイス。 - トランジスタと２つのインタディジタルキャパシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極の延長線上に、前記トランジスタを配置するとともに、前記共通電極はバスラインと該バスラインから２方向に延びる電極指とを有し、前記バスラインの延長線上に前記トランジスタの２つの電極領域が位置していることを特徴とするデバイス。
- トランジスタと２つのインタディジタルキャパシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極の延長線上に、前記トランジスタを配置するとともに、前記トランジスタは、前記共通電極のバスラインの両側から一直線状に延びる電極指に隣接していることを特徴とするデバイス。
- トランジスタと２つのインタディジタルキャパシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタは、
前記トランジスタの一方の電極に接続されるバスラインと該バスラインから第１の方向に延びる電極指と該バスラインから第２の方向に延びる電極指を有する前記共通電極と、
前記第１の方向に延びる電極指と交互に配置される電極指を有する第１のくし形電極と、
前記第２の方向に延びる電極指と交互に配置される電極指を有する第２のくし形電極と、
前記第１のくし形電極を前記トランジスタの他方の電極領域へ接続する第１の配線パターンと、
前記第２のくし形電極を前記トランジスタの制御端子へ接続する第２の配線パターンと
を備えて構成されることを特徴とする請求項１記載のデバイス。 - 前記バスラインに接続される電極指は、それと実質的に並行する前記第１及び第２の配線パターンとの間でもインタディジタルキャパシタを構成するように近接されてなることを特徴とする請求項４記載のデバイス。
- 前記バスラインに接続される電極指と実質的に並行してインタディジタルキャパシタを構成する前記第１及び第２の配線パターンのぞれぞれは、当該電極指との間隔がそれぞれ同等になる位置に配置されると共に、前記トランジスタの直前で、前記他方の電極領域あるいは前記制御端子とのオフセットを補正するクランク部を持つことを特徴とする請求項５記載のデバイス。
- トランジスタと２つのインタディジタルキャパシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタは、バスラインと該バスラインから第１の方向に延びるｍ個（ｍは自然数）の電極指と前記バスラインから第２の方向に延びるｎ個の電極指とを有する前記共通電極と、前記ｍ個の電極指と交互に配置される電極指を有する第１のくし形電極と、前記ｎ個（ｎは自然数）の電極指と交互に配置される電極指を有する第２のくし形電極とを備えて構成され、前記バスラインは前記トランジスタの一方の電極領域に接続され、ｍ≠ｎであることを特徴とするデバイス。
- トランジスタと２つのインタディジタルキャパシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタは、バスラインと該バスラインから第１及び第２の方向に延びる電極指とを有する前記共通電極と、前記第１の方向に延びる電極指と交互に配置される電極指を有する第１のくし形電極と、前記第２の方向に延びる電極指と交互に配置される電極指を有する第２のくし形電極とを備えて構成され、前記バスラインは前記トランジスタの一方の電極領域に接続され、第１の方向に延びる電極指と第２の方向に延びる電極指とは異なる長さであることを特徴とするデバイス。
- トランジスタと２つのインタディジタルキャパシタとを備えた電子回路において、前記２つのインタディジタルキャパシタの共通電極の延長線上に、前記トランジスタを配置するとともに、前記２つのインタディジタルキャパシタの一方は前記トランジスタのゲートとソースの間に接続され、他方は前記トランジスタのドレインとソースの間に接続されており、前記トランジスタと前記２つのインタディジタルキャパシタとは発振器を構成する要素であることを特徴とするデバイス。
- 第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第４のインタディジタルキャパシタとを有し、前記第１及び第２のインタディジタルキャパシタの第１の共通電極の延長線上に前記第１のトランジスタが配置され、前記第３及び第４のインタディジタルキャパシタの第２の共通電極の延長線上に前記第２のトランジスタが配置され、前記第２及び第３のインタディジタルキャパシタは第３の共通電極を用いて構成されていることを特徴とするデバイス。
- 前記第３の共通電極を中心にして、前記第１の共通電極と前記第２の共通電極とは対称に配置されていることを特徴とする請求項１０記載のデバイス。
- 前記第３の共通電極を中心にして、前記第１及び第２の共通電極とは対称に配置され、更に前記第１及び第２のトランジスタも対称に配置されていることを特徴とする請求項１０記載のデバイス。
- 前記第１の共通電極は前記第１のトランジスタの電極領域の１つに接続される直線状のバスラインを有し、前記第２の共通電極は前記第２のトランジスタの電極領域の１つに接続される直線状のバスラインを有することを特徴とする請求項１０記載のデバイス。
- 前記第１の共通電極は前記第１のトランジスタの電極領域の１つに接続される直線状のバスラインを有し、前記第２の共通電極は前記第２のトランジスタの電極領域の１つに接続される直線状のバスラインを有し、前記第１のトランジスタの他の電極領域と前記第２のトランジスタの他の電極領域とは直線状のパターンで接続されていることを特徴とする請求項１０記載のデバイス。
- 前記第１、第２及び第３の共通電極はそれぞれバスラインを有し、各バスラインからは第１及び第２の方向に電極指が延びており、前記第１の共通電極のバスラインから第２の方向に延びる電極指と前記第３の共通電極のバスラインから第１の方向に延びる電極指とは交互に配置されて前記第２のインタディジタルキャパシタを構成し、前記第３の共通電極のバスラインから第２の方向に延びる電極指と前記第２の共通電極のバスラインから第１の方向に延びる電極指とは交互に配置されて前記第３のインタディジタルキャパシタを構成することを特徴とする請求項１０記載のデバイス。
- 第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第4のインタディジタルキャパシタとを有し、前記第２及び第３のインタディジタルキャパシタは直線状のバスラインを含む共通電極を具備し、該共通電極を中心にして、前記第１のトランジスタ及び前記第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタ及び前記第３及び第４のインタディジタルキャパシタとは線対称に配置されていることを特徴とするデバイス。
- 前記第１のトランジスタの複数の電極領域は前記第１及び第２のインタディジタルキャパシタの共通電極の延長線上に位置し、前記第２のトランジスタの複数の電極領域は前記第３及び第４のインタディジタルキャパシタの共通電極の延長線上に位置していることを特徴とする請求項１６記載のデバイス。
- 前記第１及び第２のトランジスタは直線状のパターンで接続されていることを特徴とする請求項１６記載のデバイス。
- 第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第4のインタディジタルキャパシタとを有し、前記第１及び第２のインタディジタルキャパシタは直線状のバスラインを含む第１の共通電極を有し、前記第３及び第４のインタディジタルキャパシタは直線状のバスラインを含む第２の共通電極を有し、前記第１及び第２の共通電極のバスラインは一直線状に配置されていることを特徴とするデバイス。
- 前記第１及び第２の共通電極の間に、前記第１及び第２のトランジスタが隣接して配置されていることを特徴とする請求項１９記載のデバイス。
- 前記第１及び第２の共通電極を結ぶ直線上に、前記第１のトランジスタの複数の電極領域と前記第２のトランジスタの複数の電極領域とが位置していることを特徴とする請求項１９記載のデバイス。
- 前記第１及び第２のキャパシタは前記第１の共通電極のバスラインの両側に延びかつ前記第１のトランジスタに隣接する電極指を有し、前記第３及び第４のキャパシタは前記第２の共通電極のバスラインの両側に延びかつ前記第２のトランジスタに隣接する電極指を有することを特徴とする請求項１９記載のデバイス。
- 第１及び第２のトランジスタと、該第１のトランジスタに接続される第１及び第２のインタディジタルキャパシタと、前記第２のトランジスタに接続される第３及び第4のインタディジタルキャパシタとを有し、前記第１及び第２のインタディジタルキャパシタは直線状のバスラインを含む第１の共通電極を有し、前記第３及び第４のインタディジタルキャパシタは直線状のバスラインを含む第２の共通電極を有し、前記第１のトランジスタと前記第１及び第２のインタディジタルキャパシタを含む回路パターンと、前記第２のトランジスタと前記第３及び第４のインタディジタルキャパシタを含む回路パターンとは、線対称に配置されていることを特徴とするデバイス。
- 前記第１及び第２のトランジスタと、前記第１から第４のインタディジタルキャパシタとは、発振器を構成する要素であることを特徴とする請求項１０から２３のいずれか一項記載のデバイス。
- 前記第１及び第２のトランジスタと、前記第１から第４のインタディジタルキャパシタとは、１つのチップに形成されていることを特徴とする請求項１０から２３のいずれか一項記載のデバイス。
- 送信信号又は受信信号を処理する回路と、該回路に発振信号を供給するデバイスとを具備し、該デバイスは請求項１から２５のいずれか一項記載のものであることを特徴とする通信装置。
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