JP2003297927A - インタディジタルキャパシタを有するデバイス - Google Patents
インタディジタルキャパシタを有するデバイスInfo
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
Abstract
(57)【要約】
【課題】 配線の寄生インダクタンスが小さく容易に回
路パターンの対称性を実現できるインタディジタルキャ
パシタを備えたデバイスを提供する。 【解決手段】 トランジスタ（２０）と２つのインタデ
ィジタルキャパシタ（Ｃ１、Ｃ２）とを備えた電子回路
において、前記２つのインタディジタルキャパシタの共
通電極２３の延長線上に、前記トランジスタを配置し
た。２つのインタディジタルキャパシタを共通電極で形
成し、その延長線上にトランジスタを配置したことで、
キャパシタとトランジスタを短い配線で接続することが
できる。よって、この配線に寄生するインダクタンスは
極めて小さい。また、共通電極を用いたことで、回路パ
ターン（レイアウト）の対称性を容易に実現することが
できる。
路パターンの対称性を実現できるインタディジタルキャ
パシタを備えたデバイスを提供する。 【解決手段】 トランジスタ（２０）と２つのインタデ
ィジタルキャパシタ（Ｃ１、Ｃ２）とを備えた電子回路
において、前記２つのインタディジタルキャパシタの共
通電極２３の延長線上に、前記トランジスタを配置し
た。２つのインタディジタルキャパシタを共通電極で形
成し、その延長線上にトランジスタを配置したことで、
キャパシタとトランジスタを短い配線で接続することが
できる。よって、この配線に寄生するインダクタンスは
極めて小さい。また、共通電極を用いたことで、回路パ
ターン（レイアウト）の対称性を容易に実現することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明はキャパシタを具備す
る発振器などのデバイスに関し、より特定すれば、高周
波回路で用いられるインタディジタルキャパシタに関す
る。
る発振器などのデバイスに関し、より特定すれば、高周
波回路で用いられるインタディジタルキャパシタに関す
る。
【０００２】
【従来の技術】一般に、１ＧＨｚを超えるような高い周
波数を扱う高周波回路で用いられるキャパシタには、Ｍ
ＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）
キャパシタやインタディジタルキャパシタなどが広く用
いられている。これらのキャパシタはＭＭＩＣ（Ｍｏｎ
ｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ）内に組み込まれる。ＭＩＭ
は、半絶縁性ＧａＡｓ基板上に形成された１対の電極と
電極間に設けられた誘電体とからなる。インタディジタ
ルキャパシタは、半絶縁性ＧａＡｓ基板などの上に形成
されたインタディジタル電極パターンで構成される。
波数を扱う高周波回路で用いられるキャパシタには、Ｍ
ＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）
キャパシタやインタディジタルキャパシタなどが広く用
いられている。これらのキャパシタはＭＭＩＣ（Ｍｏｎ
ｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ）内に組み込まれる。ＭＩＭ
は、半絶縁性ＧａＡｓ基板上に形成された１対の電極と
電極間に設けられた誘電体とからなる。インタディジタ
ルキャパシタは、半絶縁性ＧａＡｓ基板などの上に形成
されたインタディジタル電極パターンで構成される。
【０００３】一般に、キャパシタの容量は周波数が高く
なるほど小さくする必要がある。例えば、４０ＧＨｚ帯
において必要となる容量値は３０ｆＦといった小さいも
のになる。このような小さな容量値のキャパシタは、必
然的に小型となる。例えば単位面積当りの容量が０．４
ｆＦ／μｍ2のＭＩＭ容量で３０ｆＦの容量値を実現す
るためには、正方形電極の一辺は８．７μｍと極めて小
さい。この寸法を精度良く形成しないと、容量値が３０
ｆＦからずれてしまう。この容量値の誤差は回路動作に
様々な影響を及ぼす。例えば、ＭＩＭキャパシタが発振
器の構成部品として用いられた場合、容量値の誤差は発
振周波数の誤差となる。しかしながら、現在の技術では
ＭＩＭキャパシタの一辺が１０μｍ以下の電極パターン
を精度良く形成することは困難である。換言すれば、容
量値のバラツキが大きい。
なるほど小さくする必要がある。例えば、４０ＧＨｚ帯
において必要となる容量値は３０ｆＦといった小さいも
のになる。このような小さな容量値のキャパシタは、必
然的に小型となる。例えば単位面積当りの容量が０．４
ｆＦ／μｍ2のＭＩＭ容量で３０ｆＦの容量値を実現す
るためには、正方形電極の一辺は８．７μｍと極めて小
さい。この寸法を精度良く形成しないと、容量値が３０
ｆＦからずれてしまう。この容量値の誤差は回路動作に
様々な影響を及ぼす。例えば、ＭＩＭキャパシタが発振
器の構成部品として用いられた場合、容量値の誤差は発
振周波数の誤差となる。しかしながら、現在の技術では
ＭＩＭキャパシタの一辺が１０μｍ以下の電極パターン
を精度良く形成することは困難である。換言すれば、容
量値のバラツキが大きい。
【０００４】これに対し、インタディジタルキャパシタ
は３０ＧＨｚを超えるミリ波帯域での使用に適してお
り、数十ｆＦといった小さい容量を比較的精度良く形成
することができる。図１に、インタディジタルキャパシ
タを示す。シリコンや半絶縁性ＧａＡｓなどの半導体基
板上に、図示するインタディジタル電極パターンが形成
されたものである。この電極パターンは２つのくし形電
極１０、１２で構成される。各くし形電極の電極指は交
互に配置されている。このようなインタディジタルキャ
パシタで３０ｆＦ程度の容量を実現するためには、一例
として電極指の幅は５０μｍ、隣接する電極指の間隔は
２μｍ程度で、全体の大きさは約５０μｍ×５０μｍと
なる。
は３０ＧＨｚを超えるミリ波帯域での使用に適してお
り、数十ｆＦといった小さい容量を比較的精度良く形成
することができる。図１に、インタディジタルキャパシ
タを示す。シリコンや半絶縁性ＧａＡｓなどの半導体基
板上に、図示するインタディジタル電極パターンが形成
されたものである。この電極パターンは２つのくし形電
極１０、１２で構成される。各くし形電極の電極指は交
互に配置されている。このようなインタディジタルキャ
パシタで３０ｆＦ程度の容量を実現するためには、一例
として電極指の幅は５０μｍ、隣接する電極指の間隔は
２μｍ程度で、全体の大きさは約５０μｍ×５０μｍと
なる。
【０００５】
【発明が解決しようとする課題】図２に示すように、上
記インタディジタルキャパシタを高周波アンプＡＭＰ１
とＡＭＰ２の間のＤＣカット用として使用する場合に
は、直線的な配置が可能なので、配線に寄生するインダ
クタンスの影響はほとんど問題とならない。ところが、
例えばトランジスタとこれに接続される複数のインタデ
ィジタルキャパシタを用いてある発振器などの回路を構
成する場合には問題が発生する。例えば、各インタディ
ジタルキャパシタとトランジスタとを短い配線長で効率
良く接続することができないことができない。配線が長
くなると寄生インダクタンスも大きくなり、回路動作に
影響を与える。また、高周波回路では回路パターンの対
称性が求められる場合が多い。例えば差動型回路におい
て回路パターンが対称にレイアウトされていない場合に
は、差動信号に位相差が生じてしまう。位相差は雑音源
となる。図１に示すインタディジタルキャパシタを複数
個トランジスタに接続して対称性のある回路パターンを
短い配線長で効率良く基板上にレイアウトすることは極
めて困難である。寄生インダクタンス成分や回路パター
ンの非対称性に起因した問題は、特に３０ＧＨｚ以上の
ミリ波帯域で回路動作や特性に多大な影響を与えてしま
う。
記インタディジタルキャパシタを高周波アンプＡＭＰ１
とＡＭＰ２の間のＤＣカット用として使用する場合に
は、直線的な配置が可能なので、配線に寄生するインダ
クタンスの影響はほとんど問題とならない。ところが、
例えばトランジスタとこれに接続される複数のインタデ
ィジタルキャパシタを用いてある発振器などの回路を構
成する場合には問題が発生する。例えば、各インタディ
ジタルキャパシタとトランジスタとを短い配線長で効率
良く接続することができないことができない。配線が長
くなると寄生インダクタンスも大きくなり、回路動作に
影響を与える。また、高周波回路では回路パターンの対
称性が求められる場合が多い。例えば差動型回路におい
て回路パターンが対称にレイアウトされていない場合に
は、差動信号に位相差が生じてしまう。位相差は雑音源
となる。図１に示すインタディジタルキャパシタを複数
個トランジスタに接続して対称性のある回路パターンを
短い配線長で効率良く基板上にレイアウトすることは極
めて困難である。寄生インダクタンス成分や回路パター
ンの非対称性に起因した問題は、特に３０ＧＨｚ以上の
ミリ波帯域で回路動作や特性に多大な影響を与えてしま
う。
【０００６】従って、本発明は上記従来技術の問題点を
解決し、配線の寄生インダクタンスが小さく容易に回路
パターンの対称性を実現できるインタディジタルキャパ
シタを備えたデバイスを提供することを目的とする。
解決し、配線の寄生インダクタンスが小さく容易に回路
パターンの対称性を実現できるインタディジタルキャパ
シタを備えたデバイスを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、請求項１に記
載のように、トランジスタと２つのインタディジタルキ
ャパシタとを備えた電子回路において、前記２つのイン
タディジタルキャパシタの共通電極の延長線上に、前記
トランジスタを配置したことを特徴とするデバイスであ
る。２つのインタディジタルキャパシタを共通電極で形
成し、その延長線上にトランジスタを配置したことで、
キャパシタとトランジスタを短い配線で接続することが
できる。よって、この配線に寄生するインダクタンスは
極めて小さい。また、共通電極を用いたことで、回路パ
ターン（レイアウト）の対称性を容易に実現することが
できる。
載のように、トランジスタと２つのインタディジタルキ
ャパシタとを備えた電子回路において、前記２つのイン
タディジタルキャパシタの共通電極の延長線上に、前記
トランジスタを配置したことを特徴とするデバイスであ
る。２つのインタディジタルキャパシタを共通電極で形
成し、その延長線上にトランジスタを配置したことで、
キャパシタとトランジスタを短い配線で接続することが
できる。よって、この配線に寄生するインダクタンスは
極めて小さい。また、共通電極を用いたことで、回路パ
ターン（レイアウト）の対称性を容易に実現することが
できる。
【０００８】請求項１記載のデバイスにおいて、例えば
請求項２に記載のように、前記共通電極は直線状であっ
て前記トランジスタの電極領域の１つに接続している。
共通電極を直線状とし、その延長線上にあるトランジス
タの電極領域の１つに接続する配置のため、短い距離で
両者を接続することができ、寄生インダクタンスの影響
を大幅に回避することができる。
請求項２に記載のように、前記共通電極は直線状であっ
て前記トランジスタの電極領域の１つに接続している。
共通電極を直線状とし、その延長線上にあるトランジス
タの電極領域の１つに接続する配置のため、短い距離で
両者を接続することができ、寄生インダクタンスの影響
を大幅に回避することができる。
【０００９】請求項１記載のデバイスにおいて、例えば
請求項３に記載のように、前記共通電極は当該共通電極
に連続する直線状のパターンを介して前記トランジスタ
の電極領域の１つに接続している。直線状のパターンを
用いて共通電極をトランジスタの電極領域の１つに接続
している構成のため、短い配線で両者を接続することが
でき、寄生インダクタンスの影響を大幅に回避すること
ができる。
請求項３に記載のように、前記共通電極は当該共通電極
に連続する直線状のパターンを介して前記トランジスタ
の電極領域の１つに接続している。直線状のパターンを
用いて共通電極をトランジスタの電極領域の１つに接続
している構成のため、短い配線で両者を接続することが
でき、寄生インダクタンスの影響を大幅に回避すること
ができる。
【００１０】請求項１記載のデバイスにおいて、例えば
請求項４に記載のように、前記２つのインタディジタル
キャパシタは、バスラインと該バスラインから第１及び
第２の方向に延びる電極指とを有する前記共通電極と、
前記第１の方向に延びる電極指と交互に配置される電極
指を有する第１のくし形電極と、前記第２の方向に延び
る電極指と交互に配置される電極指を有する第２のくし
形電極とを備えて構成され、前記バスラインの延長線上
に前記トランジスタの電極領域が位置している。この構
成は例えば、図３（Ｂ）に示す回路パターンに相当す
る。
請求項４に記載のように、前記２つのインタディジタル
キャパシタは、バスラインと該バスラインから第１及び
第２の方向に延びる電極指とを有する前記共通電極と、
前記第１の方向に延びる電極指と交互に配置される電極
指を有する第１のくし形電極と、前記第２の方向に延び
る電極指と交互に配置される電極指を有する第２のくし
形電極とを備えて構成され、前記バスラインの延長線上
に前記トランジスタの電極領域が位置している。この構
成は例えば、図３（Ｂ）に示す回路パターンに相当す
る。
【００１１】請求項１記載のデバイスにおいて、例えば
請求項５に記載のように、前記２つのインタディジタル
キャパシタは、バスラインと該バスラインから第１及び
第２の方向に延びる電極指とを有する前記共通電極と、
前記第１の方向に延びる電極指と交互に配置される電極
指を有する第１のくし形電極と、前記第２の方向に延び
る電極指と交互に配置される電極指を有する第２のくし
形電極とを備えて構成され、前記バスラインは当該バス
ラインに連続する直線状のパターンを介して前記トラン
ジスタの１つの電極領域に接続している。この構成は例
えば、図３（Ｂ）に示す回路パターンに相当する。
請求項５に記載のように、前記２つのインタディジタル
キャパシタは、バスラインと該バスラインから第１及び
第２の方向に延びる電極指とを有する前記共通電極と、
前記第１の方向に延びる電極指と交互に配置される電極
指を有する第１のくし形電極と、前記第２の方向に延び
る電極指と交互に配置される電極指を有する第２のくし
形電極とを備えて構成され、前記バスラインは当該バス
ラインに連続する直線状のパターンを介して前記トラン
ジスタの１つの電極領域に接続している。この構成は例
えば、図３（Ｂ）に示す回路パターンに相当する。
【００１２】請求項１記載のデバイスにおいて、例えば
請求項６に記載のように、前記２つのインタディジタル
キャパシタは、バスラインと該バスラインから第１及び
第２の方向に延びる電極指とを有する前記共通電極と、
前記第１の方向に延びる電極指と交互に配置される電極
指を有する第１のくし形電極と、前記第２の方向に延び
る電極指と交互に配置される電極指を有する第２のくし
形電極とを備えて構成され、前記バスラインは前記トラ
ンジスタの一方の電極領域に接続され、前記第１のくし
形電極は前記トランジスタの他方の電極領域に接続さ
れ、前記第２のくし形電極は前記トランジスタの制御端
子に接続される。この構成は例えば、図３（Ｂ）に示す
回路パターンに相当する。
請求項６に記載のように、前記２つのインタディジタル
キャパシタは、バスラインと該バスラインから第１及び
第２の方向に延びる電極指とを有する前記共通電極と、
前記第１の方向に延びる電極指と交互に配置される電極
指を有する第１のくし形電極と、前記第２の方向に延び
る電極指と交互に配置される電極指を有する第２のくし
形電極とを備えて構成され、前記バスラインは前記トラ
ンジスタの一方の電極領域に接続され、前記第１のくし
形電極は前記トランジスタの他方の電極領域に接続さ
れ、前記第２のくし形電極は前記トランジスタの制御端
子に接続される。この構成は例えば、図３（Ｂ）に示す
回路パターンに相当する。
【００１３】請求項１記載のデバイスにおいて、例えば
請求項７に記載のように、前記共通電極はバスラインと
該バスラインから２方向に延びる電極指とを有し、前記
バスラインの延長線上に前記トランジスタの２つの電極
領域が位置している。この構成は例えば、図３（Ｂ）に
示す回路パターンに相当する。
請求項７に記載のように、前記共通電極はバスラインと
該バスラインから２方向に延びる電極指とを有し、前記
バスラインの延長線上に前記トランジスタの２つの電極
領域が位置している。この構成は例えば、図３（Ｂ）に
示す回路パターンに相当する。
【００１４】請求項１記載のデバイスにおいて、例えば
請求項８に記載のように、前記トランジスタは、前記共
通電極のバスラインの両側から一直線状に延びる電極指
に隣接している。この構成は例えば、図３（Ｂ）に示す
回路パターンに相当する。同一電位の回路パターンが隣
接することにより、トランジスタの電極領域と制御端子
との間のフリンジング容量を減らすことができる。
請求項８に記載のように、前記トランジスタは、前記共
通電極のバスラインの両側から一直線状に延びる電極指
に隣接している。この構成は例えば、図３（Ｂ）に示す
回路パターンに相当する。同一電位の回路パターンが隣
接することにより、トランジスタの電極領域と制御端子
との間のフリンジング容量を減らすことができる。
【００１５】請求項１記載のデバイスにおいて、例えば
請求項９に記載のように、前記２つのインタディジタル
キャパシタは：前記トランジスタの一方の電極に接続さ
れるバスラインと該バスラインから第１の方向に延びる
電極指と該バスラインから第２の方向に延びる電極指を
有する前記共通電極と；前記第１の方向に延びる電極指
と交互に配置される電極指を有する第１のくし形電極
と； 前記第２の方向に延びる電極指と交互に配置され
る電極指を有する第２のくし形電極と；前記第１のくし
形電極を前記トランジスタの他方の電極領域へ接続する
第１の配線パターンと；前記第２のくし形電極を前記ト
ランジスタの制御端子へ接続する第２の配線パターンと
を備えて構成される。この構成は例えば、図３（Ｂ）に
示す回路パターンに相当する。
請求項９に記載のように、前記２つのインタディジタル
キャパシタは：前記トランジスタの一方の電極に接続さ
れるバスラインと該バスラインから第１の方向に延びる
電極指と該バスラインから第２の方向に延びる電極指を
有する前記共通電極と；前記第１の方向に延びる電極指
と交互に配置される電極指を有する第１のくし形電極
と； 前記第２の方向に延びる電極指と交互に配置され
る電極指を有する第２のくし形電極と；前記第１のくし
形電極を前記トランジスタの他方の電極領域へ接続する
第１の配線パターンと；前記第２のくし形電極を前記ト
ランジスタの制御端子へ接続する第２の配線パターンと
を備えて構成される。この構成は例えば、図３（Ｂ）に
示す回路パターンに相当する。
【００１６】また、例えば請求項１０に記載のように、
前記バスラインに接続される電極指は、それと実質的に
並行する前記第１及び第２の配線パターンとの間でもイ
ンタディジタルキャパシタを構成するように近接して構
成される。
前記バスラインに接続される電極指は、それと実質的に
並行する前記第１及び第２の配線パターンとの間でもイ
ンタディジタルキャパシタを構成するように近接して構
成される。
【００１７】また、更に例えば請求項１１に記載のよう
に、前記第１及び第２の配線パターンのぞれぞれは、当
該電極指との間隔がそれぞれ同等になる位置に配置され
ると共に、前記トランジスタの直前で、前記他方の電極
領域あるいは前記制御端子とのオフセットを補正するク
ランク部を設けてもよい。
に、前記第１及び第２の配線パターンのぞれぞれは、当
該電極指との間隔がそれぞれ同等になる位置に配置され
ると共に、前記トランジスタの直前で、前記他方の電極
領域あるいは前記制御端子とのオフセットを補正するク
ランク部を設けてもよい。
【００１８】請求項１記載のデバイスにおいて、例えば
請求項１２に記載のように、前記２つのインタディジタ
ルキャパシタは、バスラインと該バスラインから第１の
方向に延びるｍ個（ｍは自然数）の電極指と前記バスラ
インから第２の方向に延びるｎ個の電極指とを有する前
記共通電極と、前記ｍ個の電極指と交互に配置される電
極指を有する第１のくし形電極と、前記ｎ個（ｎは自然
数）の電極指と交互に配置される電極指を有する第２の
くし形電極とを備えて構成され、前記バスラインは前記
トランジスタの一方の電極領域に接続され、ｍ≠ｎであ
ることを特徴とする。この構成は例えば図４（Ａ）に記
載のレイアウトに相当するもので、異なる容量を実現す
るための一構成である。
請求項１２に記載のように、前記２つのインタディジタ
ルキャパシタは、バスラインと該バスラインから第１の
方向に延びるｍ個（ｍは自然数）の電極指と前記バスラ
インから第２の方向に延びるｎ個の電極指とを有する前
記共通電極と、前記ｍ個の電極指と交互に配置される電
極指を有する第１のくし形電極と、前記ｎ個（ｎは自然
数）の電極指と交互に配置される電極指を有する第２の
くし形電極とを備えて構成され、前記バスラインは前記
トランジスタの一方の電極領域に接続され、ｍ≠ｎであ
ることを特徴とする。この構成は例えば図４（Ａ）に記
載のレイアウトに相当するもので、異なる容量を実現す
るための一構成である。
【００１９】請求項１記載のデバイスにおいて、例えば
請求項１３に記載のように、前記２つのインタディジタ
ルキャパシタは、バスラインと該バスラインから第１及
び第２の方向に延びる電極指とを有する前記共通電極
と、前記第１の方向に延びる電極指と交互に配置される
電極指を有する第１のくし形電極と、前記第２の方向に
延びる電極指と交互に配置される電極指を有する第２の
くし形電極とを備えて構成され、前記バスラインは前記
トランジスタの一方の電極領域に接続され、第１の方向
に延びる電極指と第２の方向に延びる電極指とは異なる
長さである。この構成は例えば図４（Ｂ）に記載のレイ
アウトに相当するもので、異なる容量を実現するための
別の構成例である。
請求項１３に記載のように、前記２つのインタディジタ
ルキャパシタは、バスラインと該バスラインから第１及
び第２の方向に延びる電極指とを有する前記共通電極
と、前記第１の方向に延びる電極指と交互に配置される
電極指を有する第１のくし形電極と、前記第２の方向に
延びる電極指と交互に配置される電極指を有する第２の
くし形電極とを備えて構成され、前記バスラインは前記
トランジスタの一方の電極領域に接続され、第１の方向
に延びる電極指と第２の方向に延びる電極指とは異なる
長さである。この構成は例えば図４（Ｂ）に記載のレイ
アウトに相当するもので、異なる容量を実現するための
別の構成例である。
【００２０】請求項１記載のデバイスにおいて、例えば
請求項１４に記載のように、前記２つのインタディジタ
ルキャパシタの一方は前記トランジスタのゲートとソー
スの間に接続され、他方は前記トランジスタのドレイン
とソースの間に接続されており、前記トランジスタと前
記２つのインタディジタルキャパシタとは発振器を構成
する要素である。
請求項１４に記載のように、前記２つのインタディジタ
ルキャパシタの一方は前記トランジスタのゲートとソー
スの間に接続され、他方は前記トランジスタのドレイン
とソースの間に接続されており、前記トランジスタと前
記２つのインタディジタルキャパシタとは発振器を構成
する要素である。
【００２１】上記課題はまた、請求項１５に記載のよう
に、第１及び第２のトランジスタと、該第１のトランジ
スタに接続される第１及び第２のインタディジタルキャ
パシタと、前記第２のトランジスタに接続される第３及
び第4のインタディジタルキャパシタとを有し、前記第
１及び第２のインタディジタルキャパシタの第１の共通
電極の延長線上に前記第１のトランジスタが配置され、
前記第３及び第４のインタディジタルキャパシタの第２
の共通電極の延長線上に前記第２のトランジスタが配置
され、前記第２及び第３のインタディジタルキャパシタ
は第３の共通電極を用いて構成されているデバイスで解
決できる。第１の共通電極の延長線上に第１のトランジ
スタが配置され、第２の共通電極の延長線上に第２のト
ランジスタが配置されているので、これらの間の距離を
極めて短くすることができ、寄生インダクタンスの影響
を回避することができる。また、３つの共通電極を用い
ているので、トランジスタを含めた回路パターンの対称
性を容易に実現することができる。
に、第１及び第２のトランジスタと、該第１のトランジ
スタに接続される第１及び第２のインタディジタルキャ
パシタと、前記第２のトランジスタに接続される第３及
び第4のインタディジタルキャパシタとを有し、前記第
１及び第２のインタディジタルキャパシタの第１の共通
電極の延長線上に前記第１のトランジスタが配置され、
前記第３及び第４のインタディジタルキャパシタの第２
の共通電極の延長線上に前記第２のトランジスタが配置
され、前記第２及び第３のインタディジタルキャパシタ
は第３の共通電極を用いて構成されているデバイスで解
決できる。第１の共通電極の延長線上に第１のトランジ
スタが配置され、第２の共通電極の延長線上に第２のト
ランジスタが配置されているので、これらの間の距離を
極めて短くすることができ、寄生インダクタンスの影響
を回避することができる。また、３つの共通電極を用い
ているので、トランジスタを含めた回路パターンの対称
性を容易に実現することができる。
【００２２】請求項１５のデバイスにおいて、例えば請
求項１６に記載のように、前記第３の共通電極を中心に
して、前記第１の共通電極と前記第２の共通電極とは対
称に配置されている。
求項１６に記載のように、前記第３の共通電極を中心に
して、前記第１の共通電極と前記第２の共通電極とは対
称に配置されている。
【００２３】請求項１５のデバイスにおいて、例えば請
求項１７に記載のように、前記第３の共通電極を中心に
して、前記第１及び第２の共通電極とは対称に配置さ
れ、更に前記第１及び第２のトランジスタも対称に配置
されている。
求項１７に記載のように、前記第３の共通電極を中心に
して、前記第１及び第２の共通電極とは対称に配置さ
れ、更に前記第１及び第２のトランジスタも対称に配置
されている。
【００２４】請求項１５のデバイスにおいて、例えば請
求項１８に記載のように、前記第１の共通電極は前記第
１のトランジスタの電極領域の１つに接続される直線状
のバスラインを有し、前記第２の共通電極は前記第２の
トランジスタの電極領域の１つに接続される直線状のバ
スラインを有する。
求項１８に記載のように、前記第１の共通電極は前記第
１のトランジスタの電極領域の１つに接続される直線状
のバスラインを有し、前記第２の共通電極は前記第２の
トランジスタの電極領域の１つに接続される直線状のバ
スラインを有する。
【００２５】請求項１５のデバイスにおいて、例えば請
求項１９に記載のように、前記第１の共通電極は前記第
１のトランジスタの電極領域の１つに接続される直線状
のバスラインを有し、前記第２の共通電極は前記第２の
トランジスタの電極領域の１つに接続される直線状のバ
スラインを有し、前記第１のトランジスタの他の電極領
域と前記第２のトランジスタの他の電極領域とは直線状
のパターンで接続されている。
求項１９に記載のように、前記第１の共通電極は前記第
１のトランジスタの電極領域の１つに接続される直線状
のバスラインを有し、前記第２の共通電極は前記第２の
トランジスタの電極領域の１つに接続される直線状のバ
スラインを有し、前記第１のトランジスタの他の電極領
域と前記第２のトランジスタの他の電極領域とは直線状
のパターンで接続されている。
【００２６】請求項１５のデバイスにおいて、例えば請
求項２０に記載のように、前記第１、第２及び第３の共
通電極はそれぞれバスラインを有し、各バスラインから
は第１及び第２の方向に電極指が延びており、前記第１
の共通電極のバスラインから第２の方向に延びる電極指
と前記第３の共通電極のバスラインから第１の方向に延
びる電極指とは交互に配置されて前記第２のインタディ
ジタルキャパシタを構成し、前記第３の共通電極のバス
ラインから第２の方向に延びる電極指と前記第２の共通
電極のバスラインから第１の方向に延びる電極指とは交
互に配置されて前記第３のインタディジタルキャパシタ
を構成する。
求項２０に記載のように、前記第１、第２及び第３の共
通電極はそれぞれバスラインを有し、各バスラインから
は第１及び第２の方向に電極指が延びており、前記第１
の共通電極のバスラインから第２の方向に延びる電極指
と前記第３の共通電極のバスラインから第１の方向に延
びる電極指とは交互に配置されて前記第２のインタディ
ジタルキャパシタを構成し、前記第３の共通電極のバス
ラインから第２の方向に延びる電極指と前記第２の共通
電極のバスラインから第１の方向に延びる電極指とは交
互に配置されて前記第３のインタディジタルキャパシタ
を構成する。
【００２７】前記課題はまた、請求項２１に記載のよう
に、第１及び第２のトランジスタと、該第１のトランジ
スタに接続される第１及び第２のインタディジタルキャ
パシタと、前記第２のトランジスタに接続される第３及
び第4のインタディジタルキャパシタとを有し、前記第
２及び第３のインタディジタルキャパシタは直線状のバ
スラインを含む共通電極を具備し、該共通電極を中心に
して、前記第１のトランジスタ及び前記第１及び第２の
インタディジタルキャパシタと、前記第２のトランジス
タ及び前記第３及び第４のインタディジタルキャパシタ
とは線対称に配置されていることを特徴とするデバイス
で解決される。、前記第２及び第３のインタディジタル
キャパシタは直線状のバスラインを含む共通電極を具備
し、また上記のように線対称の配置とされているので、
寄生インダクタンスを抑制し、対称性による動作の安定
したデバイスを実現することができる。
に、第１及び第２のトランジスタと、該第１のトランジ
スタに接続される第１及び第２のインタディジタルキャ
パシタと、前記第２のトランジスタに接続される第３及
び第4のインタディジタルキャパシタとを有し、前記第
２及び第３のインタディジタルキャパシタは直線状のバ
スラインを含む共通電極を具備し、該共通電極を中心に
して、前記第１のトランジスタ及び前記第１及び第２の
インタディジタルキャパシタと、前記第２のトランジス
タ及び前記第３及び第４のインタディジタルキャパシタ
とは線対称に配置されていることを特徴とするデバイス
で解決される。、前記第２及び第３のインタディジタル
キャパシタは直線状のバスラインを含む共通電極を具備
し、また上記のように線対称の配置とされているので、
寄生インダクタンスを抑制し、対称性による動作の安定
したデバイスを実現することができる。
【００２８】請求項２１記載のデバイスにおいて、例え
ば請求項２２に記載のように、前記第１のトランジスタ
の複数の電極領域は前記第１及び第２のインタディジタ
ルキャパシタの共通電極の延長線上に位置し、前記第２
のトランジスタの複数の電極領域は前記第３及び第４の
インタディジタルキャパシタの共通電極の延長線上に位
置している。
ば請求項２２に記載のように、前記第１のトランジスタ
の複数の電極領域は前記第１及び第２のインタディジタ
ルキャパシタの共通電極の延長線上に位置し、前記第２
のトランジスタの複数の電極領域は前記第３及び第４の
インタディジタルキャパシタの共通電極の延長線上に位
置している。
【００２９】請求項２１記載のデバイスにおいて、例え
ば請求項２３に記載のように、前記第１及び第２のトラ
ンジスタは直線状のパターンで接続されている。
ば請求項２３に記載のように、前記第１及び第２のトラ
ンジスタは直線状のパターンで接続されている。
【００３０】上記課題はまた、請求項２４に記載のよう
に、第１及び第２のトランジスタと、該第１のトランジ
スタに接続される第１及び第２のインタディジタルキャ
パシタと、前記第２のトランジスタに接続される第３及
び第4のインタディジタルキャパシタとを有し、前記第
１及び第２のインタディジタルキャパシタは直線状のバ
スラインを含む第１の共通電極を有し、前記第３及び第
４のインタディジタルキャパシタは直線状のバスライン
を含む第２の共通電極を有し、前記第１及び第２の共通
電極のバスラインは一直線状に配置されていることを特
徴とするデバイスで解決される。この構成は例えば、後
述する図７の回路パターンに相当する。共通電極の使用
と回路パターンの対称性により、寄生インダクタンスの
影響が少ない安定した回路動作のデバイスを実現するこ
とができる。
に、第１及び第２のトランジスタと、該第１のトランジ
スタに接続される第１及び第２のインタディジタルキャ
パシタと、前記第２のトランジスタに接続される第３及
び第4のインタディジタルキャパシタとを有し、前記第
１及び第２のインタディジタルキャパシタは直線状のバ
スラインを含む第１の共通電極を有し、前記第３及び第
４のインタディジタルキャパシタは直線状のバスライン
を含む第２の共通電極を有し、前記第１及び第２の共通
電極のバスラインは一直線状に配置されていることを特
徴とするデバイスで解決される。この構成は例えば、後
述する図７の回路パターンに相当する。共通電極の使用
と回路パターンの対称性により、寄生インダクタンスの
影響が少ない安定した回路動作のデバイスを実現するこ
とができる。
【００３１】請求項２４記載のデバイスにおいて、例え
ば請求項２５に記載のように、前記第１及び第２の共通
電極の間に、前記第１及び第２のトランジスタが隣接し
て配置されている。
ば請求項２５に記載のように、前記第１及び第２の共通
電極の間に、前記第１及び第２のトランジスタが隣接し
て配置されている。
【００３２】請求項２４記載のデバイスにおいて、例え
ば請求項２６に記載のように、前記第１及び第２の共通
電極を結ぶ直線上に、前記第１のトランジスタの複数の
電極領域と前記第２のトランジスタの複数の電極領域と
が位置している。
ば請求項２６に記載のように、前記第１及び第２の共通
電極を結ぶ直線上に、前記第１のトランジスタの複数の
電極領域と前記第２のトランジスタの複数の電極領域と
が位置している。
【００３３】請求項２４記載のデバイスにおいて、例え
ば請求項２７に記載のように、前記第１及び第２のキャ
パシタは前記第１の共通電極のバスラインの両側に延び
かつ前記第１のトランジスタに隣接する電極指を有し、
前記第３及び第４のキャパシタは前記第２の共通電極の
バスラインの両側に延びかつ前記第２のトランジスタに
隣接する電極指を有する。
ば請求項２７に記載のように、前記第１及び第２のキャ
パシタは前記第１の共通電極のバスラインの両側に延び
かつ前記第１のトランジスタに隣接する電極指を有し、
前記第３及び第４のキャパシタは前記第２の共通電極の
バスラインの両側に延びかつ前記第２のトランジスタに
隣接する電極指を有する。
【００３４】前記課題はまた、請求項２８に記載のよう
に、第１及び第２のトランジスタと、該第１のトランジ
スタに接続される第１及び第２のインタディジタルキャ
パシタと、前記第２のトランジスタに接続される第３及
び第4のインタディジタルキャパシタとを有し、前記第
１及び第２のインタディジタルキャパシタは直線状のバ
スラインを含む第１の共通電極を有し、前記第３及び第
４のインタディジタルキャパシタは直線状のバスライン
を含む第２の共通電極を有し、前記第１のトランジスタ
と前記第１及び第２のインタディジタルキャパシタを含
む回路パターンと、前記第２のトランジスタと前記第３
及び第４のインタディジタルキャパシタを含む回路パタ
ーンとは、線対称に配置されていることを特徴とするデ
バイスで解決される。この構成は例えば、後述する図７
の回路パターンに相当する。共通電極の使用と回路パタ
ーンの対称性により、寄生インダクタンスの影響が少な
い安定した回路動作のデバイスを実現することができ
る。
に、第１及び第２のトランジスタと、該第１のトランジ
スタに接続される第１及び第２のインタディジタルキャ
パシタと、前記第２のトランジスタに接続される第３及
び第4のインタディジタルキャパシタとを有し、前記第
１及び第２のインタディジタルキャパシタは直線状のバ
スラインを含む第１の共通電極を有し、前記第３及び第
４のインタディジタルキャパシタは直線状のバスライン
を含む第２の共通電極を有し、前記第１のトランジスタ
と前記第１及び第２のインタディジタルキャパシタを含
む回路パターンと、前記第２のトランジスタと前記第３
及び第４のインタディジタルキャパシタを含む回路パタ
ーンとは、線対称に配置されていることを特徴とするデ
バイスで解決される。この構成は例えば、後述する図７
の回路パターンに相当する。共通電極の使用と回路パタ
ーンの対称性により、寄生インダクタンスの影響が少な
い安定した回路動作のデバイスを実現することができ
る。
【００３５】請求項１５から２８のいずれか一項記載の
デバイスにおいて、例えば請求項２９に記載のように、
前記第１及び第２のトランジスタと、前記第１から第４
のトランジスタとは、発振器を構成する要素である。
デバイスにおいて、例えば請求項２９に記載のように、
前記第１及び第２のトランジスタと、前記第１から第４
のトランジスタとは、発振器を構成する要素である。
【００３６】請求項１５から２８のいずれか一項記載の
デバイスにおいて、例えば請求項３０に記載のように、
前記第１及び第２のトランジスタと、前記第１から第４
のトランジスタとは、１つのチップに形成されている。
デバイスにおいて、例えば請求項３０に記載のように、
前記第１及び第２のトランジスタと、前記第１から第４
のトランジスタとは、１つのチップに形成されている。
【００３７】また、本発明は請求項３１に記載のよう
に、送信信号又は受信信号を処理する回路と、該回路に
発振信号を供給するデバイスとを具備し、該デバイスは
請求項１ないし３０のいずれか一項記載のものであるこ
とを特徴とする通信装置を含む。
に、送信信号又は受信信号を処理する回路と、該回路に
発振信号を供給するデバイスとを具備し、該デバイスは
請求項１ないし３０のいずれか一項記載のものであるこ
とを特徴とする通信装置を含む。
【００３８】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３９】（第１実施形態）図３は、本発明の第１実
施形態によるデバイスを示す図である。図３の（Ａ）は
デバイスの回路図、（Ｂ）はデバイスの回路パターンの
平面図である。
施形態によるデバイスを示す図である。図３の（Ａ）は
デバイスの回路図、（Ｂ）はデバイスの回路パターンの
平面図である。
【００４０】図３（Ａ）に示すデバイスは発振器であ
る。この発振器は電界効果型トランジスタ２０、２つの
キャパシタＣ１、Ｃ２、バイアス抵抗Ｒ及び共振回路２
２を備える。トランジスタ２０のゲートＧとソースＳの
間にキャパシタＣ１が接続され、ドレインＤとソースと
の間にキャパシタＣ２が接続されている。トランジスタ
２０のドレインＤは所定電位（例えば接地電位）に保持
され、ソースはバイアス抵抗Ｒを介して電源配線２５
（例えば、マイナスの電源電圧を供給する）に接続され
ている。共振回路２２はトランジスタ２０のゲートＧに
接続されている。キャパシタＣ１とＣ２は容量分割をな
すもので、トランジスタ２０との組み合わせで所望の周
波数で負性抵抗値を示すような容量値に設定されてい
る。共振回路２２は例えば、スパイラル形のインダクタ
で構成される。
る。この発振器は電界効果型トランジスタ２０、２つの
キャパシタＣ１、Ｃ２、バイアス抵抗Ｒ及び共振回路２
２を備える。トランジスタ２０のゲートＧとソースＳの
間にキャパシタＣ１が接続され、ドレインＤとソースと
の間にキャパシタＣ２が接続されている。トランジスタ
２０のドレインＤは所定電位（例えば接地電位）に保持
され、ソースはバイアス抵抗Ｒを介して電源配線２５
（例えば、マイナスの電源電圧を供給する）に接続され
ている。共振回路２２はトランジスタ２０のゲートＧに
接続されている。キャパシタＣ１とＣ２は容量分割をな
すもので、トランジスタ２０との組み合わせで所望の周
波数で負性抵抗値を示すような容量値に設定されてい
る。共振回路２２は例えば、スパイラル形のインダクタ
で構成される。
【００４１】図３（Ａ）の破線で囲った部分の回路パタ
ーンが同図（Ｂ）に示されている。キャパシタＣ１とＣ
２は同一容量であって、インタディジタルキャパシタで
形成されている。インタディジタルキャパシタＣ１とＣ
２は、これらに共通に設けられた共通電極２３を有す
る。共通電極２３は、バスライン（バスバーともいう）
２４と複数の電極指２６、２８とを有する。バスライン
２４の両側には左右に延びる電極指２６と２８が複数個
形成されている。今、便宜上、バスライン２４から左に
向かう方向を第１の方向と定義し、右に向かう方向を第
２の方向と定義する。第１の方向と第２の方向とは１８
０°異なる。トランジスタ２０のソースＳに隣接する電
極指は、共通電極２３の電極指２６と２８である。電極
指２６と２８はバスライン２４を挟んで一直線状に形成
されている。共通電極２３はくし形電極の一種である。
図示する構成の場合、電極指２６と２８は同一長さであ
り、同一の数だけ設けられている。バスライン２４は直
線状であって、その延長線上にはトランジスタ２０が位
置している。バスライン２４の延長線上に、トランジス
タ２０のソース電極領域Ｓとドレイン電極領域Ｄとが隣
接している。換言すれば、バスライン２４の延びる方向
に、トランジスタ２０のソース電極領域Ｓとドレイン電
極領域Ｄとが並んで配置されている。図３（Ｂ）におい
て、Ｓの参照記号が付されたブロックがソースを構成す
る電極領域を示し、Ｄの参照番号が付されたブロックが
ドレインを構成する電極領域を示している（便宜上Ｓ、
Ｄの参照記号はソースやドレインを指す場合と、ソース
電極領域やドレイン電極領域を指す場合とに共用されて
いる）。バスライン２４は、直線状の配線パターン３０
を介してソース電極領域Ｓに接続されている。図示する
配線パターン３０はバスライン２４と同一幅であるが、
異なる幅であっても良い。例えば、配線パターン３０の
幅はバスライン２４の幅よりも狭い。配線パターン３０
はバスライン２４の一部であると捉えてもよい。バスラ
イン２４の幅と配線パターン３０の幅との関係は、他の
バスラインと配線パターンとにも同様に当てはまる。
ーンが同図（Ｂ）に示されている。キャパシタＣ１とＣ
２は同一容量であって、インタディジタルキャパシタで
形成されている。インタディジタルキャパシタＣ１とＣ
２は、これらに共通に設けられた共通電極２３を有す
る。共通電極２３は、バスライン（バスバーともいう）
２４と複数の電極指２６、２８とを有する。バスライン
２４の両側には左右に延びる電極指２６と２８が複数個
形成されている。今、便宜上、バスライン２４から左に
向かう方向を第１の方向と定義し、右に向かう方向を第
２の方向と定義する。第１の方向と第２の方向とは１８
０°異なる。トランジスタ２０のソースＳに隣接する電
極指は、共通電極２３の電極指２６と２８である。電極
指２６と２８はバスライン２４を挟んで一直線状に形成
されている。共通電極２３はくし形電極の一種である。
図示する構成の場合、電極指２６と２８は同一長さであ
り、同一の数だけ設けられている。バスライン２４は直
線状であって、その延長線上にはトランジスタ２０が位
置している。バスライン２４の延長線上に、トランジス
タ２０のソース電極領域Ｓとドレイン電極領域Ｄとが隣
接している。換言すれば、バスライン２４の延びる方向
に、トランジスタ２０のソース電極領域Ｓとドレイン電
極領域Ｄとが並んで配置されている。図３（Ｂ）におい
て、Ｓの参照記号が付されたブロックがソースを構成す
る電極領域を示し、Ｄの参照番号が付されたブロックが
ドレインを構成する電極領域を示している（便宜上Ｓ、
Ｄの参照記号はソースやドレインを指す場合と、ソース
電極領域やドレイン電極領域を指す場合とに共用されて
いる）。バスライン２４は、直線状の配線パターン３０
を介してソース電極領域Ｓに接続されている。図示する
配線パターン３０はバスライン２４と同一幅であるが、
異なる幅であっても良い。例えば、配線パターン３０の
幅はバスライン２４の幅よりも狭い。配線パターン３０
はバスライン２４の一部であると捉えてもよい。バスラ
イン２４の幅と配線パターン３０の幅との関係は、他の
バスラインと配線パターンとにも同様に当てはまる。
【００４２】共通電極２３とくし形電極３１とでインタ
ディジタルキャパシタＣ１が形成されている。同様に、
共通電極２３とくし形電極３５とてインタディジタルキ
ャパシタＣ２が形成されている。くし形電極３１は、バ
スライン３２とこれから第２の方向に延びる複数の電極
指３４とを有する。共通電極２３の電極指２６とくし形
電極３１の電極指３４とは交互に配置されている。バス
ライン３２は、略Ｌ字状の配線パターン４０を介してト
ランジスタ２０の制御端子であるゲートＧに接続されて
いる。くし形電極３５は、バスライン３６とこれから第
１の方向に延びる複数の電極指３８とを有する。共通電
極２３の電極指２８とくし形電極３５の電極指３８とは
交互に配置されている。バスライン３６は、略Ｌ字状の
配線パターン４２を介してトランジスタ２０のドレイン
電極領域Ｄに接続されている。図３（Ｂ）では略Ｌ字状
の配線パターン４０と４２は、バスライン３２と３６と
同じ幅で図示してあるが、異なる幅であっても良い。例
えば、配線パターン４０、４２はバスライン３２、３６
よりも幅が狭い。
ディジタルキャパシタＣ１が形成されている。同様に、
共通電極２３とくし形電極３５とてインタディジタルキ
ャパシタＣ２が形成されている。くし形電極３１は、バ
スライン３２とこれから第２の方向に延びる複数の電極
指３４とを有する。共通電極２３の電極指２６とくし形
電極３１の電極指３４とは交互に配置されている。バス
ライン３２は、略Ｌ字状の配線パターン４０を介してト
ランジスタ２０の制御端子であるゲートＧに接続されて
いる。くし形電極３５は、バスライン３６とこれから第
１の方向に延びる複数の電極指３８とを有する。共通電
極２３の電極指２８とくし形電極３５の電極指３８とは
交互に配置されている。バスライン３６は、略Ｌ字状の
配線パターン４２を介してトランジスタ２０のドレイン
電極領域Ｄに接続されている。図３（Ｂ）では略Ｌ字状
の配線パターン４０と４２は、バスライン３２と３６と
同じ幅で図示してあるが、異なる幅であっても良い。例
えば、配線パターン４０、４２はバスライン３２、３６
よりも幅が狭い。
【００４３】なお、上記電極パターンや配線パターンは
シリコンや半絶縁性ＧａＡｓなどの半導体基板４５上に
形成される。図３（Ｂ）では、半導体基板４５の１つの
コーナー部のみを図示してある。電極パターンや配線パ
ターンの材料として代表的なものを挙げると、アルミニ
ウム、金、銅などである。また、配線パターンや電極パ
ターンを含む半導体基板上に、ポリイミドや酸化シリコ
ンなどの絶縁性の膜を形成してもよい。
シリコンや半絶縁性ＧａＡｓなどの半導体基板４５上に
形成される。図３（Ｂ）では、半導体基板４５の１つの
コーナー部のみを図示してある。電極パターンや配線パ
ターンの材料として代表的なものを挙げると、アルミニ
ウム、金、銅などである。また、配線パターンや電極パ
ターンを含む半導体基板上に、ポリイミドや酸化シリコ
ンなどの絶縁性の膜を形成してもよい。
【００４４】上記第１実施形態の主な効果を列挙する
と、次の通りである。
と、次の通りである。
【００４５】第１に、図３（Ｂ）に示す構成の共通電極
２３を用いているため、インタディジタルキャパシタＣ
１とＣ２を接続する配線が不要である。よって、従来は
２つのインタディジタルキャパシタを接続する配線に起
因した寄生インダクタンスが存在していたが、本実施例
ではこのような寄生インダクタンスは極めて小さい。よ
って、所望の発振周波数で安定した発振動作を実現する
ことができる。第２に、図３（Ｂ）に示す構成の共通電
極２３を用いたため、２つのインタディジタルキャパシ
タは従来よりも狭い（小さな）領域で形成することがで
きる。よって、半導体基板４５上の占有面積を削減する
ことができ、また、半導体基板４５を小型化することが
できる。また、小型化により、トランジスタ２０との接
続配線長を短くすることができ、これらに寄生するイン
ダクタンスは小さい。よって、所望の発振周波数で安定
した発振動作を実現することができる。第３に、インタ
ディジタルキャパシタＣ１とＣ２を構成する電極パター
ンは、共通電極２３のバスライン２４を中心にして線対
称である。これにより、高周波回路で要求される回路パ
ターンの対称性を容易に実現することができる。第４
に、ソース電極領域Ｓと同じ電位となる電極指２６と２
８がソース電極領域Ｓに隣接する（換言すれば、最も近
い）電極指である。これにより、トランジスタ２０のソ
ースＳとゲートＧとの間、及びソースＳとドレインＤと
の間のフリンジング容量を減らすことができる。なお、
フリンジング容量が問題とならない大きさであるなら
ば、ソース電極領域Ｓに最も近い電極指は電極指３４と
３８であるように、図３（Ｂ）の配置を変更してもよ
い。第５に、略Ｌ字状の配線パターン４０と４２はほぼ
対称なので、トランジスタ２０までの配線を含む回路パ
ターンを対称に形成することができ、高周波回路に適し
ている。
２３を用いているため、インタディジタルキャパシタＣ
１とＣ２を接続する配線が不要である。よって、従来は
２つのインタディジタルキャパシタを接続する配線に起
因した寄生インダクタンスが存在していたが、本実施例
ではこのような寄生インダクタンスは極めて小さい。よ
って、所望の発振周波数で安定した発振動作を実現する
ことができる。第２に、図３（Ｂ）に示す構成の共通電
極２３を用いたため、２つのインタディジタルキャパシ
タは従来よりも狭い（小さな）領域で形成することがで
きる。よって、半導体基板４５上の占有面積を削減する
ことができ、また、半導体基板４５を小型化することが
できる。また、小型化により、トランジスタ２０との接
続配線長を短くすることができ、これらに寄生するイン
ダクタンスは小さい。よって、所望の発振周波数で安定
した発振動作を実現することができる。第３に、インタ
ディジタルキャパシタＣ１とＣ２を構成する電極パター
ンは、共通電極２３のバスライン２４を中心にして線対
称である。これにより、高周波回路で要求される回路パ
ターンの対称性を容易に実現することができる。第４
に、ソース電極領域Ｓと同じ電位となる電極指２６と２
８がソース電極領域Ｓに隣接する（換言すれば、最も近
い）電極指である。これにより、トランジスタ２０のソ
ースＳとゲートＧとの間、及びソースＳとドレインＤと
の間のフリンジング容量を減らすことができる。なお、
フリンジング容量が問題とならない大きさであるなら
ば、ソース電極領域Ｓに最も近い電極指は電極指３４と
３８であるように、図３（Ｂ）の配置を変更してもよ
い。第５に、略Ｌ字状の配線パターン４０と４２はほぼ
対称なので、トランジスタ２０までの配線を含む回路パ
ターンを対称に形成することができ、高周波回路に適し
ている。
【００４６】なお、図３（Ｂ）において、電極指２６と
２８を略Ｌ字状の配線パターン４０及び４２のゲートＧ
あるいはドレインＤへの接続部に近接させることで、こ
の部分もインタディジタルキャパシタとして機能させる
ことも可能である。ただし、その場合は電極指２６とゲ
ートＧに接続される略Ｌ字状の配線パターン４０との間
隔と、電極指２８とソースＳに接続されている略Ｌ字状
の配線パターン４２の間隔とでは、ゲート電極とソース
電極の位置がずれている分だけ、差ができてしまう。Ｃ
１とＣ２を同じ容量にする必要がある場合は、この差を
無くすために、略Ｌ字状の配線パターン４０あるいは４
２の少なくとも一方が他方と同程度の位置に来るよう
に、トランジスタ２０の直前でクランクさせるなどし
て、レイアウトで最適化すればよい。
２８を略Ｌ字状の配線パターン４０及び４２のゲートＧ
あるいはドレインＤへの接続部に近接させることで、こ
の部分もインタディジタルキャパシタとして機能させる
ことも可能である。ただし、その場合は電極指２６とゲ
ートＧに接続される略Ｌ字状の配線パターン４０との間
隔と、電極指２８とソースＳに接続されている略Ｌ字状
の配線パターン４２の間隔とでは、ゲート電極とソース
電極の位置がずれている分だけ、差ができてしまう。Ｃ
１とＣ２を同じ容量にする必要がある場合は、この差を
無くすために、略Ｌ字状の配線パターン４０あるいは４
２の少なくとも一方が他方と同程度の位置に来るよう
に、トランジスタ２０の直前でクランクさせるなどし
て、レイアウトで最適化すればよい。
【００４７】このように構成することで、略Ｌ字状の配
線パターン４０、４２と、電極指２６、２８どの間がキ
ャパシタとして有効に利用できるうえ、配線パターン４
０、４２の縦方向（電極指と直角方向）の距離が短くな
るので、その部分のインダクタンス成分も低減すること
ができる。
線パターン４０、４２と、電極指２６、２８どの間がキ
ャパシタとして有効に利用できるうえ、配線パターン４
０、４２の縦方向（電極指と直角方向）の距離が短くな
るので、その部分のインダクタンス成分も低減すること
ができる。
【００４８】（第１実施形態の変形例）図４（Ａ）は上
記第１実施形態の第１の変形例を示す図、図４（Ｂ）は
上記第１実施形態の第２の変形例を示す図である。な
お、図中、図３に示す構成要素と同一のものには同一の
参照番号を付してある。第１及び第２の変形例はいずれ
も、インタディジタルキャパシタＣ１とＣ２の容量が異
なる場合（（Ａ）も（Ｂ）もＣ２＞Ｃ１）である。
記第１実施形態の第１の変形例を示す図、図４（Ｂ）は
上記第１実施形態の第２の変形例を示す図である。な
お、図中、図３に示す構成要素と同一のものには同一の
参照番号を付してある。第１及び第２の変形例はいずれ
も、インタディジタルキャパシタＣ１とＣ２の容量が異
なる場合（（Ａ）も（Ｂ）もＣ２＞Ｃ１）である。
【００４９】図４（Ａ）は、インタディジタルキャパシ
タＣ１とＣ２の電極指の数を異ならせることで異なる容
量を実現する構成である。共通電極１２３は半絶縁性Ｇ
ａＡｓなどの半導体基板上に形成されたバスライン１２
４と、バスライン１２４から第１の方向に延びるｍ本の
電極指２６と、バスライン１２４から第２の方向に延び
るｎ本の電極指２８とを有するくし形電極である。な
お、ｍもｎも自然数であり、図４（Ａ）の場合ではｍ＝
４、ｎ＝６である。電極指２６に対向していない（ｎ−
ｍ）本の電極指２８は、トランジスタ２０から遠い方に
形成されている。インタディジタルキャパシタＣ２を形
成するくし形電極１３５は、バスライン３６とｎ本の電
極指３８とを有する。くし形電極１３５のｎ本の電極指
３８は、共通電極１２３の電極指２８と交互に配置され
ている。上述したようにｎ＞ｍなので、インタディジタ
ルキャパシタＣ２の容量はインタディジタルキャパシタ
Ｃ１の容量よりも大きい。
タＣ１とＣ２の電極指の数を異ならせることで異なる容
量を実現する構成である。共通電極１２３は半絶縁性Ｇ
ａＡｓなどの半導体基板上に形成されたバスライン１２
４と、バスライン１２４から第１の方向に延びるｍ本の
電極指２６と、バスライン１２４から第２の方向に延び
るｎ本の電極指２８とを有するくし形電極である。な
お、ｍもｎも自然数であり、図４（Ａ）の場合ではｍ＝
４、ｎ＝６である。電極指２６に対向していない（ｎ−
ｍ）本の電極指２８は、トランジスタ２０から遠い方に
形成されている。インタディジタルキャパシタＣ２を形
成するくし形電極１３５は、バスライン３６とｎ本の電
極指３８とを有する。くし形電極１３５のｎ本の電極指
３８は、共通電極１２３の電極指２８と交互に配置され
ている。上述したようにｎ＞ｍなので、インタディジタ
ルキャパシタＣ２の容量はインタディジタルキャパシタ
Ｃ１の容量よりも大きい。
【００５０】図４（Ｂ）は、インタディジタルキャパシ
タＣ１とＣ２の電極指の長さを異ならせることで異なる
容量を実現する構成である。共通電極１２３は半絶縁性
ＧａＡｓなどの半導体基板上に形成されたバスライン２
４と、バスライン２４から第１の方向に延びる電極指２
６と、バスライン２４から第２の方向に延びる同数の電
極指１２８とを有する。各電極指１２８は同一の長さで
あるが、電極指２６よりも長い。インタディジタルキャ
パシタＣ２を構成するくし形電極２３５は、バスライン
１３６と電極指１３８とを有する。電極指１３６は電極
指１２８に対応した長さ（例えば同一長さ）である。バ
スライン１３６は、略Ｌ字状の配線パターン１４２を介
してトランジスタのドレイン電極領域Ｄに接続されてい
る。
タＣ１とＣ２の電極指の長さを異ならせることで異なる
容量を実現する構成である。共通電極１２３は半絶縁性
ＧａＡｓなどの半導体基板上に形成されたバスライン２
４と、バスライン２４から第１の方向に延びる電極指２
６と、バスライン２４から第２の方向に延びる同数の電
極指１２８とを有する。各電極指１２８は同一の長さで
あるが、電極指２６よりも長い。インタディジタルキャ
パシタＣ２を構成するくし形電極２３５は、バスライン
１３６と電極指１３８とを有する。電極指１３６は電極
指１２８に対応した長さ（例えば同一長さ）である。バ
スライン１３６は、略Ｌ字状の配線パターン１４２を介
してトランジスタのドレイン電極領域Ｄに接続されてい
る。
【００５１】図４（Ａ）、（Ｂ）に示す構成も第１実施
形態と同様の効果を奏する。
形態と同様の効果を奏する。
【００５２】次に図５を参照して、インタディジタルキ
ャパシタの容量について説明する。図５は一対のくし形
電極で構成されるインタディジタルキャパシタを示す図
である。図示する電極パターンは、半絶縁性ＧａＡｓな
どの半導体基板上に形成されている。図示するパラメー
タは次の通りである。Ｌ１はインタディジタルキャパシ
タの長さである。Ｌ２は、電極指の長さである。Ｎは電
極指の総数である。Ｗは電極指の幅である。Ｐは隣接す
る電極指間の距離（ピッチ）である。これらのパラメー
タに次の寸法を設定した場合の容量は約０．０５ｐＦで
ある：Ｌ１≒６０μｍ、Ｌ２＝５０μｍ、Ｗ＝２μｍ、
Ｐ＝２μｍ、Ｎ＝１６本。インタディジタルキャパシタ
の容量は上記パラメータのうち、Ｌ１（Ｎ）を変化させ
た場合の例が図４（Ａ）で、Ｌ２を変化させた場合の例
が図４（Ｂ）である。
ャパシタの容量について説明する。図５は一対のくし形
電極で構成されるインタディジタルキャパシタを示す図
である。図示する電極パターンは、半絶縁性ＧａＡｓな
どの半導体基板上に形成されている。図示するパラメー
タは次の通りである。Ｌ１はインタディジタルキャパシ
タの長さである。Ｌ２は、電極指の長さである。Ｎは電
極指の総数である。Ｗは電極指の幅である。Ｐは隣接す
る電極指間の距離（ピッチ）である。これらのパラメー
タに次の寸法を設定した場合の容量は約０．０５ｐＦで
ある：Ｌ１≒６０μｍ、Ｌ２＝５０μｍ、Ｗ＝２μｍ、
Ｐ＝２μｍ、Ｎ＝１６本。インタディジタルキャパシタ
の容量は上記パラメータのうち、Ｌ１（Ｎ）を変化させ
た場合の例が図４（Ａ）で、Ｌ２を変化させた場合の例
が図４（Ｂ）である。
【００５３】（第２実施形態）図６は、本発明の第２実
施形態によるデバイスを示す図である。図示するデバイ
スは差動発振器であって、図６（Ａ）は差動発振器の回
路図、図６（Ｂ）は図６（Ａ）の破線部分で囲んだ回路
部分のレイアウトを示す図である。なお、前述した構成
要素と同一のものには同一の参照番号を付してある。
施形態によるデバイスを示す図である。図示するデバイ
スは差動発振器であって、図６（Ａ）は差動発振器の回
路図、図６（Ｂ）は図６（Ａ）の破線部分で囲んだ回路
部分のレイアウトを示す図である。なお、前述した構成
要素と同一のものには同一の参照番号を付してある。
【００５４】図６（Ａ）に示すように、差動発振器はト
ランジスタ２０、インタディジタルキャパシタＣ１、Ｃ
２、共振回路５６及びバイアス抵抗Ｒ１を含む第１の回
路部と、トランジスタ５０、インタディジタルキャパシ
タＣ３、Ｃ４、共振回路５８及びバイアス抵抗Ｒ２を含
む第２の回路部とを備える。トランジスタ２０と５０の
ドレインＤは共通に接続され、基準電位（例えばグラン
ド電位）に設定されている。キャパシタＣ２とＣ３は相
互に接続され、同相発振を防止するために仮想接地点Ｖ
Ｇで接地される。共振回路５６と５８は相互に接続さ
れ、それぞれインダクタを含む。バイアス抵抗Ｒ１とＲ
２は電源配線２５に接続されている。
ランジスタ２０、インタディジタルキャパシタＣ１、Ｃ
２、共振回路５６及びバイアス抵抗Ｒ１を含む第１の回
路部と、トランジスタ５０、インタディジタルキャパシ
タＣ３、Ｃ４、共振回路５８及びバイアス抵抗Ｒ２を含
む第２の回路部とを備える。トランジスタ２０と５０の
ドレインＤは共通に接続され、基準電位（例えばグラン
ド電位）に設定されている。キャパシタＣ２とＣ３は相
互に接続され、同相発振を防止するために仮想接地点Ｖ
Ｇで接地される。共振回路５６と５８は相互に接続さ
れ、それぞれインダクタを含む。バイアス抵抗Ｒ１とＲ
２は電源配線２５に接続されている。
【００５５】インタディジタルキャパシタＣ１〜Ｃ４
は、図６（Ｂ）に示す３つの共通電極２２３、３３３及
び４３３を含む。便宜上、共通電極２２３、３３３及び
４３３をそれぞれ第１、第３及び第２の共通電極という
場合がある。共通電極２２３はインタディジタルキャパ
シタＣ１とＣ２に関係し、共通電極３３３はインタディ
ジタルキャパシタＣ２とＣ３に関係し、共通電極４３３
はインタディジタルキャパシタＣ３とＣ４に関係する。
共通電極２２３はバスライン２４と第１及び第２の方向
に延びる電極指２６、２８を有する。バスライン２４
は、直線状の配線パターン３０を介してトランジスタ２
０のソース電極領域Ｓに接続されている。共通電極３３
３はバスライン３２４と、これから第１及び第２の方向
にそれぞれ延びる電極指３２６及び３２８を有する。電
極指２８と３２６は交互に配置され、インタディジタル
キャパシタＣ２を形成する。共通電極４３３はバスライ
ン４２４と、これから第１及び第２の方向にそれぞれ延
びる電極指４２６及び４２８を有する。電極指３２８と
４２６は交互に配置され、インタディジタルキャパシタ
Ｃ３を形成する。バスライン４２４は、直線状の配線パ
ターン１３０を介してトランジスタ５０のソース電極領
域Ｓに接続されている。くし形電極３３５はバスライン
２３６と、これから第１の方向に延びる電極指２３８を
有する。電極指４２８と２３８は交互に配置され、イン
タディジタルキャパシタＣ４を形成する。バスライン２
３６は略Ｌ字状の配線パターン２４２を介して、トラン
ジスタ５０のゲートに接続されている。トランジスタ２
０と５０のドレイン電極領域Ｄ同士は、直線状の配線パ
ターン５２を介して相互に接続されている。
は、図６（Ｂ）に示す３つの共通電極２２３、３３３及
び４３３を含む。便宜上、共通電極２２３、３３３及び
４３３をそれぞれ第１、第３及び第２の共通電極という
場合がある。共通電極２２３はインタディジタルキャパ
シタＣ１とＣ２に関係し、共通電極３３３はインタディ
ジタルキャパシタＣ２とＣ３に関係し、共通電極４３３
はインタディジタルキャパシタＣ３とＣ４に関係する。
共通電極２２３はバスライン２４と第１及び第２の方向
に延びる電極指２６、２８を有する。バスライン２４
は、直線状の配線パターン３０を介してトランジスタ２
０のソース電極領域Ｓに接続されている。共通電極３３
３はバスライン３２４と、これから第１及び第２の方向
にそれぞれ延びる電極指３２６及び３２８を有する。電
極指２８と３２６は交互に配置され、インタディジタル
キャパシタＣ２を形成する。共通電極４３３はバスライ
ン４２４と、これから第１及び第２の方向にそれぞれ延
びる電極指４２６及び４２８を有する。電極指３２８と
４２６は交互に配置され、インタディジタルキャパシタ
Ｃ３を形成する。バスライン４２４は、直線状の配線パ
ターン１３０を介してトランジスタ５０のソース電極領
域Ｓに接続されている。くし形電極３３５はバスライン
２３６と、これから第１の方向に延びる電極指２３８を
有する。電極指４２８と２３８は交互に配置され、イン
タディジタルキャパシタＣ４を形成する。バスライン２
３６は略Ｌ字状の配線パターン２４２を介して、トラン
ジスタ５０のゲートに接続されている。トランジスタ２
０と５０のドレイン電極領域Ｄ同士は、直線状の配線パ
ターン５２を介して相互に接続されている。
【００５６】図６（Ｂ）の回路パターンは、第３の共通
電極３３３を中心にして線対称である。つまり、インタ
ディジタルキャパシタＣ１〜Ｃ４の電極パターンが対称
に形成されていることのみならず、トランジスタ２０と
５０を含めた部分も対称に形成されている。従って、ト
ランジスタ２０を含む第１の回路部とトランジスタ５０
を含む第２の回路部との間の信号は完全反転位相とな
り、非対称性に起因した位相差が発生しない。加えて、
トランジスタ２０と共通電極２２３とは極めて短い直線
配線パターン３０で接続され、同様にトランジスタ５０
と共通電極４３３とは極めて短い配線パターン１３０で
接続されている。また。Ｌ字状の配線パターン４０と２
４２も短い配線である。よって、配線に寄生するインダ
クタンスは極めて小さく、キャパシタＣ１〜Ｃ４は所望
の容量値である。よって、正確な発振周波数を得ること
ができる。
電極３３３を中心にして線対称である。つまり、インタ
ディジタルキャパシタＣ１〜Ｃ４の電極パターンが対称
に形成されていることのみならず、トランジスタ２０と
５０を含めた部分も対称に形成されている。従って、ト
ランジスタ２０を含む第１の回路部とトランジスタ５０
を含む第２の回路部との間の信号は完全反転位相とな
り、非対称性に起因した位相差が発生しない。加えて、
トランジスタ２０と共通電極２２３とは極めて短い直線
配線パターン３０で接続され、同様にトランジスタ５０
と共通電極４３３とは極めて短い配線パターン１３０で
接続されている。また。Ｌ字状の配線パターン４０と２
４２も短い配線である。よって、配線に寄生するインダ
クタンスは極めて小さく、キャパシタＣ１〜Ｃ４は所望
の容量値である。よって、正確な発振周波数を得ること
ができる。
【００５７】なお、インタディジタルキャパシタＣ１〜
Ｃ４はすべて同一容量である必要はなく、異なる容量値
であってもよい。容量を変えるために、前述した図４
（Ａ）や（Ｂ）のような電極パターンを図６（Ｂ）に示
す回路パターンに適用することは可能である。
Ｃ４はすべて同一容量である必要はなく、異なる容量値
であってもよい。容量を変えるために、前述した図４
（Ａ）や（Ｂ）のような電極パターンを図６（Ｂ）に示
す回路パターンに適用することは可能である。
【００５８】（第３実施形態）図７は、本発明の第３実
施形態によるデバイスの平面図である。図示するデバイ
スは、図６（Ａ）の破線部分の回路を、図６（Ｂ）とは
異なる回路パターンで実現するものである。なお、図
中、前述した構成要素と同一のものには同一の参照番号
を付してある。
施形態によるデバイスの平面図である。図示するデバイ
スは、図６（Ａ）の破線部分の回路を、図６（Ｂ）とは
異なる回路パターンで実現するものである。なお、図
中、前述した構成要素と同一のものには同一の参照番号
を付してある。
【００５９】図示するデバイスは、トランジスタ２０及
び５０と、トランジスタ２０に接続される第１及び第２
のインタディジタルキャパシタＣ１、Ｃ２と、第２のト
ランジスタ５０に接続される第３及び第4のインタディ
ジタルキャパシタＣ３、Ｃ４とを有する。第１及び第２
のインタディジタルキャパシタＣ１、Ｃ２は直線状のバ
スライン２４を含む第１の共通電極１２３を有し、第３
及び第４のインタディジタルキャパシタＣ３、Ｃ４は直
線状のバスライン５２４を含む第２の共通電極５２３を
有する。第１の共通電極１２３のバスライン２４と第２
の共通電極５２３のバスライン５２４は一直線状に配置
されている。第１の共通電極１２３と第2の共通電極５
２３との間に、トランジスタ２０と５０が隣接して配置
されている。第１の共通電極１２３と第２の共通電極５
２３を結ぶ直線上に、トランジスタ２０の電極領域Ｓ、
Ｄとトランジスタ５０の電極領域Ｓ、Ｄとが位置してい
る。
び５０と、トランジスタ２０に接続される第１及び第２
のインタディジタルキャパシタＣ１、Ｃ２と、第２のト
ランジスタ５０に接続される第３及び第4のインタディ
ジタルキャパシタＣ３、Ｃ４とを有する。第１及び第２
のインタディジタルキャパシタＣ１、Ｃ２は直線状のバ
スライン２４を含む第１の共通電極１２３を有し、第３
及び第４のインタディジタルキャパシタＣ３、Ｃ４は直
線状のバスライン５２４を含む第２の共通電極５２３を
有する。第１の共通電極１２３のバスライン２４と第２
の共通電極５２３のバスライン５２４は一直線状に配置
されている。第１の共通電極１２３と第2の共通電極５
２３との間に、トランジスタ２０と５０が隣接して配置
されている。第１の共通電極１２３と第２の共通電極５
２３を結ぶ直線上に、トランジスタ２０の電極領域Ｓ、
Ｄとトランジスタ５０の電極領域Ｓ、Ｄとが位置してい
る。
【００６０】第１の共通電極１２３は、バスライン２４
の両側から延びる複数の電極指２６、２８を有する。電
極指２６は、くし形電極３１のバスライン３２から延び
る電極指と交互に配置されている。同様に、電極指２８
は、くし形電極３５のバスライン３６から延びる電極指
と交互に配置されている。共通電極５２３の電極指５２
６は、くし形電極５３１のバスライン５３２から延びる
電極指５２６と交互に配置され、インタディジタルキャ
パシタＣ４が形成されている。同様に、共通電極５２３
の電極指５２８は、くし形電極５３５のバスライン５３
６から延びる電極指５３８と交互に配置され、インタデ
ィジタルキャパシタＣ３が形成されている。バスライン
５３４は、略Ｌ字状の配線パターン５４０を介してトラ
ンジスタ５０のゲートＧに接続されている。バスライン
３６とバスライン５３６は、直線状の配線パターン５６
０で相互に接続されている。トランジスタ２０と５０の
ドレイン電極領域Ｄは、直線状の配線パターン５５０で
相互に接続されている。
の両側から延びる複数の電極指２６、２８を有する。電
極指２６は、くし形電極３１のバスライン３２から延び
る電極指と交互に配置されている。同様に、電極指２８
は、くし形電極３５のバスライン３６から延びる電極指
と交互に配置されている。共通電極５２３の電極指５２
６は、くし形電極５３１のバスライン５３２から延びる
電極指５２６と交互に配置され、インタディジタルキャ
パシタＣ４が形成されている。同様に、共通電極５２３
の電極指５２８は、くし形電極５３５のバスライン５３
６から延びる電極指５３８と交互に配置され、インタデ
ィジタルキャパシタＣ３が形成されている。バスライン
５３４は、略Ｌ字状の配線パターン５４０を介してトラ
ンジスタ５０のゲートＧに接続されている。バスライン
３６とバスライン５３６は、直線状の配線パターン５６
０で相互に接続されている。トランジスタ２０と５０の
ドレイン電極領域Ｄは、直線状の配線パターン５５０で
相互に接続されている。
【００６１】図７に示す回路パターンは、完全な線対称
である。従って、高周波回路に要求される回路パターン
の対称性を満足する。トランジスタ２０と５０との距離
は近接しており、換言すればドレイン電極領域Ｄ同士を
接続する配線パターン５５０は非常に短いので、配線パ
ターン５５０に寄生するインダクタンスは非常に小さ
い。２つの共通電極１２３と５２３を用いているため、
チップに占める占有面積は比較的小さくて済む。更に、
第１実施形態と同様に、トランジスタ２０及び５０に係
るフリンジング容量を減少させることができる。
である。従って、高周波回路に要求される回路パターン
の対称性を満足する。トランジスタ２０と５０との距離
は近接しており、換言すればドレイン電極領域Ｄ同士を
接続する配線パターン５５０は非常に短いので、配線パ
ターン５５０に寄生するインダクタンスは非常に小さ
い。２つの共通電極１２３と５２３を用いているため、
チップに占める占有面積は比較的小さくて済む。更に、
第１実施形態と同様に、トランジスタ２０及び５０に係
るフリンジング容量を減少させることができる。
【００６２】なお、インタディジタルキャパシタＣ１〜
Ｃ４はすべて同一容量である必要はなく、異なる容量値
であってもよい。容量を変えるために、前述した図４
（Ａ）や（Ｂ）のような電極パターンを図６（Ｂ）に示
す回路パターンに適用することは可能である。
Ｃ４はすべて同一容量である必要はなく、異なる容量値
であってもよい。容量を変えるために、前述した図４
（Ａ）や（Ｂ）のような電極パターンを図６（Ｂ）に示
す回路パターンに適用することは可能である。
【００６３】（第４実施形態）図８は、本発明の第４実
施形態によるデバイスの回路図である。図示するデバイ
スは、チップ１００上に形成された差動型発振器を有す
るＭＭＩＣデバイスである。参照番号１００はまた、こ
のデバイスのパッケージを示している。半絶縁性ＧａＡ
ｓなどの基板上に、図８に示す回路が形成される。な
お、図８中、前述した構成要素と同一のものには同一の
参照番号を付してある。
施形態によるデバイスの回路図である。図示するデバイ
スは、チップ１００上に形成された差動型発振器を有す
るＭＭＩＣデバイスである。参照番号１００はまた、こ
のデバイスのパッケージを示している。半絶縁性ＧａＡ
ｓなどの基板上に、図８に示す回路が形成される。な
お、図８中、前述した構成要素と同一のものには同一の
参照番号を付してある。
【００６４】この差動発振器の基本構成は、図６（Ａ）
の回路構成と同じである。２つの発振出力はソースフォ
ロワのトランジスタ６２、６４を介して外部に取り出さ
れる。詳細は次の通りである。トランジスタ２０のゲー
トＧは、ＤＣカット用のインタディジタルキャパシタＣ
１２を介して、ソースフォロワのＦＥＴトランジスタ６
２のゲートに接続されている。トランジスタ６２のドレ
インは接地され、ソースはバイアス抵抗Ｒ３を介して電
源端子７２に接続されるとともに、ＤＣカット用のイン
タディジタルキャパシタＣ１１を介して出力端子６８に
接続されている。トランジスタ５０のゲートＧは、ＤＣ
カット用のインタディジタルキャパシタＣ１３を介し
て、ソースフォロワのＦＥＴトランジスタ６４のゲート
に接続されている。トランジスタ６４のドレインは接地
され、ソースはバイアス抵抗Ｒ４を介して電源端子７２
に接続されるとともに、ＤＣカット用のインタディジタ
ルキャパシタＣ１４を介して反転出力端子７０に接続さ
れている。
の回路構成と同じである。２つの発振出力はソースフォ
ロワのトランジスタ６２、６４を介して外部に取り出さ
れる。詳細は次の通りである。トランジスタ２０のゲー
トＧは、ＤＣカット用のインタディジタルキャパシタＣ
１２を介して、ソースフォロワのＦＥＴトランジスタ６
２のゲートに接続されている。トランジスタ６２のドレ
インは接地され、ソースはバイアス抵抗Ｒ３を介して電
源端子７２に接続されるとともに、ＤＣカット用のイン
タディジタルキャパシタＣ１１を介して出力端子６８に
接続されている。トランジスタ５０のゲートＧは、ＤＣ
カット用のインタディジタルキャパシタＣ１３を介し
て、ソースフォロワのＦＥＴトランジスタ６４のゲート
に接続されている。トランジスタ６４のドレインは接地
され、ソースはバイアス抵抗Ｒ４を介して電源端子７２
に接続されるとともに、ＤＣカット用のインタディジタ
ルキャパシタＣ１４を介して反転出力端子７０に接続さ
れている。
【００６５】破線５７で囲んだ回路部分は、図６（Ａ）
の共振回路５６と５８に相当する。発振回路５７は、ス
パイラル形の２つのインダクタと２つのダイオードとを
備える。ダイオードの接続点は、外部接続用の端子６６
に接続されている。この端子６６は、周波数制御用端子
である。端子６６に印加する電圧を応じて、発振周波数
を変化させることができる。
の共振回路５６と５８に相当する。発振回路５７は、ス
パイラル形の２つのインダクタと２つのダイオードとを
備える。ダイオードの接続点は、外部接続用の端子６６
に接続されている。この端子６６は、周波数制御用端子
である。端子６６に印加する電圧を応じて、発振周波数
を変化させることができる。
【００６６】図８の回路を図６（Ｂ）や図７に示す回路
バターンを用いて実現できるので、発振周波数の精度が
極めて良いミリ波電圧制御発振器を提供することができ
る。
バターンを用いて実現できるので、発振周波数の精度が
極めて良いミリ波電圧制御発振器を提供することができ
る。
【００６７】（第５実施形態）図９は、本発明の第５実
施形態による通信装置の構成を示す図である。図９
（Ａ）は伝送レートが１０Ｇｂｐｓ以上の光通信装置の
例を示し、同図（Ｂ）はミリ波無線送信装置の例を示
す。
施形態による通信装置の構成を示す図である。図９
（Ａ）は伝送レートが１０Ｇｂｐｓ以上の光通信装置の
例を示し、同図（Ｂ）はミリ波無線送信装置の例を示
す。
【００６８】図９（Ａ）に示す光通信装置は、光ファイ
バ１０１に接続された光検出ダイオード１０２、プリア
ンプ１０３、クロック抽出ＩＣ１０４及び発振器１０５
を有する。この発振器１０５が本発明による発振器であ
る。光ファイバ１０１から受信した光信号は光検出フォ
トダイオード１０２で電気信号に変換され、プリアンプ
１０３で増幅される。クロック抽出ＩＣ１０４は、発振
器１０５の発振周波数に同期して、プリアンプ１０３の
出力からクロックを抽出する。
バ１０１に接続された光検出ダイオード１０２、プリア
ンプ１０３、クロック抽出ＩＣ１０４及び発振器１０５
を有する。この発振器１０５が本発明による発振器であ
る。光ファイバ１０１から受信した光信号は光検出フォ
トダイオード１０２で電気信号に変換され、プリアンプ
１０３で増幅される。クロック抽出ＩＣ１０４は、発振
器１０５の発振周波数に同期して、プリアンプ１０３の
出力からクロックを抽出する。
【００６９】図９（Ｂ）において、図示しない内部回路
から供給されたＩＦ信号をＩＦ信号処理回路１１５で処
理して、アップコンバートミキサ１１３に送られる。ミ
キサ１１３は、本発明の発振器１１４が出力する発振信
号をＩＦ信号に重畳する。高い周波数に変換された信号
は、送信アンプ１１２で増幅されたアンテナ１１１から
送信される。
から供給されたＩＦ信号をＩＦ信号処理回路１１５で処
理して、アップコンバートミキサ１１３に送られる。ミ
キサ１１３は、本発明の発振器１１４が出力する発振信
号をＩＦ信号に重畳する。高い周波数に変換された信号
は、送信アンプ１１２で増幅されたアンテナ１１１から
送信される。
【００７０】
【発明の効果】以上説明したように、本発明によれば、
配線の寄生インダクタンスが小さく容易に回路パターン
の対称性を実現できるインタディジタルキャパシタを備
えたデバイスを提供することができる。
配線の寄生インダクタンスが小さく容易に回路パターン
の対称性を実現できるインタディジタルキャパシタを備
えたデバイスを提供することができる。
【図１】インタディジタルキャパシタの平面図である。
【図２】インタディジタルキャパシタの一適用例を示す
図である。
図である。
【図３】本発明の第１実施形態を示す図である。
【図４】本発明の第１実施形態の第１の変形例（Ａ）及
び第２の変形例（Ｂ）を示す図である。
び第２の変形例（Ｂ）を示す図である。
【図５】インタディジタルキャパシタの容量を説明する
ための図である。
ための図である。
【図６】本発明の第２実施形態を示す図である。
【図７】本発明の第３実施形態を示す図である。
【図８】本発明の第４実施形態を示す図である。
【図９】本発明の第５実施形態を示す図である。
１０、１２ くし形電極
２０ トランジスタ
２２ 共振回路
２３ 共通電極
２４ バスライン
２５ 電源配線
２６、２８ 電極指
３０ 直線状の配線パターン
３１ くし形電極
３２ バスライン
３４ 電極指
３５ くし形電極
３６ バスライン
３８ 電極指
４０、４２ 略Ｌ字状配線パターン
４５ 半導体基板
５０ トランジスタ
５２ 直線状の配線パターン
５６、５７、５８ 共振回路
６２、６４ ソースフォロワのトランジスタ
６６ 端子
６８ 出力端子
７０ 反転出力端子
７２ 電源端子
１００ チップ
【手続補正書】
【提出日】平成１５年３月１８日（２００３．３．１
８）
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２９
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項３０
【補正方法】変更
【補正内容】
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5E082 AB02 BB05 BC14 DD11 DD13
EE17
5F038 AC04 AC05 AV06 AZ04 AZ06
BG02 CA06 CD07 DF02 EZ02
EZ20
5J081 AA02 CC20 DD04 DD11 EE02
EE03 JJ01 JJ14 LL02 MM01
MM07
Claims (31)
- 【請求項１】 トランジスタと２つのインタディジタル
キャパシタとを備えた電子回路において、前記２つのイ
ンタディジタルキャパシタの共通電極の延長線上に、前
記トランジスタを配置したことを特徴とするデバイス。 - 【請求項２】 前記共通電極は直線状であって、前記ト
ランジスタの電極領域の１つに接続していることを特徴
とする請求項１記載のデバイス。 - 【請求項３】 前記共通電極は当該共通電極に連続する
直線状のパターンを介して前記トランジスタの電極領域
の１つに接続していることを特徴とする請求項１記載の
デバイス。 - 【請求項４】 前記２つのインタディジタルキャパシタ
は、バスラインと該バスラインから第１及び第２の方向
に延びる電極指とを有する前記共通電極と、前記第１の
方向に延びる電極指と交互に配置される電極指を有する
第１のくし形電極と、前記第２の方向に延びる電極指と
交互に配置される電極指を有する第２のくし形電極とを
備えて構成され、前記バスラインの延長線上に前記トラ
ンジスタの電極領域が位置していることを特徴とする請
求項１記載のデバイス。 - 【請求項５】 前記２つのインタディジタルキャパシタ
は、バスラインと該バスラインから第１及び第２の方向
に延びる電極指とを有する前記共通電極と、前記第１の
方向に延びる電極指と交互に配置される電極指を有する
第１のくし形電極と、前記第２の方向に延びる電極指と
交互に配置される電極指を有する第２のくし形電極とを
備えて構成され、前記バスラインは当該バスラインに連
続する直線状のパターンを介して前記トランジスタの１
つの電極領域に接続していることを特徴とする請求項１
記載のデバイス。 - 【請求項６】 前記２つのインタディジタルキャパシタ
は、バスラインと該バスラインから第１及び第２の方向
に延びる電極指とを有する前記共通電極と、前記第１の
方向に延びる電極指と交互に配置される電極指を有する
第１のくし形電極と、前記第２の方向に延びる電極指と
交互に配置される電極指を有する第２のくし形電極とを
備えて構成され、前記バスラインは前記トランジスタの
一方の電極領域に接続され、前記第１のくし形電極は前
記トランジスタの他方の電極領域に接続され、前記第２
のくし形電極は前記トランジスタの制御端子に接続され
ることを特徴とする請求項１記載のデバイス。 - 【請求項７】 前記共通電極はバスラインと該バスライ
ンから２方向に延びる電極指とを有し、前記バスライン
の延長線上に前記トランジスタの２つの電極領域が位置
していることを特徴とする請求項１記載のデバイス。 - 【請求項８】 前記トランジスタは、前記共通電極のバ
スラインの両側から一直線状に延びる電極指に隣接して
いることを特徴とする請求項１記載のデバイス。 - 【請求項９】 前記２つのインタディジタルキャパシタ
は、 前記トランジスタの一方の電極に接続されるバスライン
と該バスラインから第１の方向に延びる電極指と該バス
ラインから第２の方向に延びる電極指を有する前記共通
電極と、 前記第１の方向に延びる電極指と交互に配置される電極
指を有する第１のくし形電極と、 前記第２の方向に延びる電極指と交互に配置される電極
指を有する第２のくし形電極と、 前記第１のくし形電極を前記トランジスタの他方の電極
領域へ接続する第１の配線パターンと、 前記第２のくし形電極を前記トランジスタの制御端子へ
接続する第２の配線パターンとを備えて構成されること
を特徴とする請求項１記載のデバイス。 - 【請求項１０】 前記バスラインに接続される電極指
は、それと実質的に並行する前記第１及び第２の配線パ
ターンとの間でもインタディジタルキャパシタを構成す
るように近接されてなることを特徴とする請求項９記載
のデバイス。 - 【請求項１１】 前記バスラインに接続される電極指と
実質的に並行してインタディジタルキャパシタを構成す
る前記第１及び第２の配線パターンのぞれぞれは、当該
電極指との間隔がそれぞれ同等になる位置に配置される
と共に、前記トランジスタの直前で、前記他方の電極領
域あるいは前記制御端子とのオフセットを補正するクラ
ンク部を持つことを特徴とする請求項１０記載のデバイ
ス。 - 【請求項１２】 前記２つのインタディジタルキャパシ
タは、バスラインと該バスラインから第１の方向に延び
るｍ個（ｍは自然数）の電極指と前記バスラインから第
２の方向に延びるｎ個の電極指とを有する前記共通電極
と、前記ｍ個の電極指と交互に配置される電極指を有す
る第１のくし形電極と、前記ｎ個（ｎは自然数）の電極
指と交互に配置される電極指を有する第２のくし形電極
とを備えて構成され、前記バスラインは前記トランジス
タの一方の電極領域に接続され、ｍ≠ｎであることを特
徴とする請求項１記載のデバイス。 - 【請求項１３】 前記２つのインタディジタルキャパシ
タは、バスラインと該バスラインから第１及び第２の方
向に延びる電極指とを有する前記共通電極と、前記第１
の方向に延びる電極指と交互に配置される電極指を有す
る第１のくし形電極と、前記第２の方向に延びる電極指
と交互に配置される電極指を有する第２のくし形電極と
を備えて構成され、前記バスラインは前記トランジスタ
の一方の電極領域に接続され、第１の方向に延びる電極
指と第２の方向に延びる電極指とは異なる長さであるこ
とを特徴とする請求項１記載のデバイス。 - 【請求項１４】 前記２つのインタディジタルキャパシ
タの一方は前記トランジスタのゲートとソースの間に接
続され、他方は前記トランジスタのドレインとソースの
間に接続されており、前記トランジスタと前記２つのイ
ンタディジタルキャパシタとは発振器を構成する要素で
あることを特徴とする請求項１記載のデバイス。 - 【請求項１５】 第１及び第２のトランジスタと、該第
１のトランジスタに接続される第１及び第２のインタデ
ィジタルキャパシタと、前記第２のトランジスタに接続
される第３及び第4のインタディジタルキャパシタとを
有し、前記第１及び第２のインタディジタルキャパシタ
の第１の共通電極の延長線上に前記第１のトランジスタ
が配置され、前記第３及び第４のインタディジタルキャ
パシタの第２の共通電極の延長線上に前記第２のトラン
ジスタが配置され、前記第２及び第３のインタディジタ
ルキャパシタは第３の共通電極を用いて構成されている
ことを特徴とするデバイス。 - 【請求項１６】 前記第３の共通電極を中心にして、前
記第１の共通電極と前記第２の共通電極とは対称に配置
されていることを特徴とする請求項１３記載のデバイ
ス。 - 【請求項１７】 前記第３の共通電極を中心にして、前
記第１及び第２の共通電極とは対称に配置され、更に前
記第１及び第２のトランジスタも対称に配置されている
ことを特徴とする請求項１５記載のデバイス。 - 【請求項１８】 前記第１の共通電極は前記第１のトラ
ンジスタの電極領域の１つに接続される直線状のバスラ
インを有し、前記第２の共通電極は前記第２のトランジ
スタの電極領域の１つに接続される直線状のバスライン
を有することを特徴とする請求項１５記載のデバイス。 - 【請求項１９】 前記第１の共通電極は前記第１のトラ
ンジスタの電極領域の１つに接続される直線状のバスラ
インを有し、前記第２の共通電極は前記第２のトランジ
スタの電極領域の１つに接続される直線状のバスライン
を有し、前記第１のトランジスタの他の電極領域と前記
第２のトランジスタの他の電極領域とは直線状のパター
ンで接続されていることを特徴とする請求項１５記載の
デバイス。 - 【請求項２０】 前記第１、第２及び第３の共通電極は
それぞれバスラインを有し、各バスラインからは第１及
び第２の方向に電極指が延びており、前記第１の共通電
極のバスラインから第２の方向に延びる電極指と前記第
３の共通電極のバスラインから第１の方向に延びる電極
指とは交互に配置されて前記第２のインタディジタルキ
ャパシタを構成し、前記第３の共通電極のバスラインか
ら第２の方向に延びる電極指と前記第２の共通電極のバ
スラインから第１の方向に延びる電極指とは交互に配置
されて前記第３のインタディジタルキャパシタを構成す
ることを特徴とする請求項１５記載のデバイス。 - 【請求項２１】 第１及び第２のトランジスタと、該第
１のトランジスタに接続される第１及び第２のインタデ
ィジタルキャパシタと、前記第２のトランジスタに接続
される第３及び第4のインタディジタルキャパシタとを
有し、前記第２及び第３のインタディジタルキャパシタ
は直線状のバスラインを含む共通電極を具備し、該共通
電極を中心にして、前記第１のトランジスタ及び前記第
１及び第２のインタディジタルキャパシタと、前記第２
のトランジスタ及び前記第３及び第４のインタディジタ
ルキャパシタとは線対称に配置されていることを特徴と
するデバイス。 - 【請求項２２】 前記第１のトランジスタの複数の電極
領域は前記第１及び第２のインタディジタルキャパシタ
の共通電極の延長線上に位置し、前記第２のトランジス
タの複数の電極領域は前記第３及び第４のインタディジ
タルキャパシタの共通電極の延長線上に位置しているこ
とを特徴とする請求項２１記載のデバイス。 - 【請求項２３】 前記第１及び第２のトランジスタは直
線状のパターンで接続されていることを特徴とする請求
項２１記載のデバイス。 - 【請求項２４】 第１及び第２のトランジスタと、該第
１のトランジスタに接続される第１及び第２のインタデ
ィジタルキャパシタと、前記第２のトランジスタに接続
される第３及び第4のインタディジタルキャパシタとを
有し、前記第１及び第２のインタディジタルキャパシタ
は直線状のバスラインを含む第１の共通電極を有し、前
記第３及び第４のインタディジタルキャパシタは直線状
のバスラインを含む第２の共通電極を有し、前記第１及
び第２の共通電極のバスラインは一直線状に配置されて
いることを特徴とするデバイス。 - 【請求項２５】 前記第１及び第２の共通電極の間に、
前記第１及び第２のトランジスタが隣接して配置されて
いることを特徴とする請求項２４記載のデバイス。 - 【請求項２６】 前記第１及び第２の共通電極を結ぶ直
線上に、前記第１のトランジスタの複数の電極領域と前
記第２のトランジスタの複数の電極領域とが位置してい
ることを特徴とする請求項２４記載のデバイス。 - 【請求項２７】 前記第１及び第２のキャパシタは前記
第１の共通電極のバスラインの両側に延びかつ前記第１
のトランジスタに隣接する電極指を有し、前記第３及び
第４のキャパシタは前記第２の共通電極のバスラインの
両側に延びかつ前記第２のトランジスタに隣接する電極
指を有することを特徴とする請求項２４記載のデバイ
ス。 - 【請求項２８】 第１及び第２のトランジスタと、該第
１のトランジスタに接続される第１及び第２のインタデ
ィジタルキャパシタと、前記第２のトランジスタに接続
される第３及び第4のインタディジタルキャパシタとを
有し、前記第１及び第２のインタディジタルキャパシタ
は直線状のバスラインを含む第１の共通電極を有し、前
記第３及び第４のインタディジタルキャパシタは直線状
のバスラインを含む第２の共通電極を有し、前記第１の
トランジスタと前記第１及び第２のインタディジタルキ
ャパシタを含む回路パターンと、前記第２のトランジス
タと前記第３及び第４のインタディジタルキャパシタを
含む回路パターンとは、線対称に配置されていることを
特徴とするデバイス。 - 【請求項２９】 前記第１及び第２のトランジスタと、
前記第１から第４のトランジスタとは、発振器を構成す
る要素であることを特徴とする請求項１５から２８のい
ずれか一項記載のデバイス。 - 【請求項３０】 前記第１及び第２のトランジスタと、
前記第１から第４のトランジスタとは、１つのチップに
形成されていることを特徴とする請求項１５から２８の
いずれか一項記載のデバイス。 - 【請求項３１】 送信信号又は受信信号を処理する回路
と、該回路に発振信号を供給するデバイスとを具備し、
該デバイスは請求項１ないし３０のいずれか一項記載の
ものであることを特徴とする通信装置。
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|---|---|---|---|
| JP2002093378A JP4024572B2 (ja) | 2002-03-28 | 2002-03-28 | インタディジタルキャパシタを有するデバイス |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002093378A JP4024572B2 (ja) | 2002-03-28 | 2002-03-28 | インタディジタルキャパシタを有するデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297927A true JP2003297927A (ja) | 2003-10-17 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002093378A Expired - Fee Related JP4024572B2 (ja) | 2002-03-28 | 2002-03-28 | インタディジタルキャパシタを有するデバイス |
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| JP (1) | JP4024572B2 (ja) |
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