JP2006120883A - 半導体装置 - Google Patents

Abstract

【課題】 同一半導体基板上に同一キャパシタンスを有する2つのＭＩＭキャパシタを形成する際に、製造ばらつきに起因して、両キャパシタンスに違いが生じてしまう。また、両キャパシタンスに所定の差を設けるべく設計した場合に、製造ばらつきに起因して、差が設計値からずれてしまう。
【解決手段】 同一半導体基板上に形成される２つのキャパシタにおいて、一方のキャパシタが少なくとも２つの電極対を有し、この２つの電極対の間に、他方のキャパシタを構成する電極対が配置する。このように配置することにより、局所的にみると、２つのキャパシタを構成する電極対に、略同一量・同一傾向の製造ばらつきが影響し、両キャパシタのキャパシタンスに差が生じることを抑制することができる。
【選択図】 図１

Description

本発明は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタが形成された半導体装置に関する。

従来、半導体装置の小型化を図るために、種々の形状のＭＩＭキャパシタが提案されている。特に、特許文献１に記載されたＭＩＭキャパシタを図５に示し、以下に説明する。

このＭＩＭキャパシタ１００においては、複数の短冊状の金属膜２Ａ，３Ａ，４Ａ，５Ａが積層されている。それぞれの金属膜２Ａ，３Ａ，４Ａ，５Ａは、別々の層間絶縁膜（図示せず）内に形成されている。そして、上下に隣接する金属膜同士がビアＶＡ３，ＶＡ４，ＶＡ５を介して電気的に接続し、一つの電極１０Ａを形成している。さらに、同様の電極１０Ｂが略平行に配置されている。そして、これらの電極１０Ａ，１０Ｂを、交互に電源電位と接地電位に電気的に接続し、電極１０Ａと１０Ｂ間に電荷を蓄えることにより、キャパシタとして機能させる。

一方、半導体装置内にＡ／Ｄコンバータ等を形成する場合、２つのキャパシタを当該半導体装置内に形成し、両者を差動で動作させる。このとき、２つのキャパシタのキャパシタンス（Capacitance）が極力同一であることが要求される。

特表２００４−５１１８９９号公報

本願の発明者は、図５に示した従来技術のキャパシタ構造により、一の半導体装置内に同一のキャパシタンスを有する２つのキャパシタを形成しようとする場合に、以下の課題があることを見出した。

特許文献１には開示されていないが、図５の構造を有する２つのキャパシタ（第１キャパシタＣ１と第２キャパシタＣ２）を一の半導体装置内に形成する場合には、一般的には、図６に示すように並べて配置すると考えられる。

すなわち、金属膜とビアとからなる構造体１０Ａと１０Ｂとからなる第３キャパシタＣ３と、構造体１０Ａ’と１０Ｂ’とからなる第４キャパシタＣ４とが並列に接続されて第１キャパシタＣ１を構成する。このとき、図６に示すように、第３キャパシタＣ３と第４キャパシタＣ４とは隣接している。

同様に、構造体１０Ｃと１０Ｄとからなる第５キャパシタＣ５と、構造体１０Ｃ’と１０Ｄ’とからなる第６キャパシタＣ６とを並列に接続して第２キャパシタＣ２を構成する。第５キャパシタＣ５と第６キャパシタＣ６とは隣接している。

２つのキャパシタを形成するにあたって、図６に示すように並べて配置すると、製造誤差に起因して両者のキャパシタンスの違いが発生する。この違いが発生する原因の一つについて説明する。

図５に示すキャパシタ構造を形成するにあたり、金属膜をどのように積層するかについては特許文献１には開示されていないが、次の手順で行うことが考えられる（ビアの形成過程は省略する）。

まず層間絶縁膜上に金属膜を成膜する。次いで、当該金属膜を短冊状にパターニングする。次に、パターニングされた金属膜上に層間絶縁膜を成膜する。このとき、短冊状の金属膜の段差に起因して、層間絶縁膜にも段差が生じる。そこで次に、ＣＭＰ（化学的機械研磨）により、この段差を平坦化する。次いで、ＣＭＰにより平坦化した層間絶縁膜上に金属膜を成膜する、以下、これらの手順を繰り返すことにより、金属膜を積層する。

このとき、ＣＭＰ技術を用いたとしても、製造ばらつきに起因して、層間絶縁膜を完全に平坦にすることはできない。例えば、図７に示すように、層間絶縁膜１に微小な凹凸が発生する場合がある。図８は、図７中のｍの部分の拡大図である。尚、図７及び図８は模式図であり、凹凸を誇張して表現している。尚、図７及び図８は、説明のための模式図であり、マスクとフォトレジストとの間隔は実際のスケールよりも小さく表現している。

このように凹凸が生じた層間絶縁膜１上に金属層２及びフォトレジスト３を成膜後にマスクＭＡを用いて露光すると、最も遠い位置に配置される２つのラインパターンａとｄ’の部分では、マスクＭＡとフォトレジスト３との距離がそれぞれＬ１とＬ２となる。このように、マスクＭＡとフォトレジスト３との距離が異なると、マスクパターンの像がフォトレジスト上に結像するときに、焦点が合わない場所が生じてしまう。同じ幅のラインパターンで露光しても、焦点が合っている場所と合っていない場所では、現像されるレジストパターンの幅が異なってしまう。すると、このフォトレジストをマスクとしてエッチングされる短冊状の金属膜の幅も異なることとなる。

すると、図９に示すように、隣接する金属膜間の距離ｇ１，ｇ２，・・・、ｇ７に違いが生じ、結果としてキャパシタンスの違いが生じてしまう。例えば、ｇ１からｇ７にかけて同じ比率ｐで金属膜間の距離が変化すると仮定し、ｇ２=ｐ・ｇ１、ｇ３=ｐ^２・ｇ１、ｇ４＝ｐ^３・ｇ１、ｇ５＝ｐ^４・ｇ１、ｇ６＝ｐ^５・ｇ１、ｇ７＝ｐ^６・ｇ１とする。

さらに、全ての金属膜の厚みと長さが同一、すなわち電極の対向面積Ｓが同一であり、さらに金属膜間の誘電率がεで均一であると仮定する。このとき、第1キャパシタＣ１と第2キャパシタＣ２のキャパシタンスに、どの程度の違いが生じるかを計算すると以下のようになる。

第１キャパシタＣ１のキャパシタンスが、金属膜ａとｂからなる電極対ＥＰ１間のキャパシタンスと、金属膜ａ’とｂ’からなる電極対ＥＰ２間のキャパシタンスとの合計のみであるすると、第１キャパシタＣ１のキャパシタンスはεＳ／｛（１+ｐ^２）・ｇ１｝となる。同様に、第２キャパシタＣ２のキャパシタンスが、金属膜ｃとｄからなる電極対ＥＰ３間のキャパシタンスと、金属膜ｃ’とｄ’からなる電極対ＥＰ４間のキャパシタンスとの合計のみであるとすると、第２キャパシタＣ２のキャパシタンスはεＳ／｛（ｐ^４+ｐ^６）・ｇ１｝となる。従って、両者のキャパシタンスの比は、ｐ^４となる。金属膜間距離が０．１％ずつ狭くなる、すなわちｐが０．９９９であるとすると、この比は約０．９９６となる（比が１となることが理想である）。

この現象は、各キャパシタのキャパシタンスを大きくするために、一の層間絶縁膜内に並べて形成する金属膜の本数を増加させると顕著となり、深刻な問題となる。

本発明の半導体装置の特徴を端的に述べると、２つのキャパシタを有し、一方のキャパシタが少なくとも２つの電極対を有し、この２つの電極対の間に、他方のキャパシタを構成する電極対が配置されていることである。

このように２つのキャパシタを構成する電極対を配置することにより、一方のキャパシタを構成する電極対が、他方のキャパシタを構成する電極対から著しく離間することを防止できる。

例えば、本発明の半導体装置は、半導体基板と、前記半導体基板の主面上に形成された、少なくとも、第１、第２、第３、第４、第５、第６の６本の短冊状の金属膜とを有し、前記６本の金属膜は、前記主面に実質的に平行な面内に、第１、第２、第３、第４、第５、第６の順に互いに実質的に平行となるように並べて配置され、前記第１、第２、第５及び第６の金属膜により第１キャパシタが形成され、第３及び第４の金属膜により第２キャパシタが形成されていることを特徴とする。

また、本発明の他の半導体装置は、半導体基板と、前記半導体基板の主面上に形成された、第１と第２の電極対を有する第１キャパシタと、第３の電極対を有する第２キャパシタとを有し、前記第１、第２、第３の電極対の各々は、前記主面に実質的に平行な面内に、互いに実質的に平行となるように並べて配置された２本の短冊状の金属膜より成り、前記第１と第２の電極対の間に、前記第の電極対が配置されていることを特徴とする。

さらに、本発明のその他の半導体装置は、半導体基板と、前記半導体基板の主面上に形成され、それぞれ複数の電極対を有する第１キャパシタと第２キャパシタとを有し、前記複数の電極対の各々は、前記主面に実質的に平行な面内に、互いに実質的に平行となるように並べて配置された２本の短冊状の金属膜よりなり、前記第１キャパシタの電極対の各々は、前記第２キャパシタの電極対のいずれかと隣接して配置されていることを特徴とする。

本発明のように２つのキャパシタの電極対を配置することにより、製造ばらつきが生じた場合であっても、局所的に観察すると、略同一量・同一傾向のばらつきが、２つのキャパシタを構成する電極対に作用することとなる。

従って、製造ばらつきの影響で、２つのキャパシタのキャパシタンスに差が生じてしまうことを最小限に抑えることが可能となり、２つのキャパシタのキャパシタンスを略同一にすることができる。あるいは、２つのキャパシタのキャパシタンスに所定の差を設けるべく設計している場合には、この差を設計値に極力近づけることもできる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図1は本実施形態に係る半導体装置に設けられたＭＩＭキャパシタを示す斜視図であり、図２はこのＭＩＭキャパシタの一配線層（特に、後述の配線層Ｍ２を図示した）を示す平面図であり、図３（ａ）は図２に示すＡ−Ａ線による断面図であり、図３（ｂ）はＢ−Ｂ線による断面図である。

本実施の形態に係る半導体装置は半導体基板ＳＳを有し、この半導体基板ＳＳの主面ＭＳ上に、複数層、例えば９層の配線層が積層されている。ここで、半導体基板の主面を、半導体基板の面であって、トランジスタを構成する拡散領域が形成されている面と定義する。この９層の配線層のうち、下から、即ち半導体基板ＳＳ側から２番目乃至５番目の配線層（図１に示すＭ２乃至M5。）は中間配線層であり、相互に同一の設計ルールで形成されている。下から６番目乃至９番目の配線層（図示せず。以下、配線層Ｍ６乃至Ｍ９という）は、グローバル配線層であり、配線層Ｍ２乃至Ｍ５とは設計ルールが異なり、最小寸法が配線層Ｍ２乃至Ｍ５よりも大きくなっている。また、最下層の配線層Ｍ１（図示せず）は配線層Ｍ２乃至Ｍ５と設計ルールが異なり、最小寸法が配線層Ｍ２乃至Ｍ５よりも小さくなっている。

また、図３に示すように、各配線層には層間絶縁膜１が設けられており、この層間絶縁膜１の表面に配線が設けられており、層間絶縁膜１における前記配線の下方に、この配線とその下層の配線層に設けられた配線とを相互に接続するビアが設けられている。

一方、キャパシタ形成領域には、各層間絶縁膜１内に、長手方向が同一である８枚の短冊状の金属膜が埋め込まれている。例えば、配線層Ｍ２においては、図２に示すように、配線層Ｍ２を構成する層間絶縁膜１の表面に金属膜２Ａ，２Ｂ，２Ａ’，２Ｂ’，２Ｃ，２Ｄ，２Ｃ’，２Ｄ’が設けられており、相互に平行に、且つ、配線層Ｍ２乃至Ｍ５の積層方向に直交する方向に並べて配置されている。同様に、配線層Ｍ３においては金属膜３Ａ，３Ｂ，３Ａ’，３Ｂ’，３Ｃ，３Ｄ，３Ｃ’，３Ｄ’が、配線層Ｍ４においては金属膜４Ａ，４Ｂ，４Ａ’４Ｂ’，４Ｃ，４Ｄ，４Ｃ’，４Ｄ’が、配線層Ｍ５においては金属膜５Ａ，５Ｂ，５Ａ’，５Ｂ’，５Ｃ，５Ｄ，５Ｃ’，５Ｄ’が、相互に平行に並べて隣接して配置されている。金属膜２Ａ乃至５Ｄ’は、半導体装置の製造工程における通常の配線形成工程において、キャパシタ形成領域以外の領域の配線と同時に形成することができる。

また、図２並びに図３（ａ）及び（ｂ）に示すように、配線層Ｍ３においては、金属膜２Ａを金属膜３Ａに接続する複数のビアＶＡ３が設けられている。ビアＶＡ３は、金属膜２Ａ及び３Ａの長手方向に沿って１列に配列されている。
同様に配線層Ｍ３には、金属膜２Ｂを金属膜３Ｂに接続する複数のビアＶＢ３、金属膜２Ａ’を金属膜３Ａ’に接続する複数のビアＶＡ’３、金属膜２Ｃを金属膜３Ｃに接続する複数のビアＶＣ３、金属膜２Ｄを金属膜３Ｄに接続する複数のビアＶＤ３、金属膜２Ｃ’を金属膜３Ｃ’に接続する複数のビアＶＣ’３、金属膜２Ｄ’を金属膜３Ｄ’に接続する複数のビアＶＤ’３が設けられている。

同様に、配線層Ｍ４、Ｍ５には、ＶＡ４、ＶＢ４、ＶＡ’４、ＶＢ’４、ＶＣ４、ＶＤ４、ＶＣ’４、ＶＤ’４と、ＶＡ５、ＶＢ５、ＶＡ’５、ＶＢ’５、ＶＣ５、ＶＤ５、ＶＣ’５、ＶＤ’５が、それぞれ複数設けられている。それぞれのビアの配列、形状及び寸法は、ビアＶＡ３と同様であり、ビアＶＡ３乃至ＶＤ５’は、半導体装置の通常のビア形成工程において、キャパシタ形成領域以外の領域のビアと同時に形成されたものである。

上述のような構成により、図１に示すように、金属膜２Ａ乃至５ＡがビアＶＡ３乃至ＶＡ５により相互に接続されて構造体１０Ａを形成する。同様に、金属膜２Ｂ乃至５ＢがビアＶＢ３乃至ＶＢ５により相互に接続されて構造体１０Ｂを形成する。金属膜２Ａ’乃至５Ａ’がビアＶＡ’３乃至ＶＡ’５により相互に接続されて構造体１０Ａ’を形成する。金属膜２Ｂ’乃至５Ｂ’がビアＶＢ’３乃至ＶＢ’５により相互に接続されて構造体１０Ｂ’を形成する。金属膜２Ｃ乃至５ＣがビアＶＣ３乃至ＶＣ５により相互に接続されて構造体１０Ｃを形成する。金属膜２Ｄ乃至５ＤがビアＶＤ３乃至ＶＤ５により相互に接続されて構造体１０Ｄを形成する。金属膜２Ｃ’乃至５Ｃ’がビアＶＣ’３乃至ＶＣ’５により相互に接続されて構造体１０Ｃ’を形成する。金属膜２Ｄ’乃至５Ｄ’がビアＶＤ’３乃至ＶＤ’５により相互に接続されて構造体１０Ｄ’を形成する。

そして、図１に示すように、構造体１０Ａと構造体１０Ｃを第１ノードＮ１に電気的に接続し、構造体１０Ｂと構造体１０Ｄを第２ノードＮ２に電気的に接続する。さらに、構造体１０Ａ’と構造体１０Ｃ’を第３ノードＮ３に電気的に接続し、構造体１０Ｂ’と構造体１０Ｄ’を第４ノードＮ４に電気的に接続する。

次に、本実施形態に係る半導体装置の動作について説明する。

第１ノードN１と第２ノードＮ２とを第１キャパシタC1の端子とする。つまり、第１ノードN１と第２ノードＮ２との間に電位差を与えることにより、構造体１０Ａと構造体１０Ｂとの間、及び構造体１０Ｃと構造体１０Ｄとの間にそれぞれ電荷が蓄えられる。そして、構造体１０Ａと１０Ｂとの間に蓄えられた電荷と、構造体１０Ｃと１０Ｄとの間に蓄えられた電荷の和が、第１キャパシタＣ１に蓄えられる電荷となる。すなわち、構造体１０Ａ，１０Ｂ，１０Ｃ，１０Ｄが、第1キャパシタＣ１の電極として機能する。

この電荷は、主に、同一の配線層内に隣接して形成された金属膜間のキャパシタンスにより蓄えられる。具体的には、配線層Ｍ２においては図２に示すように、金属膜２Ａと２Ｂからなる電極対ＥＰ１により形成されるキャパシタンスや、金属膜２Ｃと２Ｄからなる電極対ＥＰ２により形成されるキャパシタンスである。同様に、配線層Ｍ３においては３Ａと３Ｂからなる電極対と３Ｃと３Ｄからなる電極対に、配線層Ｍ４においては４Ａと４Ｂからなる電極対と４Ｃと４Ｄからなる電極対に、配線層Ｍ５においては５Ａと５Ｂからなる電極対と５Ｃと５Ｄからなる電極対に、電荷が蓄えられる。

また、隣接するビア間のキャパシタンスによっても、電荷が蓄えられる。例えば、ビアＶＡ５とＶＢ５間のキャパシタンスや、ビアＶＣ３とＶＤ３間のキャパシタンスである。

回路としてみると、第１キャパシタＣ１は、構造体１０Ａと１０Ｂとからなる第３キャパシタＣ３と、構造体１０Ｃと１０Ｄとからなる第４キャパシタＣ４とが並列に接続されて形成されている。

同様に、第３ノードＮ３と第４ノードＮ４とを端子として、第２キャパシタＣ２を構成する。この第２キャパシタも回路として見ると、構造体１０Ａ’と１０Ｂ’からなる第５キャパシタＣ５と、構造体１０Ｃ’と１０Ｄ’とからなる第６キャパシタＣ６とが並列に接続されて構成されている。

第２キャパシタC２に蓄えられる電荷は、第１キャパシタC１と同様に、主に、同一配線層内に形成され隣接する２つの金属膜からなる電極対のキャパシタンスにより蓄えられる。具体的には、配線層Ｍ２においては図２に示すように、金属膜２Ａ’と２Ｂ’からなる電極対ＥＰ３により形成されるキャパシタンスや、金属膜２Ｃ’と２Ｄ’からなる電極対ＥＰ４により形成されるキャパシタンスである。同様に、配線層Ｍ３においては３Ａ’と３Ｂ’からなる電極対と３Ｃ’と３Ｄ’からなる電極対に、配線層Ｍ４においては４Ａ’と４Ｂ’からなる電極対と４Ｃ’と４Ｄ’からなる電極対に、配線層Ｍ５においては５Ａ’と５Ｂ’からなる電極対と５Ｃ’と５Ｄ’からなる電極対に、電荷が蓄えられる。

尚、各ノードＮ１、Ｎ２、Ｎ３、Ｎ４の電位を個別に制御することが可能であり、第１キャパシタＣ１と第２キャパシタＣ２とを独立に制御することが可能である。

また、第1キャパシタＣ１のノードＮ１とノードＮ２とに電位差を与えるときに、ノードＮ１を高電位側、ノードＮ２を低電位側とした場合、第2キャパシタＣ２については、ノードＮ３を低電位側、ノードＮ４を高電位側とすることが好ましい。このように接続すると、第1キャパシタＣ１と第２キャパシタＣ２の高電位側の構造体同士（例えば構造体１０Ｃと１０Ｂ’）が隣接し、第1キャパシタＣ１と第2キャパシタＣ２の低電位側の構造体同士（例えば構造体１０Ｂと１０Ａ’）が隣接する。従って、第1キャパシタＣ１と第２キャパシタＣ２との間に寄生容量が生じることを抑制することができる。

本実施の形態に係るＭＩＭキャパシタと、従来技術に係るＭＩＭキャパシタの相違点は、図６に示す従来技術の配置では、第１キャパシタＣ１を構成する第３キャパシタＣ３を成す電極対は、第２キャパシタＣ２のいずれの電極対とも隣接していない。これに対して、本実施の形態では、第１キャパシタＣ１を構成するいずれの電極対も、第２キャパシタＣ２を構成する電極対と隣接している。

本実施の形態による第１キャパシタＣ１と第２キャパシタＣ２のキャパシタンスの比について、上述の方法により計算し、従来技術による場合と比較することにより、本発明の効果について説明する。

本実施の形態による第１キャパシタＣ１のキャパシタンスは、εＳ／（ｇ１+ｐ^４・ｇ１）となり、第２キャパシタＣ２のキャパシタンスは、εＳ／（ｐ^２・ｇ１+ｐ^６・ｇ１）となる。従って、両者の比はｐ^２となる。ｐを０．９９９とすると、この比は約０．９９８となり、従来技術の場合の０．９９６に比べて０．２％程度改善される。この改善効果は、一のキャパシタを構成する構造体の数が増加するにつれて顕著となる。

なお、本実施形態においては、４層の配線層Ｍ２乃至Ｍ５にキャパシタを形成する例を示したが、本発明はこれに限定されず、３層以下又は５層以上の配線層にキャパシタを形成してもよい。但し、キャパシタを形成する配線層は、相互に同一の設計ルールで設けられていることが好ましい。また、単位面積当たりの容量値を確保するためには、３層以上の配線層にキャパシタを形成することが好ましい。さらに、本実施形態において、上下に重なるように配置された金属膜同士（例えば２Ａと３Ａ）がビアによって相互に電気的に接続しているが、本発明はこのような構造には限られない。例えば、上下の金属膜間が絶縁層で絶縁され、各々の金属膜から引き出された配線が最終的に同一のノードに電気的に接続されていてもよい。

本発明のその他の実施の形態によるキャパシタの平面図を図４に示す。図４（ａ）は、一の配線層の層間絶縁膜内に形成された金属膜を示している。また、本実施の形態を説明するために、図４（ａ）中にＸＹ座標軸を設けた。

本実施の形態の第１キャパシタＣ１において、金属膜２０Ａと２０Ｂとからなる電極対がミアンダパターンとなっている。同様に、第２キャパシタＣ２において、金属膜２０Ｃと２０Ｄとからなる電極対がミアンダパターンとなっている。図４（ａ）には平面図のみ示したが、先の実施の形態と同様に、同一パターンの金属膜を重ねて複数積層し、積層方向にビアで接続してもよい。例えば同一パターンの金属膜を4層積層して、先の実施の形態のように、配線層Ｍ２、配線層Ｍ３、配線層Ｍ４、配線層Ｍ５としてもよい。

本実施の形態を別の視点で見ると、金属膜２０Ａ、２０Ｂ、２０Ｃ、２０Ｄのうち、Ｘ方向に伸長する部分が、先の実施の形態の短冊状の金属膜に相当する。そして、このＸ方向に伸長する部分を、Ｙ方向に伸長する部分の配線により接続することにより、ミアンダパターンを形成している。

図４（ｂ）に、図４（ａ）のＣ−Ｃ断面図を示す。本実施の形態と、先の実施の形態の相違点は、先の実施の形態では、第1キャパシタを成す電極対と、第2キャパシタを成す電極対とが交互に配置されているのに対して、本実施の形態では、一方のキャパシタを成す2つの電極対（図４（ｂ）の例では、ＥＰ１とＥＰ２）の間に、他方のキャパシタを成す電極対が２つ（図４（ｂ）の例では、ＥＰ１とＥＰ２）配置されている。このような配置の場合でも、電極対ＥＰ１とＥＰ３に略同一量・同一傾向の製造ばらつきが影響し、電極対ＥＰ２とＥＰ４に略同一量・同一傾向の製造ばらつきが影響するので、先の実施の形態と同様の効果を得ることができる。

本発明の実施の形態に係るＭＩＭキャパシタの斜視図である。 図１の配線層Ｍ２を示す平面図である。 図２の断面図である。 図２の断面図である。 本発明のその他の実施の形態に係るＭＩＭキャパシタを示す図である。 図４ａの断面図である。 従来技術に係るＭＩＭキャパシタの斜視図である。 従来技術により、2つのキャパシタを同一半導体基板上に形成した場合を示す斜視図である。 従来技術の問題点を説明するための図である。 従来技術の問題点を説明するための図である。 従来技術の問題点を説明するための図である。

符号の説明

１ 層間絶縁膜
２ 金属層
３ フォトレジスト
Ｃ１〜Ｃ６ キャパシタ
Ｎ１〜Ｎ４ ノード
Ｍ１〜Ｍ９ 配線層
１０Ａ〜１０Ｄ’ 構造体
２Ａ〜５Ｄ’，２０Ａ〜２０Ｄ 金属膜
ＳＳ 半導体基板
ＭＳ 半導体基板の主面
ＶＡ３〜ＶＤ’５ ビア
１００ ＭＩＭキャパシタ
ＶＤＤ 電源電位配線
ＧＮＤ 接地電位配線
ＭＡ フォトマスク

Claims (10)

1. 半導体基板と、
   前記半導体基板の主面上に形成された、少なくとも、第１、第２、第３、第４、第５、第６の６本の短冊状の金属膜と、
   を有し、
   前記６本の金属膜は、前記主面に実質的に平行な面内に、第１、第２、第３、第４、第５、第６の順に互いに実質的に平行となるように並べて配置され、
   前記第１、第２、第５及び第６の金属膜により第１キャパシタが形成され、
   第３及び第４の金属膜により第２キャパシタが形成されていること、
   を特徴とする半導体装置。
2. 前記第１と第５の金属膜間が第１ノードに電気的に接続され、
   前記第２と第６の金属膜が第２ノードに電気的に接続され、
   前記第３の金属膜が第３ノードに電気的に接続され、
   前記第４の金属膜が第４ノードに電気的に接続され、
   前記第１、第２、第３、第４ノードに、それぞれ独立に、別個の電圧を印加することが可能であること
   を特徴とする請求項１に記載の半導体装置。
3. 前記第1ノードに前記第1キャパシタに印加される高電位側の電位が印加され、
   前記第2ノードに前記第1キャパシタに印加される低電位側の電位が印加され、
   前記第3ノードに前記第2キャパシタに印加される低電位側の電位が印加され、
   前記第4ノードに前記第2キャパシタに印加される高電位側の電位が印加されること、
   を特徴とする請求項２に記載の半導体装置。
4. 前記主面上に形成される多層配線層をさらに有し、
   前記６本の金属膜は、前記多層配線層のうちの一の配線層を形成する層間絶縁膜内に形成されていることを特徴とする請求項１乃至請求項３のいずれか一に記載の半導体装置。
5. 半導体基板と、
   前記半導体基板の主面上に形成された、第１と第２の電極対を有する第１キャパシタと、第３の電極対を有する第２キャパシタとを有し、
   前記第１、第２、第３の電極対の各々は、前記主面に実質的に平行な面内に、互いに実質的に平行となるように並べて配置された２本の短冊状の金属膜より成り、
   前記第１と第２の電極対の間に、前記第３の電極対が配置されていること、
   を特徴とする半導体装置。
6. 前記第１及び第２の電極対それぞれの一方の金属膜が第１ノードに電気的に接続され、
   前記第１及び第２の電極対それぞれの他方の金属膜が第２ノードに電気的に接続され、
   前記第３の電極対の一方の金属膜が第３ノードに電気的に接続され、
   前記第３の電極対の他方の金属膜が第４ノードに電気的に接続され、
   前記第１、第２、第３、第４ノードに、それぞれ独立に、別個の電圧を印加することが可能であること、
   を特徴とする請求項５に記載の半導体装置。
7. 前記主面上に形成された多層配線層をさらに有し、
   前記第１、第２及び第３の電極対は、前記多層配線層のうちの一の配線層を形成する層間絶縁膜内に形成されていることを特徴とする請求項５若しくは請求項６に記載の半導体装置。
8. 半導体基板と、
   前記半導体基板の主面上に形成され、それぞれ複数の電極対を有する第１キャパシタと第２キャパシタと、
   を有し、
   前記複数の電極対の各々は、前記主面に実質的に平行な面内に、互いに実質的に平行となるように並べて配置された２本の短冊状の金属膜よりなり、
   前記第１キャパシタの電極対の各々は、前記第２キャパシタの電極対のいずれかと隣接して配置されていること、
   を特徴とする半導体装置。
9. 前記第１キャパシタを構成する複数の電極対それぞれの一方の金属膜が第１ノードに電気的に接続され、
   前記第１キャパシタを構成する複数の電極対それぞれの他方の金属膜が第２ノードに電気的に接続され、
   前記第２キャパシタを構成する複数の電極対それぞれの一方の金属膜が第３ノードに電気的に接続され、
   前記第２キャパシタを構成する複数の電極対それぞれの他方の金属膜が第４ノードに電気的に接続され、
   前記第１、第２、第３、第４ノードに、それぞれ独立に、別個の電圧を印加することが可能であること、
   を特徴とする請求項８に記載の半導体装置。
10. 前記主面上に形成された多層配線層をさらに有し、
    前記第１キャパシタの複数の電極対と前記第２キャパシタの複数の電極対とは、前記多層配線層のうちの一の配線層を形成する層間絶縁膜内に形成されていることを特徴とする請求項８若しくは請求項９に記載の半導体装置。

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