JP2007081132A - 半導体集積回路 - Google Patents

Abstract

【課題】 配線抵抗のためにＩＲドロップと呼ばれる電圧降下やノイズの影響を抑えるデカップリングコンデサをプロセス工程の追加、面積の増加させることなく、生成する。
【解決手段】 符号５は、第１の金属配線パターン（第ｉ層）、符号６は、該金属配線パターン中のスロット、符号７は、該スロット中の矩形パターン、符号８は、第２の配線パターン（第ｉ＋１層）、符号９は、第２の金属配線パターン中のスロット、符号１０は、該スロット内部の矩形パターンである。矩形パターン７は、コンタクトホール１１を介して上層の金属配線パターン８に接続されている。また、矩形パターン１０は、コンタクトホール１２を介して下層の配線パターン５に接続される。このようにして、第１の金属配線パターン５は、ＧＮＤに、第２の金属配線パターン８は、電源に接続され、コンデンサが形成される。
【選択図】図３

Description

本発明は、金属配線によりコンデンサ素子を形成する半導体集積回路に関するものである。

近年、微細化、高集積化によって半導体集積回路内の各素子に電源を供給する配線において、配線抵抗のためにＩＲドロップと呼ばれる電圧降下やノイズの影響が深刻になってきている。

従来、このような問題を解決する手段としては、デカップリングコンデンサを、例えば、電源とグランド間に挿入するという方法がある。

以下に、従来、半導体集積回路において、よく使用されるコンデンサ素子の形体としてＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造について説明する。

図７は、従来の半導体集積回路に使用されるＭＩＭ構造のコンデンサ素子の１例を示す構造図である。

本例では上層のアルミ金属層と、層間の絶縁膜（この例においてはＳｉＯ₂）と、下層のポリシリコン金属層とから成るＭＩＭ構造を示す。少ない面積でより大きな容量を得るために、容量を形成する部分の酸化膜を薄く形成する必要がある。そして、このような構造においては、ＭＩＭ容量を形成する部分の酸化膜を薄くし容量を形成するために、製造工程が増加するという欠点があった。

上記ＭＩＭ構造の一例として、文献「ＶＬＳＩのためのアナログ技術共立出版」１２７ページに示されている。

また、近年の微細加工技術の進歩に伴い、下記記載の特許文献１に示されるような縦方向の電気容量を利用し容量密度を大きくする方法もある。図８は、この従来例の半導体集積回路に用いるＭＩＭコンデサ構造の断面図である。図８（Ａ）は、側面から見た断面図、（Ｂ）は、（Ａ）に示すＡ−Ａ’位置での上面側から見た断面図である。

図８に示すようにＭＩＭ容量素子の下部電極３０に上部電極４０側に突出する下部電極部分３１が形成されており、また、上部電極４０に下部電極部分３１に対応して凹部が形成されている。

下部電極３０の下部電極部分３１は、上部電極４０の凹部内に容量絶縁膜５０を介して配置される。下部電極３０の上面と上部電極４０の下面との間の電気容量と、下部電極３０の下部電極部分３１の側面と上部電極４０の凹部内の側面間でも電気容量をとり容量密度を稼いでいる。

上記のような方法においては、半導体集積回路において、単位面積あたりの電気容量を大きくし、必要な容量素子を生成しようとするものである。
「ＶＬＳＩのためのアナログ技術」 共立出版 ｐ．１２７ 特開２００４−１２８４６６号公報

しかしながら、上述したように、半導体集積回路において高容量、高密度のＭＩＭコンデンサを実現する手法はいくつかあるが、電源とグランド間に挿入するデカップリングコンデンサに使用する場合において、いずれにしても省面積でチップサイズを縮小しコストダウンを狙っても、プロセス工程の増加による製造コストが増加してしまう。

また、そのために場合によっては製造に必要なマスク枚数を増やし、ひいては製造コストの増加につながるという問題があった。

さらに、上記デカップリングコンデンサの挿入には上述したような正常工程の増加や、面積の増加といった課題があった。

そこで、本発明は、上記従来の問題点に鑑みてなされたものであって、プロセス工程の追加、面積の増加させることなく、生成することができるデカップリングコンデサを備えた半導体集積回路を提供することを目的とするものである。

上記課題を解決するために、本発明に係る半導体集積回路は、以下の特徴を備えている。

本発明に係る半導体集積回路は、電源線又は接地線を配線する金属配線層において、幅広の配線パターン面にスロットを形成した半導体集積回路であって、前記スロット内部に設けられた配線パターンを備え、前記幅広の配線パターンと前記スロット内部に設けられた配線パターン間にコンデンサを形成したことを特徴とする。

また、本発明に係る半導体集積回路は、前記スロットを有する前記配線パターンを電源供給パターンに、前記スロット内部の配線パターンを接地電位パターンに接続したことを特徴とする。

また、本発明に係る半導体集積回路は、前記スロットを有する配線パターンを接地電位パターンに、前記スロット内部の配線パターンを電源供給パターンに接続することを特徴とする。

また、本発明に係る半導体集積回路は、前記金属配線層が、上下２層により構成された場合において、上層の前記スロット内部に設けられた配線パターンは、下層の前記金属配線層にコンタクトを介して接続され、また、下層の前記スロット内部に設けられた配線パターンは、上層の前記金属配線層にコンタクトを介して接続されて、前記各上下２層の金属配線層間及び各金属配線層における前記幅広の配線パターンと前記スロット内部に設けられた配線パターン間にコンデンサを形成したことを特徴とする。

また、本発明に係る半導体集積回路は、上層の前記スロットを有する前記配線パターンを電源供給パターンに、下層の前記金属配線層に前記コンタクトを介して接続されている前記スロット内部の配線パターンを接地電位パターンに接続したことを特徴とする。

また、本発明に係る半導体集積回路は、上層の前記スロットを有する前記配線パターンを接地電位パターンに、下層の前記金属配線層に前記コンタクトを介して接続されている前記スロット内部の配線パターンを電源供給パターンに接続したことを特徴とする。

また、本発明に係る半導体集積回路は、前記金属配線層が、上下２層により構成される代わりに、前記金属層が多層により構成されることを特徴とする。

以上説明したように本発明によれば、近年の微細加工技術に伴い必要となったメタル配線中のスロットを積極的に利用して、省面積でチップサイズを縮小しコストダウン可能なデカップリングコンデンサを形成することができる。このデカップリングコンデンサにより、電源、ＧＮＤ配線のノイズ削減、ＩＲドロップ対策を実現することができる。

また、本発明によれば、この通常のプロセス工程からマスクおよび工程の追加を伴わず、またチップ面積の増加も招かないデカップリングコンデンサを実現させることが可能である。

以下、本発明に係る半導体装置の最良の実施形態について、図面を参照して詳細に説明する。

まず、本発明の実施形態に係る半導体集積回路の具体的な構成について説明する前に、ＭＩＭ構造のデカップリングコンデンサの実現方法について簡単に説明する。

近年の半導体集積回路における製造上のメカニカルストレスによるマイグレーション、つまりは金属配線層における製造工程において熱処理前後で生ずる機械的応力による影響が問題となり、電源線、接地線等を配線する幅広の金属配線層においてはスロットを挿入する等の対策が必要になる。

本発明は、上記スロットを積極的に活用するものであり、上記金属配線層の幅広の配線層パターン中に、ストレス対策のために設けられたスロット内部に金属配線パターン（後記する矩形パターン）を形成し、スロットを有する金属配線パターンを電源供給パターンに接続し、スロット内部の金属配線パターンを接地電位パターンに接続することにより、ノイズ削減のためのデカップリングコンデンサを形成するものである。

また、上記に示す各々のパターンについてスロットを有する金属配線パターンを接地電位パターン、スロット中の金属配線パターンを電源供給パターンに接続することによりノイズ削減のためのデカップリングコンデンサを形成することも可能である。

さらに、上記に示す配線層において各々の配線層は、上下２層に構成するようにし、上層の配線層における配線パターンのスロット内部の金属配線パターンを下層の配線層に接続し、また、下層の金属配線層におけるスロット内部の配線パターンを上層の配線層に接続することによりスロット部分にデカップリングコンデンサを形成することができる。

さらには、上記金属配線層を多層に重ねた構成とし、複数のデカップリングコンデンサを形成することもできる。

これにより、電源、ＧＮＤ配線のノイズ削減及びＩＲドロップの降下防止等の性能向上させることができる。

以下に、本発明の各実施形態に係る半導体集積回路の具体的な構成について詳細に説明する。

＜第１の実施形態の説明＞
図１は、本発明の第１の実施形態に係る半導体集積回路の金属配線層の上部から見たパターン図である。

図中、符号１は、第ｉ層（ｉ＝１，３，５・・・）の金属配線パターン、符号２は、該金属配線パターン中に形成したスロット、符号３は、該スロット中に同一金属配線層で形成した矩形パターンである。

上記金属配線パターンは、例えば、電源に接続されており、矩形パターン３は、ＧＮＤに接続されている。

図２は、図１に示す点線Ａ−Ｂ間の金属配線層の断面図である。

図２に示すように、金属配線パターン１と矩形パターン３との間でコンデンサ４が形成される。近年の半導体集積回路の微細加工技術により、上述のような横方向の層間においても十分な容量が形成される。

図に示すように幅広の電源配線においてはスロットがいくつか形成され多くの容量がつくられることにより大きなデカップリング容量が実現される。

このスロット形成の要件はストレス対策のためのプロセス工程の必須要件であり、ただ無駄にスロットを形成するよりも本実施形態のように形成してカップリング容量を多く形成するほうが有益であり、さらにはこのコンデンサ形成のために特別なプロセス工程や製造マスクの追加、チップ面積の増加は伴わない。

本実施形態において、金属配線パターン１をＧＮＤ配線、矩形パターン３を電源に接続する構成をとっても同様である。

＜第２の実施形態の説明＞
図３は、本発明の第２の実施形態に係る半導体集積回路の金属配線層Ｍ（ｉ）及びＭ（ｉ＋１）の上部から見たパターン図である。

図３に示すように、符号５は、第１の金属配線パターン（第ｉ層）、符号６は、該金属配線パターン中のスロット、符号７は、該スロット中の矩形パターン、符号８は、第２の配線パターン（第ｉ＋１層）、符号９は、第２の金属配線パターン中のスロット、符号１０は、該スロット中の矩形パターンである。

矩形パターン７は、コンタクトホール１１を介して上層の金属配線パターン８に接続されている。また、矩形パターン１０は、コンタクトホール１２を介して下層の配線パターン５に接続される。例えば、第１の金属配線パターン５は、ＧＮＤに、第２の金属配線パターン８は、電源に接続されている。

図４は、図１に示す点線Ａ１−Ｂ１間及びＡ２−Ｂ２間の金属配線層の断面図である。

（ａ）は、点線Ａ１−Ｂ１間の断面図であり、（ｂ）は、点線Ａ２−Ｂ２間の断面図を示す。

各々図中に記号Ｃで示すコンデンサが形成され、このコンデンサＣは、電源、ＧＮＤ間のデカップリング容量として作用する。このようにして形成することで、第１の実施形態の場合よりも大きなデカップリング容量を容易に実現できる。

なお、本実施形態においても、第１の金属配線パターン５を電源配線、第２の金属配線パターン８をＧＮＤ配線に接続した場合も同様である。

＜第３の実施形態の説明＞
図５は、本発明の第３の実施形態に係る半導体集積回路の金属配線層Ｍ（ｉ）、Ｍ（ｉ＋１）及びＭ（ｉ＋２）の上部から見たパターン図である。

図中、符号１３は第１の金属配線パターン（第ｉ層）、符号１４は、該金属配線パターン中のスロット、符号１５は、該スロット中の矩形パターン、符号１６は、第２の配線パターン（第ｉ＋１層）、符号１７は、第２の配線パターン中のスロット、符号１８は、該スロット中の矩形パターンである。また、符号１９は、第３の金属配線パターン（第ｉ＋２層）、符号２０は、該金属配線パターン中のスロット、符号２１は、該スロット中の矩形パターンである。

矩形パターン１５は、コンタクトホール２２を介して上層の金属配線パターン１６に接続されている（後記する図６（ｂ）に図示）。また、矩形パターン１８は、コンタクトホール２３あるいは２４を介して下層の配線パターン１３もしくは上層の配線パターン１９に接続される。矩形パターン２１は、コンタクトホール２５を介して下層の金属配線パターン１６に接続されている。

このとき、例えば、第１の金属配線パターン１３、第３の金属配線パターン１９は、グランドに、第２の金属配線パターン１６は、電源に接続されている。

図６は、図５に示す点線Ａ３−Ｂ３間及びＡ４−Ｂ４間の金属配線層の断面図である。

（ａ）は、点線Ａ３−Ｂ３間の断面図であり、（ｂ）は、点線Ａ４−Ｂ４間の断面図を示す。

上記他の実施形態と同様に、各々図中に記号Ｃで示すコンデンサが形成され電源、ＧＮＤ間のデカップリング容量として作用する。このようにして形成することで前実施形態よりも大きなデカップリング容量を容易に実現できる。

本実施形態において、第１の金属配線パターン１３、第３の金属配線パターン１９は、グランドに、第２の金属配線パターン１６は、電源に接続されている。１７を電源配線、１５、１９をＧＮＤ配線とした場合も同様である。

以上説明したように、ストレス対策で必要になった幅広配線中のスロットを積極的に利用し、スロット中に矩形パターンを埋めるような形でパターンを形成し、該配線パターン間を各々電源あるいはＧＮＤとすることで、該配線パターン間の隙間にコンデンサを形成しデカップリングに用いる。こうすることで、いたずらに面積を拡大することなく、無駄なくデカップリング性能の向上が実現できるものである。

上記実施形態に示したのは構成の一例であり、同様の構成にて配線のスロットを利用してコンデンサを形成するものは本発明の範囲内である。

本発明の第１の実施形態に係る半導体集積回路の金属配線層の上部から見たパターン図である。 図１に示す点線Ａ−Ｂ間の金属配線層の断面図である。 本発明の第２の実施形態に係る半導体集積回路の金属配線層Ｍ（ｉ）及びＭ（ｉ＋１）の上部から見たパターン図である。 図１に示す点線Ａ１−Ｂ１間及びＡ２−Ｂ２間の金属配線層の断面図である。 本発明の第３の実施形態に係る半導体集積回路の金属配線層Ｍ（ｉ）、Ｍ（ｉ＋１）及びＭ（ｉ＋２）の上部から見たパターン図である。 図５に示す点線Ａ３−Ｂ３間及びＡ４−Ｂ４間の金属配線層の断面図である。 従来の半導体集積回路に使用されるＭＩＭ構造のコンデンサ素子の１例を示す構造図である。 この従来例の半導体集積回路に用いるＭＩＭコンデサ構造の断面図である。（Ａ）は、側面から見た断面図であり、（Ｂ）は、（Ａ）に示すＡ−Ａ’位置での上面側から見た断面図である。

符号の説明

１、５、１３ 金属配線パターン（Ｍ（ｉ）層）
２、６、９、１４、１７、２０ 金属配線パターン中に形成したスロット
３、７、１０、１５、１８、２１ 矩形パターン
４ コンデンサ（デカップリングコンデンサ）
８、１６ 金属配線パターン（Ｍ（ｉ＋１）層）
１１、１２、２２、２３、２４、２５ コンタクトホール
１９ 金属配線パターン（Ｍ（ｉ＋２）層）
３０ 下部電極
３１ 下部電極部分
４０ 上部電極
５０ 容量絶縁膜

Claims (7)

1. 電源線又は接地線を配線する金属配線層において、幅広の配線パターン面にスロットを形成した半導体集積回路であって、
   前記スロット内部に設けられた配線パターンを備え、
   前記幅広の配線パターンと前記スロット内部に設けられた配線パターン間にコンデンサを形成したことを特徴とする半導体集積回路。
2. 前記スロットを有する前記配線パターンを電源供給パターンに、前記スロット内部の配線パターンを接地電位パターンに接続したことを特徴とする請求項１に記載の半導体集積回路。
3. 前記スロットを有する配線パターンを接地電位パターンに、前記スロット内部の配線パターンを電源供給パターンに接続することを特徴とする請求項１に記載の半導体集積回路。
4. 前記金属配線層が、上下２層により構成された場合において、上層の前記スロット内部に設けられた配線パターンは、下層の前記金属配線層にコンタクトを介して接続され、また、下層の前記スロット内部に設けられた配線パターンは、上層の前記金属配線層にコンタクトを介して接続され、前記各上下２層の金属配線層間及び各金属配線層における前記幅広の配線パターンと前記スロット内部に設けられた配線パターン間にコンデンサを形成したことを特徴とする請求項１に記載の半導体集積回路。
5. 上層の前記スロットを有する前記配線パターンを電源供給パターンに、下層の前記金属配線層に前記コンタクトを介して接続されている前記スロット内部の配線パターンを接地電位パターンに接続したことを特徴とする請求項４に記載の半導体集積回路。
6. 上層の前記スロットを有する前記配線パターンを接地電位パターンに、下層の前記金属配線層に前記コンタクトを介して接続されている前記スロット内部の配線パターンを電源供給パターンに接続したことを特徴とする請求項４に記載の半導体集積回路。
7. 前記金属配線層が、上下２層により構成される代わりに、前記金属層が多層により構成されることを特徴とする請求項４から請求項６のいずれか１項に記載の半導体集積回路。
   
   

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