JP2013503487A - デバイス構造体およびその形成方法 - Google Patents

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Abstract

【課題】 相互かみ合い型導電線を有するキャパシタ構造体ならびにそれを製造する方法を提供する。
【解決手段】 相互かみ合い型構造体は、少なくとも１つの第１の金属線と、少なくとも１つの第１の金属線に平行で、しかも少なくとも１つの第１の金属線から分離されている少なくとも１つの第２の金属線と、少なくとも１つの第１の金属線の端部に接触し、しかも少なくとも１つの第２の金属線から分離されている第３の金属線とを含むことができる。少なくとも１つの第１の金属線はいずれの金属ビアにも垂直に接触しないが、少なくとも１つの第２の金属線は少なくとも１つの金属ビアに垂直に接触することができる。相互かみ合い型構造体の複数の層を垂直に積み重ねることができる。代わって、相互かみ合い型構造体は、複数の第１の金属線と複数の第２の金属線を含むことができ、それぞれの金属線はいずれの金属ビアにも垂直に接触しない。キャパシタを形成するために、回転の有無を問わず、相互かみ合い型構造体の複数の実例を横方向に複製し接合するか、あるいは垂直に積み重ねるか、またはその両方を行うことができる。
【選択図】 図１Ｅ

Description

本発明は、キャパシタ構造体に関し、特に、相互かみ合い型（interdigitated）導電線を有するキャパシタ構造体ならびにそれを製造する方法に関する。
関連出願の相互参照
本出願は、２００９年８月２７日に出願され、「Interdigitated Vertical Parallel Capacitor」という名称の米国特許出願第１２／５４８４８４号の恩典を請求するものである。
従来技術のバックエンドオブライン（ＢＥＯＬ）金属キャパシタでは、誘電材料層に埋め込まれた導電線を使用している。この導電線は、金属相互接続構造体用の他の金属線が形成されると同時に、誘電材料層内のライン・トレンチを充填する金属線として形成される。導電線間の距離は、典型的に、限界寸法であり、すなわち、リソグラフィ方法によってプリント可能な最小寸法である。このようなＢＥＯＬ金属キャパシタは、他の金属相互接続構造体を形成するために使用されるものと同じ処理ステップで形成されるので、このようなＢＥＯＬ金属キャパシタは、追加の処理コストを被らずに製造することができる。
金属線間の分離距離が比較的大きいので、このようなＢＥＯＬ金属キャパシタは比較的大きい面積を必要とする。このようなＢＥＯＬ金属キャパシタの面積は小さい方が望ましいが、導電線の線幅は、異なるレベルの導電構造体および近くに位置する他の導電構造体に導電線を電気的に接続する金属ビア間の短絡のリスクを増加せずに低減することができない。特に、金属ビアは、下部部分に対して上部部分の方が大きい直径で形成される傾向があり、それにより、金属ビアの面積が増加し、その結果、金属ビアが金属線のすぐ下に位置するときに短絡の確率が増加する。
米国特許出願第１２／５４８４８４号
金属線のすぐ下の金属ビアの存在は金属線の物理的幅を広げ、金属ビアと隣接する導電構造体との間の短絡の可能性を増加する傾向があるので、従来技術のＢＥＯＬ金属キャパシタは、金属ビアの存在によって引き起こされるスケーリングの限界に直面する。
少なくとも１つの第１の金属線と、少なくとも１つの第１の金属線に平行で、しかもそれから分離されている少なくとも１つの第２の金属線と、少なくとも１つの第１の金属線の端部に接触し、しかも少なくとも１つの第２の金属線から分離されている第３の金属線とを含む、相互かみ合い型構造体が提供される。少なくとも１つの第１の金属線はいずれの金属ビアにも垂直に接触しないが、少なくとも１つの第２の金属線は少なくとも１つの金属ビアに垂直に接触することができる。少なくとも１つの第１の金属線は第３の金属線に横方向に接触し、第３の金属線は少なくとももう１つの金属ビアに垂直に接触することができる。少なくとも１つの第１の金属線のそれぞれは一定の分離距離だけ少なくとも１つの第２の金属線のうちの１つから分離され、その分離距離は複数の平行線の線間隔に関する限界寸法にすることができる。少なくとも１つの第１の金属線のそれぞれは一定の幅を有することができ、その幅は複数の平行線の線幅に関する限界寸法にすることができる。
金属ビアに垂直に接触していない金属線が垂直に隣接する層間で同じ方向に沿ってまたは垂直に隣接する層間で相互に垂直な方向に沿って方向付けられるように、相互かみ合い型構造体の複数の層を垂直に積み重ねることができる。相互かみ合い型構造体の複数の層内の少なくとも１つの第１の金属線と第３の金属線は垂直平行キャパシタ（vertical parallel capacitor）の１つの電極を構成し、複数の層内の少なくとも１つの第２の金属線と、少なくとも１つの第２の金属線のいくつかに横方向に接触する少なくとも１つの第４の金属線は垂直平行キャパシタのもう１つの電極を構成する。
複数の第１の金属線と複数の第２の金属線とを含み、それぞれの金属線がいずれの金属ビアにも垂直に接触していない、他の相互かみ合い型構造体も提供される。複数の第１の金属線のそれぞれは複数の第２の金属線から横方向に分離されている。複数の第１の金属線は第３の金属線に横方向に接触し、複数の第２の金属線は第４の金属線に横方向に接触する。複数の第１の金属線のそれぞれは一定の分離距離だけ複数の第２の金属線のうちの少なくとも１つから分離され、その分離距離は複数の平行線の線間隔に関する限界寸法にすることができる。複数の第１の金属線および複数の第２の金属線のそれぞれは一定の幅を有することができ、その幅は複数の平行線の線幅に関する限界寸法にすることができる。
相互かみ合い型構造体の横方向アレイ（lateral array）を形成するために、回転の有無を問わず、相互かみ合い型構造体の複数の実例（instance）を横方向に複製し接合することができる。各層内の第１および第２の複数の金属線が垂直に隣接する層間で同じ方向に沿ってまたは垂直に隣接する層間で相互に垂直な方向に沿って方向付けられるように、複数の相互かみ合い型構造体を垂直に積み重ねることができる。相互かみ合い型構造体は横方向および垂直に複製することができ、いくつかの金属ビアは複数のレベル間の第３の金属線を接続し、その他の金属ビアは複数のレベル間の第４の金属ビアを接続する。相互かみ合い型構造体の複数の層内の複数の第１の金属線と第３の金属線は垂直平行キャパシタの１つの電極を構成し、複数の層内の複数の第２の金属線と第４の金属線は垂直平行キャパシタのもう１つの電極を構成する。
本発明の一態様により、基板上に位置する少なくとも１つの誘電体層と、少なくとも１つの誘電体層に埋め込まれ、相互に垂直に間隔をおいて配置され、それぞれが少なくとも１つの第１の金属線と少なくとも１つの第２の金属線と少なくとも１つの第３の金属線とを含む複数の相互かみ合い型構造体と、それぞれが少なくとも１つの第３の金属線のうちの１つに垂直に接触する上面と少なくとも１つの第３の金属線のうちのもう１つに垂直に接触する底面とを有する少なくとも１つの第１の垂直導電ビアと、それぞれが少なくとも１つの第２の金属線のうちの１つに垂直に接触する上面と少なくとも１つの第２の金属線のうちのもう１つに垂直に接触する底面とを有する少なくとも１つの第２の垂直導電ビアとを含み、少なくとも１つの第１の金属線および少なくとも１つの第３の金属線のすべてが相互に抵抗可能に接続され、少なくとも１つの第２の金属線から電気的に隔離され、少なくとも１つの第２の金属線のすべてが相互に抵抗可能に接続される、デバイス構造体が提供される。
本発明の他の態様により、基板上に位置する少なくとも１つの誘電体層と、少なくとも１つの誘電体層に埋め込まれ、相互に垂直に間隔をおいて配置され、それぞれが少なくとも１つの第１の金属線と少なくとも１つの第２の金属線と第３の金属線と第４の金属線とを含む複数の相互かみ合い型構造体と、それぞれが第３の金属線に垂直に接触する上面と他の第３の金属線に垂直に接触する底面とを有する少なくとも１つの第１の垂直導電ビアと、それぞれが第４の金属線に垂直に接触する上面と他の第４の金属線に垂直に接触する底面とを有する少なくとも１つの第２の垂直導電ビアとを含み、少なくとも１つの第１の金属線および複数の第３の金属線のすべてが相互に抵抗可能に接続され、少なくとも１つの第２の金属線から電気的に隔離され、少なくとも１つの第２の金属線および複数の第４の金属線のすべてが相互に抵抗可能に接続される、他のデバイス構造体が提供される。
基板上に半導体デバイスを形成することと、基板上に少なくとも１つの誘電体層を形成することと、少なくとも１つの相互接続レベル金属線を含む少なくとも１つの金属相互接続構造体を形成することと、少なくとも１つの誘電体層に埋め込まれ、相互に垂直に間隔をおいて配置され、それぞれが少なくとも１つの第１の金属線と少なくとも１つの第２の金属線と第３の金属線とを含む複数の相互かみ合い型構造体であって、少なくとも１つの第１の金属線および複数の第３の金属線のすべてが相互に抵抗可能に接続されて、キャパシタ構造体の１つの電極を構成し、少なくとも１つの第２の金属線から電気的に隔離され、少なくとも１つの第２の金属線のすべてが相互に抵抗可能に接続されて、キャパシタ構造体のもう１つの電極を構成する複数の相互かみ合い型構造体と、少なくとも１つの第１の金属線および複数の第３の金属線に電気的に接続された少なくとも１つの第１の垂直導電ビアと、少なくとも１つの第２の金属線に電気的に接続された少なくとも１つの第２の垂直導電ビアとを含むデバイス構造体を形成することを含み、少なくとも１つの誘電体層内に位置するトレンチ内の金属層の付着および平坦化により、少なくとも１つの第１の金属線のうちの１つと少なくとも１つの相互接続レベル金属線が同時に形成される、デバイス構造体を形成する方法も提供される。
図１Ｃおよび図１Ｄの水平面Ａ−Ａ’に沿った本発明の第１の実施形態による第１の模範的なデバイス構造体の水平断面図である。 図１Ｃおよび図１Ｄの水平面Ｂ−Ｂ’に沿った本発明の第１の実施形態による第１の模範的なデバイス構造体の水平断面図である。 図１Ａおよび図１Ｂの垂直面Ｃ−Ｃ’に沿った本発明の第１の実施形態による第１の模範的なデバイス構造体の垂直断面図である。 図１Ａおよび図１Ｂの垂直面Ｄ−Ｄ’に沿った本発明の第１の実施形態による第１の模範的なデバイス構造体の垂直断面図である。 図１Ａおよび図１Ｂの垂直面Ｅ−Ｅ’に沿った本発明の第１の実施形態による第１の模範的なデバイス構造体の垂直断面図である。 図２Ｄの水平面Ａ−Ａ’に沿った本発明の第２の実施形態による第２の模範的なデバイス構造体の水平断面図である。 図２Ｄの水平面Ｂ−Ｂ’に沿った本発明の第２の実施形態による第２の模範的なデバイス構造体の水平断面図である。 図２Ｄの水平面Ｃ−Ｃ’に沿った本発明の第２の実施形態による第２の模範的なデバイス構造体の水平断面図である。 図２Ａ〜図２Ｃの垂直面Ｄ−Ｄ’に沿った本発明の第２の実施形態による第２の模範的なデバイス構造体の垂直断面図である。 本発明の第３の実施形態による第３の模範的なデバイス構造体内の１つの第３タイプの相互かみ合い型構造体の水平断面図である。 本発明の第３の実施形態による第３の模範的なデバイス構造体内のもう１つの第３タイプの相互かみ合い型構造体の水平断面図である。 本発明の第４の実施形態による第４の模範的なデバイス構造体内の第４タイプの相互かみ合い型構造体の水平断面図である。 本発明の第５の実施形態による第５の模範的なデバイス構造体内の第５タイプの相互かみ合い型構造体の水平断面図である。
上記の通り、本発明は、相互かみ合い型導電線を有するキャパシタ構造体ならびにそれを製造する方法に関し、これらについて添付図面とともに本明細書で説明する。図面全体を通して、同様または同等の要素を指定するために同じ参照番号または文字が使用されている。本発明の主題を不必要に曖昧にする既知の機能および構造に関する詳細な説明は明瞭にするために省略されている。図面は必ずしも一定の縮尺で描かれているわけではない。
本明細書で使用する通り、ある構造要素が他の構造要素に直接接触するかまたは少なくとも１つの導電素子を介してその構造要素と他の構造要素との間に連続的な導電路が存在するときに、その構造要素は他の構造要素「に抵抗可能に接続されている（resistively connected to）」。ある構造要素と他の構造要素との間に連続的な導電路がまったくない場合、その構造要素は他の構造要素「から電気的に隔離されている（electrically isolated from）」。ある構造要素と他の構造要素との間に介在する構造要素がまったくなく、物理的接触が形成されるときに、その構造要素は他の構造要素に「接触している（contact）」。ある構造要素と他の構造要素との境界面が実質的に水平であるときに、その構造要素は他の構造要素に「垂直に接触している（vertically contact）」。ある構造要素と他の構造要素との境界面が実質的に垂直であるときに、その構造要素は他の構造要素に「水平に接触している（horizontally contact）」。ある構造要素が他の構造要素に直接接触しない場合、その構造要素は他の要素から「間隔をおいて配置されている（spaced）」。相互かみ合い型構造体は、少なくとも２つの下部構造体（sub-structure）を有し、その下部構造体のそれぞれが少なくとも１つの横方向に延びる部分を含み、横方向に延びる方向に沿った隣接下部構造体の側壁が相互に近接して位置する構造体である。あるタイプの１対の要素間に同じタイプの介在する要素がまったくない場合、その１対の要素は「垂直に隣接している（vertically adjacent）」。
図１Ａ〜図１Ｅを参照すると、本発明の第１の実施形態による第１の模範的なデバイス構造体は、少なくとも１つの誘電体層１００と、そこに埋め込まれた複数の相互かみ合い型構造体と、少なくとも１つの第１の垂直導電ビアと、少なくとも１つの第２の垂直導電ビアとを含む。少なくとも１つの誘電体層１００は、典型的に、半導体基板、絶縁体基板、導電基板、またはこれらの組み合わせにすることができる基板（図示せず）上に形成される。少なくとも１つの誘電体層１００が半導体基板上に形成される場合、その半導体基板上に少なくとも１つの半導体デバイスを形成することができる。少なくとも１つの相互接続レベル金属線、すなわち、相互接続レベルに形成される少なくとも１つの金属線を含む少なくとも１つの金属相互接続構造体は、誘電材料の付着、誘電材料のリソグラフィ・パターン形成、ビアホールおよびライン・トレンチの形成、導電材料の付着、ならびに平坦化などの当技術分野で既知の方法を使用して、少なくとも１つの誘電体層１００内に形成することができる。
少なくとも１つの誘電体層１００は、それぞれが誘電材料を含む１つまたは複数の誘電体層である。それぞれの誘電材料は、約３．６〜約３．９の誘電率ｋを有する酸化物ベースの従来の誘電材料、あるいは約３．０以下、好ましくは約２．８未満、より好ましくは約２．５未満の誘電率ｋを有するローｋ誘電材料を含むことができる。酸化物ベースの従来の誘電材料の無制限的例としては、アンドープ・シリケート・ガラス（ＵＳＧ）、フルオロケイ酸ガラス（ＦＳＧ）、ボロホスホシリケート・ガラス（ＢＰＳＧ）、およびリン酸シリケート・ガラス（ＰＳＧ）を含む。ローｋ誘電材料は、スピン・オン・ローｋ誘電材料またはＣＶＤローｋ誘電材料、すなわち、化学的気相堆積（ＣＶＤ）によって付着されたローｋ誘電材料にすることができる。スピン・オン・ローｋ誘電材料の一例は熱硬化性ポリアリーレンエーテルであり、これは一般に「シリコン・ローｋ」または「ＳｉＬＫ（ＴＭ）」とも呼ばれる。本明細書では「ポリアリーレン」という用語は、結合、縮合環、または酸素、硫黄、スルホン、スルホキシド、カルボニルなどの不活性連結基によってまとめて連結されたアリール部分または不活性置換されたアリール部分を指す。ＣＶＤローｋ誘電材料の組成および付着方法は当技術分野で周知のものである。たとえば、ＣＶＤローｋ誘電材料は、共有結合された三次元の網内にＳｉ、Ｃ、Ｏ、およびＨの原子を含む水素化酸化シリコン炭素材料（ＳｉＣＯＨ）の基質を含有するＳｉＣＯＨ誘電体にすることができる。スピン・オン・ローｋ誘電材料およびＣＶＤローｋ誘電材料はいずれも多孔性にすることができ、これにより少なくとも１つの誘電体層１００の誘電率が減少する。少なくとも１つの誘電体層１００は、酸化物ベースの従来の誘電材料、スピン・オン・ローｋ誘電材料、およびＣＶＤローｋ誘電材料のうちの少なくとも２つのスタックを含むことができる。少なくとも１つの誘電体層１００は、本発明のキャパシタ構造体用のノード誘電体として機能する。
複数の相互かみ合い型構造体は少なくとも１つの誘電体層１００に埋め込まれている。それぞれの相互かみ合い型構造体は金属相互接続構造体のライン・レベルに形成される。複数の相互かみ合い型構造体は、少なくとも１つの第１タイプの相互かみ合い型構造体を含み、少なくとも１つの第２タイプの相互かみ合い型構造体を含むこともできる。第１の模範的なデバイス構造体は、異なるレベル、すなわち、異なる垂直位置に位置し、垂直導電ビアによって相互接続された少なくとも２つの相互かみ合い型構造体を含む。第１の模範的なデバイス構造体は、少なくとも２つの第１タイプの相互かみ合い型構造体または少なくとも１つの第１タイプの相互かみ合い型構造体と少なくとも１つの第２タイプの相互かみ合い型構造体を含むことができる。それぞれの相互かみ合い型構造体は、相互に垂直に間隔をおいて配置されている。それぞれの相互かみ合い型構造体は、少なくとも１つの第１の金属線と少なくとも１つの第２の金属線と少なくとも１つの第３の金属線とを含む。
第１タイプの相互かみ合い型構造体は、少なくとも１つの第１タイプの第１の金属線１０と、少なくとも１つの第１タイプの第２の金属線２０と、２つの第１タイプの第３の金属線１１０とを含む。少なくとも１つの第１タイプの第１の金属線１０と、少なくとも１つの第１タイプの第２の金属線２０と、２つの第１タイプの第３の金属線１１０のそれぞれは、長方形の水平断面領域を有することができる。第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の少なくとも１つの第１タイプの第１の金属線１０のそれぞれは、同じ第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の少なくとも１つの第１タイプの第２の金属線２０のうちの１つから横方向に一定の距離離れたところに間隔をおいて配置することができる。
少なくとも１つの第１タイプの第１の金属線１０のそれぞれは、全体を通して、すなわち、第１タイプの第１の金属線１０が少なくとも１つの第１タイプの第３の金属線１１０のうちの１つに横方向に接触する一方の端部部分から、第１タイプの第１の金属線１０が少なくとも１つの第１タイプの第３の金属線１１０のうちのもう１つに横方向に接触するもう一方の端部部分まで、一定の幅を有することができる。少なくとも１つの第１タイプの第１の金属線１０のそれぞれの端部部分は、少なくとも１つの第１タイプの第３の金属線１１０のうちの１つに横方向に接触する。第１タイプの第１の金属線１０の一定の幅は本明細書では一定の第１線幅ｗと呼ばれ、これは、入れ子型平行線構造体内の線幅に関する限界寸法、すなわち、リソグラフィ方法によってプリント可能な最小寸法にすることができる。
少なくとも１つの第１タイプの第２の金属線２０のそれぞれは、全体を通して一定の幅を有することができ、これは本明細書では一定の第２線幅ｗ’と呼ばれ、好ましくは入れ子型平行線構造体内の線幅に関する限界寸法より大きい。好ましくは、第２線幅ｗ’は第１線幅ｗより大きく、それに接続された垂直導電ビアの直径より大きい。
少なくとも１つの第１タイプの第１の金属線１０のそれぞれは、第１タイプの第１の金属線１０の長さ全体を通して一定の間隔ｄだけ少なくとも１つの第１タイプの第２の金属線２０のうちの１つから分離することができる。一定の間隔ｄは、入れ子型平行線構造体内の隣接線間の間隔に関する限界寸法にすることができる。
それぞれの第１タイプの第２の金属線２０は、少なくとも１つの誘電体層１００によって横方向に取り囲まれ、いずれの導電構造体にも横方向に接触していない。第１タイプの相互かみ合い型構造体（１０、１１０、２０）内のそれぞれの第１タイプの第２の金属線２０は、第１タイプの相互かみ合い型構造体（１０、１１０、２０）内のすべての他の要素から電気的に隔離されている。
それぞれの第１タイプの相互かみ合い型構造体（１０、１１０、２０）は、相互に接触しない第１タイプの第３の金属線１１０のうちの２つを含む。それぞれの第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の２つの第１タイプの第３の金属線１１０は、一体構造のもの、すなわち、単一連続片であり、同じ材料組成のものである。第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の少なくとも１つの第１タイプの第１の金属線１０と、２つの第１タイプの第３の金属線１１０のすべては、一体構造のものである。第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の少なくとも１つの第１タイプの第１の金属線１０と、少なくとも１つの第１タイプの第２の金属線２０と、２つの第１タイプの第３の金属線１１０のすべては、同じ材料組成のものにすることができ、金属および金属化合物から選択可能な少なくとも導電性の材料を含む。金属および金属化合物の無制限的例としては、Ｗ、Ｃｕ、Ａｌ、ＷＮ、ＴｉＮ、ＴａＮ、およびこれらの組み合わせを含む。好ましくは、第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の少なくとも１つの第１タイプの第１の金属線１０と、少なくとも１つの第１タイプの第２の金属線２０と、少なくとも１つの第１タイプの第３の金属線１１０のすべては、導電材料で構成される。
少なくとも１つの第１タイプの第１の金属線１０のそれぞれの金属線の上面のすべておよび底面のすべて、すなわち、上面の全体および底面の全体と、１対の側壁表面は、少なくとも１つの誘電体層１００に接触する。したがって、第１タイプの第３の金属線１１０に接触していない少なくとも１つの第１タイプの第１の金属線１０のすべての表面は、少なくとも１つの誘電体層１００に接触する。第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の少なくとも１つの第１タイプの第１の金属線１０と、少なくとも１つの第１タイプの第２の金属線２０と、少なくとも１つの第１タイプの第３の金属線１１０のすべての上面は、同一平面にすることができ、すなわち、同じ水平面内に位置することができる。第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の少なくとも１つの第１タイプの第１の金属線１０と、少なくとも１つの第１タイプの第２の金属線２０と、少なくとも１つの第１タイプの第３の金属線１１０のすべての底面は、同一平面にすることができる。
第２タイプの相互かみ合い型構造体は、少なくとも１つの第２タイプの第１の金属線３０と、少なくとも１つの第２タイプの第２の金属線４０と、第２タイプの第３の金属線１３０と、第２タイプの第４の金属線１４０とを含む。少なくとも１つの第２タイプの第１の金属線３０と、少なくとも１つの第２タイプの第２の金属線４０と、第２タイプの第３の金属線１３０と、第２タイプの第４の金属線１４０のそれぞれは、長方形の水平断面領域を有することができる。第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内の少なくとも１つの第２タイプの第１の金属線３０のそれぞれは、同じ第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内の少なくとも１つの第２タイプの第２の金属線４０のうちの１つから横方向に一定の距離離れたところに間隔をおいて配置することができる。
少なくとも１つの第２タイプの第１の金属線３０のそれぞれは、全体を通して、すなわち、少なくとも１つの誘電体層１００に接触する垂直端面を有する一方の端部部分から、第２タイプの第１の金属線３０が第２タイプの第３の金属線１３０に横方向に接触するもう一方の端部部分まで、一定の幅を有することができる。少なくとも１つの第２タイプの第１の金属線３０の一方の端部部分は第２タイプの第３の金属線１３０に横方向に接触する。第２タイプの第１の金属線３０の一定の幅は一定の第１線幅ｗにすることができ、これは限界寸法することができる。好ましくは、第２タイプの第１の金属線３０の一定の幅は、第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の第１タイプの第１の金属線１０の一定の幅と同じである。
少なくとも１つの第２タイプの第２の金属線４０のそれぞれは、全体を通して一定の幅を有することができ、これは一定の第２線幅ｗ’にすることができる。
少なくとも１つの第２タイプの第１の金属線３０のそれぞれは、第２タイプの第１の金属線３０の長さ全体を通して一定の間隔ｄだけ少なくとも１つの第２タイプの第２の金属線４０のうちの１つから分離することができる。一定の間隔ｄは、入れ子型平行線構造体内の隣接線間の間隔に関する限界寸法にすることができる。好ましくは、第２タイプの第１の金属線３０と第２タイプの第２の金属線４０との一定の間隔は、第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の第１タイプの第１の金属線１０と第１タイプの第２金属線２０との一定の間隔と同じである。
それぞれの第２タイプの第２の金属線４０の一方の端部は第２タイプの第４の金属線１４０に横方向に接触する。第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内のそれぞれの第２タイプの第２の金属線４０は、第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内の第２タイプの第４の金属線１４０に抵抗可能に接続される。
第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内の少なくとも１つの第２タイプの第１の金属線３０と、第２タイプの第３の金属線１３０のすべては、一体構造のものである。第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内の少なくとも１つの第２タイプの第２の金属線４０と、第２タイプの第４の金属線１４０のすべては、一体構造のものである。第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内の少なくとも１つの第２タイプの第１の金属線３０と、少なくとも１つの第２タイプの第２の金属線４０と、第２タイプの第３の金属線１３０と、第２タイプの第４の金属線１４０のすべては、同じ材料組成のものにすることができ、金属および金属化合物から選択可能な少なくとも導電性の材料を含む。金属および金属化合物の無制限的例としては、Ｗ、Ｃｕ、Ａｌ、ＷＮ、ＴｉＮ、ＴａＮ、およびこれらの組み合わせを含む。好ましくは、第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内の少なくとも１つの第２タイプの第１の金属線３０と、少なくとも１つの第２タイプの第２の金属線４０と、第２タイプの第３の金属線１３０と、第２タイプの第４の金属線１４０のすべては、導電材料で構成される。
少なくとも１つの第２タイプの第１の金属線３０のそれぞれの金属線の上面のすべておよび底面のすべてと、１対の側壁表面は、少なくとも１つの誘電体層１００に接触する。したがって、第２タイプの第３の金属線１３０に接触していない少なくとも１つの第２タイプの第１の金属線３０のすべての表面は、少なくとも１つの誘電体層１００に接触する。第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内の少なくとも１つの第２タイプの第１の金属線３０と、少なくとも１つの第２タイプの第２の金属線４０と、第２タイプの第３の金属線１３０と、第２タイプの第４の金属線１４０のすべての上面は、同一平面にすることができ、すなわち、同じ水平面内に位置することができる。第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内の少なくとも１つの第２タイプの第１の金属線３０と、少なくとも１つの第２タイプの第２の金属線４０と、第２タイプの第３の金属線１３０と、第２タイプの第４の金属線１４０のすべての底面は、同一平面にすることができる。
少なくとも１つの第１の垂直導電ビアと少なくとも１つの第２の垂直導電ビアは、隣接垂直レベルに位置する相互かみ合い型構造体の様々な要素間の垂直電気接続を可能にする。少なくとも１つの第１の垂直導電ビアは、少なくとも１つの第１タイプの第１の垂直導電ビア１１２と、少なくとも１つの第２タイプの第１の垂直導電ビア１３２とを含む。少なくとも１つの第２の垂直導電ビアは、少なくとも１つの第１タイプの第２の垂直導電ビア２２と、少なくとも１つの第２タイプの第２の垂直導電ビア４２とを含む。
少なくとも１つの第１タイプの第１の垂直導電ビア１１２のそれぞれは、あるレベルで第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の第１タイプの第３の金属線１１０に垂直に接触する上面と、他のレベルで他の第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の他の第１タイプの第３の金属線１１０に垂直に接触する底面とを有する。少なくとも１つの第２タイプの第１の垂直導電ビア１３２のそれぞれは、あるレベルで第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の第１タイプの第３の金属線１１０に垂直に接触する上面または底面と、他のレベルで第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内の第２タイプの第３の金属線１３０に垂直に接触する底面または上面とを有する。したがって、第１タイプの第１の垂直導電ビア１１２は２つの第１タイプの第３の金属線１１０に垂直に接触し、第２タイプの第１の垂直導電ビア１３２は第１タイプの第３の金属線１１０と第２タイプの第３の金属線１３０に垂直に接触する。
少なくとも１つの第１タイプの第２の垂直導電ビア２２のそれぞれは、あるレベルで第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の第１タイプの第２の金属線２０に垂直に接触する上面と、他のレベルで他の第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の他の第１タイプの第２の金属線２０に垂直に接触する底面とを有する。少なくとも１つの第２タイプの第２の垂直導電ビア４２のそれぞれは、あるレベルで第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の第１タイプの第２の金属線２０に垂直に接触する上面または底面と、他のレベルで第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）内の第２タイプの第２の金属線４０に垂直に接触する底面または上面とを有する。したがって、第１タイプの第２の垂直導電ビア２２は２つの第１タイプの第２の金属線２０に垂直に接触し、第２タイプの第２の垂直導電ビア４２は第１タイプの第２の金属線２０と第２タイプの第２の金属線４０に垂直に接触する。
第１の模範的なデバイス構造体は、少なくとも１つの第１タイプの相互かみ合い型構造体（１０、１１０、２０）を含み、任意選択で少なくとも１つの第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）を含む、複数の相互かみ合い型構造体の垂直スタックである。第１の模範的なデバイス構造体内のそれぞれの相互かみ合い型構造体は、少なくとも１つの第１の垂直導電ビア（１１２、１３２）と少なくとも１つの第２の垂直導電ビア（２２、４２）によって少なくとももう１つの相互かみ合い型構造体に電気的に接続される。好ましくは、第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）が存在する場合、そのそれぞれは、第１の模範的なデバイス構造体の最高レベルあるいは最低レベルまたはその両方に位置する。
第１の模範的なデバイス構造体では、少なくとも１つの第２タイプの第１の金属線３０の垂直端面以外の少なくとも１つの第１の金属線（１０、３０）のすべての側壁表面は互いに平行である。
第１の模範的なデバイス構造体はキャパシタ構造体である。少なくとも１つの第１の金属線（１０、３０）と少なくとも１つの第３の金属線（１１０、１３０）のすべてが相互に抵抗可能に接続され、少なくとも１つの第２の金属線（２０、４０）から電気的に隔離され、少なくとも１つの第２の金属線（２０、４０）のすべてが相互に抵抗可能に接続される。少なくとも１つの第１の金属線（１０、３０）と複数の第３の金属線（１１０、１３０）のすべてがキャパシタ構造体の１つの電極を構成する。少なくとも１つの第２の金属線（２０、４０）のすべてと、任意選択で少なくとも１つの第４の金属線１４０は相互に抵抗可能に接続され、キャパシタ構造体のもう１つの電極を構成する。
相互かみ合い型構造体のそれぞれは、少なくとも１つの誘電体層１００内の同じレベルにある少なくとも１つの相互接続レベル金属線と同時に形成することができる。少なくとも１つの相互接続レベル金属線は、第１タイプの相互かみ合い型構造体（１０、１１０、２０）と同じレベルに形成される第１タイプの相互接続レベル線４２０と、第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）と同じレベルに形成される第２タイプの相互接続レベル線４４０とを含むことができる。少なくとも１つの相互接続レベル金属線は、少なくとも１つの第１の金属線（１０、３０）のうちの１つの金属線および少なくとも１つの第２の金属線（２０、４０）のうちの１つの金属線の上面と同一平面である上面を有する。少なくとも１つの相互接続レベル金属線を含む金属相互接続構造体は、その上に少なくとも１つの誘電体層１００が形成される基板上の半導体デバイスに抵抗可能に接続することができる。
少なくとも１つの相互接続レベル金属線（４２０、４４０）のそれぞれは、少なくとも１つの誘電体層１００内に位置するトレンチ内の金属層の付着および平坦化により、第１タイプの相互かみ合い型構造体（１０、１１０、２０）または第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）の形成と同時に形成することができる。それぞれの相互接続金属ビア（４２２、４４２）は、同じレベルの第１タイプの導電ビア（１１２、２２）または同じレベルの第２タイプの導電ビア（１３２、４２）の形成と同時に形成することができる。
図２Ａ〜図２Ｄを参照すると、本発明の第２の実施形態による第２の模範的なデバイス構造体は、第１の実施形態のように、少なくとも１つの誘電体層１００と、そこに埋め込まれた複数の相互かみ合い型構造体と、少なくとも１つの第１の垂直導電ビア（１１２、１３２）と、少なくとも１つの第２の垂直導電ビア（２２、４２）とを含む。
複数の相互かみ合い型構造体は、第１の実施形態のように、少なくとも１つの誘電体層１００に埋め込まれている。さらに、それぞれの相互かみ合い型構造体は、第１の実施形態のように、金属相互接続構造体のライン・レベルに形成される。第２の模範的なデバイス構造体は、異なるレベルに位置し、垂直導電ビアによって相互接続された少なくとも２つの第１タイプの相互かみ合い型構造体を含み、任意選択で、少なくとも１つの第２タイプの相互かみ合い型構造体を含むことができる。それぞれの相互かみ合い型構造体は、相互に垂直に間隔をおいて配置されている。それぞれの相互かみ合い型構造体は、少なくとも１つの第１の金属線と少なくとも１つの第２の金属線と第３の金属線とを含む。
第１タイプの相互かみ合い型構造体は、少なくとも１つの第１タイプの第１の金属線１０と、少なくとも１つの第１タイプの第２の金属線２０と、第１タイプの第３の金属線１１０とを含む。少なくとも１つの第１タイプの第１の金属線１０と、少なくとも１つの第１タイプの第２の金属線２０は、第１の実施形態と同じ構造上および組成上の特性を有する。それぞれの第１タイプの第３の金属線１１０は、第１の実施形態と同じ組成上の特性を有する。
それぞれの第１タイプの相互かみ合い型構造体（１０、１１０、２０）内では、第３の金属線１１０は、第１タイプの相互かみ合い型構造体（１０、１１０、２０）の外周部に位置し、第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の少なくとも１つの第１タイプの第１の金属線１０と少なくとも１つの第１タイプの第２の金属線２０を横方向に囲んでいる。第１タイプの第３の金属線１１０は等しい長さおよび幅を有する場合もあれば、そうではない場合もあり、すなわち、第１タイプの第３の金属線１１０の１対の平行な外部側壁の長さは第１タイプの第３の金属線１１０の他の１対の平行な外部側壁の長さと同じである場合もあれば、そうではない場合もある。第１タイプの第３の金属線１１０（第１タイプの第３の金属線１１０に横方向に接触する少なくとも１つの第１タイプの第１の金属線１０を除く）は、一体構造のものであり、トーラス（torus）と位相的に同形であり、すなわち、リング状になっている。少なくとも１つの第１タイプの第１の金属線１０のそれぞれは２つの位置で第１タイプの第３の金属線１１０に横方向に接触する。少なくとも１つの第１タイプの第２の金属線２０のそれぞれは、いずれの導電構造体にも横方向に接触していない。
第２の模範的なデバイス構造体では、垂直に隣接する各対の第１タイプの相互かみ合い型構造体（１０、１１０、２０）は、少なくとも１つの第１タイプの第１の金属線１０と少なくとも１つの第１タイプの第２の金属線２０の長さ方向について異なる方向付けがなされている。具体的には、第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の少なくとも１つの第１タイプの第１の金属線１０は、垂直に隣接する第１タイプの相互かみ合い型構造体（１０、１１０、２０）内の少なくとも１つの第１タイプの第１の金属線１０の側壁表面に直交する側壁表面を有する。１対の第１タイプの相互かみ合い型構造体（１０、１１０、２０）の間に介在する相互かみ合い型構造体がまったくない場合、その１対の第１タイプの相互かみ合い型構造体（１０、１１０、２０）は「垂直に隣接している」。したがって、第１タイプの垂直導電ビア（１１２、２２）によって相互接続された第１タイプの相互かみ合い型構造体（１０、１１０、２０）の垂直スタックでは、少なくとも１つの第１タイプの第１の金属線１０の平面の方向付けが各対の垂直に隣接する第１タイプの相互かみ合い型構造体（１０、１１０、２０）間の２通りの方向付けの間で交互になっている。任意選択で、第１の実施形態と同じ構造上および組成上の特性を有する少なくとも１つの第２タイプの相互かみ合い型構造体（３０、１３０、４０、１４０）は、最上位レベルの第１タイプの相互かみ合い型構造体（１０、１１０、２０）あるいは最下位レベルの第１タイプの相互かみ合い型構造体（１０、１１０、２０）またはその両方に接続することができる。
少なくとも１つの第１タイプの第１の金属線１０の平面の方向付けがこのように交互になっていることにより、キャパシタ構造体の第１の電極と第２の電極との間の層間容量結合が増加する。第１の電極は、少なくとも１つの第１の金属線（１０、３０）のすべてと、複数の第３の金属線（１１０、１３０）と、少なくとも１つの第１の垂直導電ビア（１１２、１３２）とを含む。第２の電極は、少なくとも１つの第２の金属線（２０、４０）のすべてと、少なくとも１つの第１タイプの第２の垂直導電ビア２２と、少なくとも１つの第２タイプの垂直導電ビア４２と、任意選択で、少なくとも１つの第４の金属線１４０とを含む。
図３Ａおよび図３Ｂを参照すると、複数の第３タイプの相互かみ合い型構造体を含む第３の模範的なデバイス構造体が示されている。第３の模範的なデバイス構造体は、基板（図示せず）上に位置する少なくとも１つの誘電体層１００と、少なくとも１つの誘電体層１００に埋め込まれ、相互に垂直に間隔をおいて配置された複数の第３タイプの相互かみ合い型構造体と、少なくとも１つの第１の垂直導電ビア３１２と、少なくとも１つの第２の垂直導電ビア３２２とを含む。
第３タイプの相互かみ合い型構造体は、少なくとも１つの第３タイプの第１の金属線５０と、少なくとも１つの第３タイプの第２の金属線６０と、第３タイプの第３の金属線３１０と、第３タイプの第４の金属線３２０とを含む。少なくとも１つの第３タイプの第１の金属線５０と少なくとも１つの第３タイプの第２の金属線６０のそれぞれは、長方形の水平断面領域を有することができる。第３タイプの第３の金属線３１０と第３タイプの第４の金属線３２０はＬ字形の水平断面領域を有することができる。第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）内の少なくとも１つの第３タイプの第１の金属線５０のそれぞれは、同じ第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）内の少なくとも１つの第３タイプの第２の金属線６０のうちの１つから横方向に一定の距離ｄ離れたところに間隔をおいて配置することができる。
少なくとも１つの第３タイプの第１の金属線５０のそれぞれは、全体を通して、すなわち、少なくとも１つの誘電体層１００に接触する垂直端面を有する一方の端部部分から、第３タイプの第１の金属線５０が第３タイプの第３の金属線３１０に横方向に接触するもう一方の端部部分まで、一定の幅を有することができる。少なくとも１つの第３タイプの第１の金属線５０の一方の端部部分は第３タイプの第３の金属線３１０に横方向に接触する。第３タイプの第１の金属線５０の一定の幅は本明細書では一定の第１線幅ｗと呼ばれ、これは、入れ子型平行線構造体内の線幅に関する限界寸法、すなわち、リソグラフィ方法によってプリント可能な最小寸法にすることができる。
少なくとも１つの第３タイプの第２の金属線６０のそれぞれは、全体を通して、すなわち、少なくとも１つの誘電体層１００に接触する垂直端面を有する一方の端部部分から、第３タイプの第２の金属線６０が第３タイプの第４の金属線３２０に横方向に接触するもう一方の端部部分まで、一定の幅を有することができる。少なくとも１つの第３タイプの第２の金属線６０の一方の端部部分は第３タイプの第４の金属線３２０に横方向に接触する。第３タイプの第２の金属線６０の一定の幅は本明細書では一定の第２線幅と呼ばれ、一定の第１線幅ｗと同じである場合もあれば、そうではない場合もある。好ましくは、一定の第１線幅ｗは一定の第２線幅と同じであり、入れ子型平行線構造体内の線幅に関する限界寸法である。
少なくとも１つの第３タイプの第１の金属線５０のそれぞれは、第３タイプの第１の金属線５０の長さ全体を通して一定の間隔ｄだけ少なくとも１つの第３タイプの第２の金属線６０のうちの１つから横方向に間隔をおいて配置することができる。一定の間隔ｄは、入れ子型平行線構造体内の隣接線間の間隔に関する限界寸法にすることができる。
第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）内の少なくとも１つの第３タイプの第１の金属線５０と第３タイプの第３の金属線３１０のすべては、一体構造のものである。第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）内の少なくとも１つの第３タイプの第２の金属線６０と第３タイプの第４の金属線３２０のすべては、一体構造のものである。第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）内の少なくとも１つの第３タイプの第１の金属線５０と、少なくとも１つの第３タイプの第２の金属線６０と、第３タイプの第３の金属線３１０と、第３タイプの第４の金属線３２０のすべては、同じ材料組成のものにすることができ、その材料は金属および金属化合物から選択可能な少なくとも導電性の材料を含む。金属および金属化合物の無制限的例としては、Ｗ、Ｃｕ、Ａｌ、ＷＮ、ＴｉＮ、ＴａＮ、およびこれらの組み合わせを含む。好ましくは、第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）内の少なくとも１つの第３タイプの第１の金属線５０と、少なくとも１つの第３タイプの第２の金属線６０と、第３タイプの第３の金属線３１０と、第３タイプの第４の金属線３２０のすべては、導電材料で構成される。
少なくとも１つの第３タイプの第１の金属線５０のそれぞれの金属線の上面のすべておよび底面のすべて、すなわち、上面の全体および底面の全体と、１対の側壁表面は、少なくとも１つの誘電体層１００に接触する。したがって、第３タイプの第３の金属線３１０に接触していない少なくとも１つの第３タイプの第１の金属線５０のすべての表面は、少なくとも１つの誘電体層１００に接触する。同様に、第３タイプの第４の金属線３２０に接触していない少なくとも１つの第３タイプの第２の金属線６０のすべての表面は、少なくとも１つの誘電体層１００に接触する。第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）内の少なくとも１つの第３タイプの第１の金属線５０と、少なくとも１つの第３タイプの第２の金属線６０と、第３タイプの第３の金属線３１０と、第３タイプの第４の金属線３２０のすべての上面は、同一平面にすることができ、すなわち、同じ水平面内に位置することができる。第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）内の少なくとも１つの第３タイプの第１の金属線５０と、少なくとも１つの第３タイプの第２の金属線６０と、第３タイプの第３の金属線３１０と、第３タイプの第４の金属線３２０のすべての底面は、同一平面にすることができる。
第３の模範的なデバイス構造体は、異なるレベルに位置し、垂直導電ビアによって相互接続された少なくとも２つの第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）を含む。それぞれの第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）は、相互に垂直に間隔をおいて配置されている。第３タイプの垂直導電ビアは、少なくとも１つの第３タイプの第１の垂直導電ビア３１２と、少なくとも１つの第３タイプの第２の垂直導電ビア３２２とを含む。それぞれの第３タイプの第１の導電ビア３１２は、上が第３タイプの第３の金属線３１０に垂直に接触する上面と、下が他の第３タイプの第３の金属線３１０に垂直に接触する底面とを有する。それぞれの第３タイプの第２の導電ビア３２２は、上が第３タイプの第４の金属線３２０に垂直に接触する上面と、下が他の第３タイプの第４の金属線３２０に垂直に接触する底面とを有する。
第３の模範的なデバイス構造体では、垂直に隣接する各対の第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）は、少なくとも１つの第３タイプの第１の金属線５０と少なくとも１つの第３タイプの第２の金属線６０の長さ方向について異なる方向付けがなされている。具体的には、第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）内の少なくとも１つの第３タイプの第１の金属線５０は、同じ第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）内で間隔ｄの方向に対して垂直であり、垂直に隣接する第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）内の少なくとも１つの第３タイプの第１の金属線５０の側壁表面に直交する側壁表面を有する。１対の第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の間に介在する相互かみ合い型構造体がまったくない場合、その１対の第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）は「垂直に隣接している」。したがって、第３タイプの垂直導電ビア（３１２、３２２）によって相互接続された第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の垂直スタックでは、少なくとも１つの第３タイプの第１の金属線５０の平面の方向付けが各対の垂直に隣接する第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）間の２通りの方向付けの間で交互になっている。
少なくとも１つの第３タイプの第１の金属線５０の平面の方向付けがこのように交互になっていることにより、キャパシタ構造体の第１の電極と第２の電極との間の層間容量結合が増加する。
第１の電極は、第３タイプの第１の金属線５０のすべてと、第３タイプの第３の金属線３１０のすべてと、少なくとも１つの第３タイプの第１の垂直導電ビア３１２のすべてとを含み、これらは相互に抵抗可能に接続される。第２の電極は、少なくとも１つの第３タイプの第２の金属線６０のすべてと、第３タイプの第４の金属線３２０のすべてと、少なくとも１つの第３タイプの第２の垂直導電ビア３２２のすべてとを含み、これらは相互に抵抗可能に接続される。
これまでの実施形態のように、第３の模範的なデバイスには少なくとも１つの相互接続レベル金属線（４２０、４４０）と相互接続金属ビア（４２２、４４２）を形成することができるが、これらの構造体は図３Ａおよび図３Ｂには明示的に示されていない。少なくとも１つの相互接続レベル金属線（４２０、４４０）のそれぞれは、少なくとも１つの誘電体層１００内に位置するトレンチ内の金属層の付着および平坦化により、第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の形成と同時に形成することができる。それぞれの相互接続金属ビア（４２２、４４２）は、同じレベルの第３タイプの導電ビア（３１２、３２２）の形成と同時に形成することができる。
複数の第３タイプの第３の金属線３１０同士あるいは複数の第３タイプの第４の金属線３２０同士またはその両方の間の直接接触なしに第３の模範的なデバイス構造体の複数の実例が横方向に複製されている実施形態は本明細書で明示的に企図されている。
図４を参照すると、第４タイプの相互かみ合い型構造体が示されている。本発明の第４の実施形態による第４の模範的なデバイス構造体を形成するために、複数の第４タイプの相互かみ合い型構造体を垂直に積み重ねることができる。
第４タイプの相互かみ合い型構造体は、複数の第３タイプの第３の金属線３１０同士あるいは複数の第３タイプの第４の金属線３２０同士またはその両方の間の直接接触を可能にしながら、本発明の第３の実施形態の第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の複数の実例を横方向に複製することにより、形成することができる。第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）に組み込まれた第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）のいくつかの実例は、第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の他の実例から９０度回転させることができる。この場合、本明細書で「第１の側壁表面」と呼ばれる第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の複数の第３タイプの第１の金属線５０のうちの１つの金属線の側壁表面は、本明細書で「第２の側壁表面」と呼ばれる第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の複数の第３タイプの第１の金属線５０のうちのもう１つの金属線の他のいくつかの側壁表面に直交する。場合によっては、第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）は、第３の実施形態の第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）のすべての要素を含む単位セルＵの複数の実例を含むことができる。基板に垂直な垂直軸、すなわち、図４の平面に対して垂直な方向である基板の表面垂線の周りを９０度の整数倍だけ回転することにより、単位セルＵを複製することができる。
複数の第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の複数の第３タイプの第３の金属線３１０は第４タイプの第３の金属線３１０’に統合される。同様に、複数の第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の複数の第３タイプの第４の金属線３２０は第４タイプの第４の金属線３２０’に統合される。たとえば、第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の第４タイプの第３の金属線３１０’は第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の外周部に位置することができ、複数の第３タイプの第１の金属線５０、複数の第３タイプの第２の金属線６０、および第４タイプの第４の金属線３２０’を横方向に囲むことができる。第４タイプの第３の金属線３１０’（複数の第３タイプの第１の金属線５０を除く）は、一体構造のものであり、トーラスと位相的に同形である。第４タイプの第４の金属線３２０’は十字線の形状を有することができ、一体構造のものである。
第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の複数の第３タイプの第１の金属線５０は、第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の少なくとも１つの第３タイプの第１の金属線５０と同じ構造上および組成上の特性を有することができる。第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の複数の第３タイプの第２の金属線６０は、第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の少なくとも１つの第３タイプの第２の金属線６０と同じ構造上および組成上の特性を有することができる。
第４の模範的なデバイス構造体は、基板（図示せず）上に位置する少なくとも１つの誘電体層１００と、少なくとも１つの誘電体層１００に埋め込まれ、相互に垂直に間隔をおいて配置された複数の第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）と、複数の第３タイプの第１の垂直導電ビア３１２と、複数の第３タイプの第２の垂直導電ビア３２２とを含む。第３の実施形態のように、それぞれの第３タイプの第１の垂直導電ビア３１２は、あるレベルで第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の第４タイプの第３の金属線３１０’に垂直に接触する上面と、他のレベルで他の第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の他の第４タイプの第３の金属線３１０’に垂直に接触する底面とを有する。同様に、それぞれの第３タイプの第２の垂直導電ビア３２２は、あるレベルで第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の第４タイプの第３の金属線３１０’に垂直に接触する上面と、他のレベルで他の第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の他の第４タイプの第３の金属線３１０’に垂直に接触する底面とを有する。
第４の模範的なデバイス構造体内の異なるレベルに位置する第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）は、同一設計を有する場合もあれば、そうではない場合もある。ある場合には、第４の模範的なデバイス構造体内のすべての第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）は、単一の第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）を回転させずに垂直に複製したものになる。他の場合には、第３タイプの第１の金属線５０の第１の対の平行な側壁表面を有する第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の一領域は、第１の対の側壁表面に直交する他の第３タイプの第１の金属線５０の第２の対の平行な側壁表面を有する他の第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の一領域に垂直に重なり、すなわち、上から下へ見通せるように重なる。好ましい一実施形態では、第４の模範的なデバイス構造体は、少なくとも１つの第３タイプの第１の金属線５０の側壁表面の平面の方向付けが各対の垂直に隣接する第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）間の２通りの方向付けの間で交互になるような、複数の第４タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の垂直スタックを含む。この実施形態では、層間容量結合が増加することにより、キャパシタ構造体である第４の模範的なデバイス構造体のキャパシタンスが増加する。
第４の模範的な構造体は、第４タイプの相互かみ合い型構造体のスタックを使用しており、２つの理由で、第３の模範的な構造体に比較してキャパシタンスにおける高周波挙動が改善され、すなわち、高周波におけるキャパシタンスの減少が少なくなる。第１に、第４の模範的な構造体がキャパシタとして高周波動作している間の電流は、第３の実施形態の第３タイプの第３の金属線３１０および第３タイプの第４の金属線３２０の量に対して、第４タイプの第３の金属線３１０’および第４タイプの第４の金属線３２０’を含むより多くの金属量に対して分散される。第２に、第４の模範的な構造体では、匹敵するキャパシタンスを有する第３の模範的な構造体に対して、第３タイプの第１の金属線５０および第３タイプの第２の金属線６０のサイズを低減することができる。これは、全キャパシタンスの一部分である発生キャパシタンスがさらに少なくなるように、第３タイプの第１の金属線５０および第３タイプの第２の金属線６０のそれぞれの金属線のサイズを設定できるからである。たとえば、第４の模範的な構造体が第３の模範的な構造体のうちの４つと同等のものを含む場合、第４の模範的な構造体内の第３タイプの第１の金属線５０および第３タイプの第２の金属線６０によって表されるそれぞれの指（finger）は、低周波で同等のキャパシタンスを有する第３の模範的な構造体の指の長さの約１／２を有することになるであろう。第４の模範的な構造体の構成において指の長さが低減された結果、第４の模範的な構造体において指の全抵抗が低減され、そのため、匹敵する低周波キャパシタンスを有する第３の模範的な構造体に対して、第４の模範的な構造体の高周波特性が改善される。
図５を参照すると、第５タイプの相互かみ合い型構造体が示されている。本発明の第５の実施形態による第５の模範的なデバイス構造体を形成するために、複数の第５タイプの相互かみ合い型構造体を垂直に積み重ねることができる。
第５タイプの相互かみ合い型構造体は、第４の実施形態のように、複数の第３タイプの第３の金属線３１０同士あるいは複数の第３タイプの第４の金属線３２０同士またはその両方の間の直接接触を可能にしながら、本発明の第３の実施形態の第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の複数の実例を横方向に複製することにより、形成することができる。第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）に組み込まれた第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）のすべての実例は、同じ方向付けがなされているかまたは鏡面対称になっている。第４の実施形態とは対照的に、第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の実例間には９０度の回転が使用されていない。第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の複数の第３タイプの第１の金属線５０のすべての側壁表面は互いに平行である。複数の第３タイプの第２の金属線６０の側壁表面が第３タイプの第１の金属線５０の最も近い側壁表面に平行なので、複数の第３タイプの第１の金属線５０のすべての側壁表面と複数の第３タイプの第２の金属線６０のすべての側壁表面は第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）において互いに平行である。
場合によっては、第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）は、単位セルＵの複数の実例を含むことができる。このような単位セルＵの複数の実例は、回転なしの単位セルの複製にすることができる。任意選択で、単位セルＵの複製された実例は、単位セルＵに対する鏡面対称にすることができる。
複数の第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の複数の第３タイプの第３の金属線３１０は第４タイプの第３の金属線３１０’に統合される。同様に、複数の第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の複数の第３タイプの第４の金属線３２０は第４タイプの第４の金属線３２０’に統合される。たとえば、第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の第４タイプの第３の金属線３１０’は第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の外周部に位置することができ、複数の第３タイプの第１の金属線５０、複数の第３タイプの第２の金属線６０、および第４タイプの第４の金属線３２０’を横方向に囲むことができる。第５タイプの第３の金属線３１０（複数の第３タイプの第１の金属線５０を除く）は、一体構造のものであり、トーラスと位相的に同形である。第４タイプの第４の金属線３２０’は十字線の形状を有することができ、一体構造のものである。
第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の複数の第３タイプの第１の金属線５０は、第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の複数の第３タイプの第１の金属線５０と同じ構造上および組成上の特性を有することができる。第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の複数の第３タイプの第２の金属線６０は、第３タイプの相互かみ合い型構造体（５０、３１０、６０、３２０）の複数の第３タイプの第２の金属線６０と同じ構造上および組成上の特性を有することができる。
第５の模範的なデバイス構造体は、基板（図示せず）上に位置する少なくとも１つの誘電体層１００と、少なくとも１つの誘電体層１００に埋め込まれ、相互に垂直に間隔をおいて配置された複数の第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）と、複数の第３タイプの第１の垂直導電ビア３１２と、複数の第３タイプの第２の垂直導電ビア３２２とを含む。第４の実施形態のように、それぞれの第３タイプの第１の垂直導電ビア３１２は、あるレベルで第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の第４タイプの第３の金属線３１０’に垂直に接触する上面と、他のレベルで他の第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の他の第４タイプの第３の金属線３１０’に垂直に接触する底面とを有する。同様に、それぞれの第３タイプの第２の垂直導電ビア３２２は、あるレベルで第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の第４タイプの第４の金属線３２０’に垂直に接触する上面と、他のレベルで他の第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）内の他の第４タイプの第４の金属線３２０’に垂直に接触する底面とを有する。
第５の模範的なデバイス構造体内の異なるレベルに位置する第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）は、同一設計を有する場合もあれば、そうではない場合もある。ある場合には、第５の模範的なデバイス構造体内のすべての第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）は、単一の第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）を回転させずに垂直に複製したものになる。他の場合には、第３タイプの第１の金属線５０の第１の対の平行な側壁表面を有する第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の一領域は、第１の対の側壁表面に直交する他の第３タイプの第１の金属線５０の第２の対の平行な側壁表面を有する他の第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の一領域に垂直に重なり、すなわち、上から下へ見通せるように重なる。好ましい一実施形態では、第５の模範的なデバイス構造体は、少なくとも１つの第３タイプの第１の金属線５０の側壁表面の平面の方向付けが各対の垂直に隣接する第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）間の２通りの方向付けの間で交互になるような、複数の第５タイプの相互かみ合い型構造体（５０、３１０’、６０、３２０’）の垂直スタックを含む。この実施形態では、層間容量結合が増加することにより、キャパシタ構造体である第５の模範的なデバイス構造体のキャパシタンスが増加する。
第５の模範的な構造体は、第５タイプの相互かみ合い型構造体のスタックを使用しており、第４の模範的な構造体と同じ理由で、第３の模範的な構造体に比較してキャパシタンスにおける高周波挙動が改善される。
特定の諸実施形態に関して本発明を説明してきたが、上記の説明を考慮すると、多数の代替例、変更例、および変形例が当業者にとって明白であることは明らかである。したがって、本発明は、本発明の範囲および思想ならびに特許請求の範囲内に入るこのような代替例、変更例、および変形例のすべてを包含するものである。
本発明は、半導体デバイスの分野で有用であり、詳細には、このようなデバイス内の垂直平行キャパシタの構造およびそれを形成するための方法にとって有用である。

Claims (25)

  1. 基板上に位置する少なくとも１つの誘電体層（１００）と、
    前記少なくとも１つの誘電体層に埋め込まれ、相互に垂直に間隔をおいて配置され、それぞれが少なくとも１つの第１の金属線（１０）と少なくとも１つの第２の金属線（２０）と少なくとも１つの第３の金属線（１１０）とを含む複数の相互かみ合い型構造体と、
    前記少なくとも１つの第３の金属線（１１０）のうちの１つに垂直に接触する上面と前記少なくとも１つの第３の金属線（１１０）のうちのもう１つに垂直に接触する底面とを有する少なくとも１つの第１の垂直導電ビア（１１２）と、
    前記少なくとも１つの第２の金属線（２０）のうちの１つに垂直に接触する上面と前記少なくとも１つの第２の金属線（２０）のうちのもう１つに垂直に接触する底面とを有する少なくとも１つの第２の垂直導電ビア（２２）とを含み、
    前記少なくとも１つの第１の金属線（１０）および前記少なくとも１つの第３の金属線（１１０）のすべてが相互に抵抗可能に接続され、前記少なくとも１つの第２の金属線（２０）から電気的に隔離され、前記少なくとも１つの第２の金属線（２０）のすべてが相互に抵抗可能に接続される、デバイス構造体。
  2. 前記少なくとも１つの第１の金属線（１０）のそれぞれが一定の間隔だけ前記少なくとも１つの第２の金属線（２０）のうちの１つから横方向に間隔をおいて配置される（図１Ａ）、請求項１記載のデバイス構造体。
  3. 前記少なくとも１つの第１の金属線（１０）のそれぞれが全体を通して第１の一定の幅を有する（図１Ａ）、請求項２記載のデバイス構造体。
  4. 前記少なくとも１つの第２の金属線（２０）のそれぞれが全体を通して第２の一定の幅を有し（図１Ａ）、前記少なくとも１つの第１の金属線（１０）のそれぞれの金属線の側壁の全体が全体を通して前記一定の間隔だけ前記少なくとも１つの第２の金属線（２０）のうちの１つの金属線の側壁から横方向に間隔をおいて配置される、請求項３記載のデバイス構造体。
  5. 前記少なくとも１つの第１の金属線（１０）のそれぞれの端部部分が前記少なくとも１つの第３の金属線（１１０）のうちの１つに横方向に接触する、請求項２記載のデバイス構造体。
  6. 前記少なくとも１つの第１の金属線（１０）のそれぞれの金属線の上面のすべておよび底面のすべてと１対の側壁表面が前記少なくとも１つの誘電体層（１００）に接触する、請求項２記載のデバイス構造体。
  7. 前記複数の相互かみ合い型構造体のうちの１つの構造体内の少なくとも１つの第１の金属線（１０）が、前記複数の相互かみ合い型構造体のうちのもう１つの構造体内の少なくとも１つの第１の金属線の側壁表面に直交する側壁表面を有する、請求項２記載のデバイス構造体。
  8. 前記少なくとも１つの第１の金属線（１０）のすべての側壁表面が互いに平行である、請求項２記載のデバイス構造体。
  9. 前記複数の相互かみ合い型構造体のうちの１つが、相互に接触しない第３の金属線（１１０）のうちの２つを含む、請求項２記載のデバイス構造体。
  10. 前記複数の相互かみ合い型構造体のうちの１つの構造体内の少なくとも１つの第３の金属線（１１０）のすべてが一体構造のものであり、同じ材料組成のものである、請求項２記載のデバイス構造体。
  11. 前記複数の相互かみ合い型構造体のうちの１つの構造体内の前記少なくとも１つの第１の金属線（１０）および前記少なくとも１つの第３の金属線（１１０）のすべてが相互に連続し、同じ材料組成のものである（図２Ｂ）、請求項１記載のデバイス構造体。
  12. 前記基板上に位置する半導体デバイスと、
    前記少なくとも１つの第１の金属線のうちの１つの金属線の上面と同一平面である上面を有する少なくとももう１つの金属線を含み、前記半導体デバイスに抵抗可能に接続される金属相互接続構造体と
    をさらに含む、請求項１記載のデバイス構造体。
  13. 基板上に位置する少なくとも１つの誘電体層（１００）と、
    前記少なくとも１つの誘電体層（１００）に埋め込まれ、相互に垂直に間隔をおいて配置され、それぞれが少なくとも１つの第１の金属線（５０）と少なくとも１つの第２の金属線（６０）と第３の金属線（３１０）と第４の金属線（３２０）とを含む複数の相互かみ合い型構造体と、
    それぞれが第３の金属線（３１０）に垂直に接触する上面と他の第３の金属線（３１０）に垂直に接触する底面とを有する少なくとも１つの第１の垂直導電ビア（３１２）と、
    それぞれが第４の金属線（３２０）に垂直に接触する上面と他の第４の金属線（３２０）に垂直に接触する底面とを有する少なくとも１つの第２の垂直導電ビア（３２２）とを含み、
    前記少なくとも１つの第１の金属線（５０）および前記複数の第３の金属線（３１０）のすべてが相互に抵抗可能に接続され、前記少なくとも１つの第２の金属線（６０）から電気的に隔離され、前記少なくとも１つの第２の金属線（６０）および前記複数の第４の金属線（３２０）のすべてが相互に抵抗可能に接続される、デバイス構造体。
  14. 前記少なくとも１つの第１の金属線（５０）のそれぞれが一定の間隔だけ前記少なくとも１つの第２の金属線（６０）のうちの１つから横方向に間隔をおいて配置される、請求項１３記載のデバイス構造体。
  15. 前記少なくとも１つの第１の金属線（５０）のそれぞれが全体を通して第１の一定の幅を有する、請求項１４記載のデバイス構造体。
  16. 前記少なくとも１つの第２の金属線（６０）のそれぞれが全体を通して第２の一定の幅を有し、前記少なくとも１つの第１の金属線（５０）のそれぞれの金属線の側壁の全体が全体を通して前記一定の間隔だけ前記少なくとも１つの第２の金属線（６０）のうちの１つの金属線の側壁から横方向に間隔をおいて配置される、請求項１４記載のデバイス構造体。
  17. 相互かみ合い型構造体内の前記少なくとも１つの第１の金属線（５０）のそれぞれの金属線の端部部分が前記相互かみ合い型構造体内の第３の金属線（３１０）に横方向に接触し、前記相互かみ合い型構造体内の前記少なくとも１つの第２の金属線（６０）のそれぞれの金属線の端部部分が前記相互かみ合い型構造体内の第４の金属線（３２０）に横方向に接触する、請求項１４記載のデバイス構造体。
  18. 前記少なくとも１つの第１の金属線（５０）のそれぞれの金属線の上面の全体および底面の全体と１対の平行な側壁表面および１つの垂直端面が前記少なくとも１つの誘電体層に接触し、前記少なくとも１つの第２の金属線（６０）のそれぞれの金属線の上面のすべておよび底面のすべてと１対の平行な側壁表面および１つの垂直端面が前記少なくとも１つの誘電体層に接触する、請求項１４記載のデバイス構造体。
  19. 前記複数の相互かみ合い型構造体のうちの１つの構造体内の少なくとも１つの第１の金属線（５０）が、前記複数の相互かみ合い型構造体のうちのもう１つの構造体内の少なくとも１つの第１の金属線（５０）の側壁表面に直交する側壁表面を有し、前記複数の相互かみ合い型構造体のうちの前記１つの構造体が前記複数の相互かみ合い型構造体のうちの前記もう１つの構造体から垂直に間隔をおいて配置される、請求項１４記載のデバイス構造体。
  20. 前記少なくとも１つの第１の金属線（５０）のすべての側壁表面と前記少なくとも１つの第２の金属線（６０）のすべての側壁表面が前記複数の相互かみ合い型構造体のうちの１つの構造体内で互いに平行である、請求項１４記載のデバイス構造体。
  21. 相互かみ合い型構造体内の前記少なくとも１つの第１の金属線（５０）のうちの１つの金属線の第１の側壁表面が前記相互かみ合い型構造体内の前記少なくとも１つの第１の金属線（５０）のうちのもう１つの金属線の第２の側壁表面に直行する、請求項１４記載のデバイス構造体。
  22. 前記複数の相互かみ合い型構造体のうちの１つの構造体内の第３の金属線（３１０’）が前記複数の相互かみ合い型構造体のうちの前記１つの構造体の外周部に位置し、前記少なくとも１つの第１の金属線と前記少なくとも１つの第２の金属線と前記第４の金属線を横方向に囲んでいる、請求項１４記載のデバイス構造体。
  23. 前記複数の相互かみ合い型構造体のうちの１つの構造体内の前記少なくとも１つの第１の金属線（５０）および前記第３の金属線（３１０）のすべてが一体構造のものであり、同じ材料組成のものであり、前記複数の相互かみ合い型構造体のうちの前記１つの構造体内の前記少なくとも１つの第２の金属線（６０）および前記第４の金属線（３２０）のすべてが一体構造のものであり、同じ材料組成のものである、請求項１３記載のデバイス構造体。
  24. 前記基板上に位置する半導体デバイスと、
    前記少なくとも１つの第１の金属線のうちの１つの金属線の上面と同一平面である上面を有する少なくとももう１つの金属線を含み、前記半導体デバイスに抵抗可能に接続される金属相互接続構造体と
    をさらに含む、請求項１３記載のデバイス構造体。
  25. デバイス構造体を形成する方法であって、
    基板上に半導体デバイスを形成することと、
    前記基板上に少なくとも１つの誘電体層（１００）を形成することと、
    少なくとも１つの相互接続レベル金属線を含む少なくとも１つの金属相互接続構造体を形成することと、
    前記少なくとも１つの誘電体層に埋め込まれ、相互に垂直に間隔をおいて配置され、それぞれが少なくとも１つの第１の金属線（１０）と少なくとも１つの第２の金属線（２０）と第３の金属線（１１０）とを含む複数の相互かみ合い型構造体であって、前記少なくとも１つの第１の金属線（１０）および前記複数の第３の金属線（１１０）のすべてが相互に抵抗可能に接続されて、キャパシタ構造体の１つの電極を構成し、前記少なくとも１つの第２の金属線（２０）から電気的に隔離され、前記少なくとも１つの第２の金属線（２０）のすべてが相互に抵抗可能に接続されて、前記キャパシタ構造体のもう１つの電極を構成する複数の相互かみ合い型構造体と、
    前記少なくとも１つの第１の金属線および前記複数の第３の金属線に電気的に接続された少なくとも１つの第１の垂直導電ビア（１１２）と、
    前記少なくとも１つの第２の金属線に電気的に接続された少なくとも１つの第２の垂直導電ビア（２２）と
    を含むデバイス構造体を形成することを含み、
    前記少なくとも１つの誘電体層内に位置するトレンチ内の金属層の付着および平坦化により、前記少なくとも１つの第１の金属線のうちの１つと前記少なくとも１つの相互接続レベル金属線が同時に形成される、方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015270A (ja) * 2010-06-30 2012-01-19 Fujitsu Semiconductor Ltd 半導体装置
JP2014229844A (ja) * 2013-05-27 2014-12-08 ルネサスエレクトロニクス株式会社 半導体装置
JP2017126796A (ja) * 2017-04-20 2017-07-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2017533592A (ja) * 2014-10-30 2017-11-09 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 信号の間隙率を最適化するためのビア構造
JP2020092266A (ja) * 2018-12-04 2020-06-11 アナログ ディヴァイスィズ インク 高密度自己ルーチング金属−酸化物−金属キャパシタ

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8462482B2 (en) * 2009-01-30 2013-06-11 Headway Technologies, Inc. Ceramic capacitor and method of manufacturing same
US8432662B2 (en) * 2009-01-30 2013-04-30 Headway Technologies, Inc. Ceramic capacitor and method of manufacturing same
JP5569354B2 (ja) * 2010-11-17 2014-08-13 富士通セミコンダクター株式会社 キャパシタおよび半導体装置
US8493708B2 (en) * 2011-02-21 2013-07-23 International Business Machines Corporation Capacitor structure
DE102011053536B4 (de) * 2011-09-12 2019-06-19 X-Fab Semiconductor Foundries Ag Halbleiterbauelement mit einem Metallisierungssystem
US9406442B2 (en) * 2012-03-22 2016-08-02 California Institute Of Technology Micro- and nanoscale capacitors that incorporate an array of conductive elements having elongated bodies
US9250148B2 (en) 2012-03-22 2016-02-02 California Institute Of Technology Multi-directional environmental sensors
US9269492B2 (en) * 2012-10-02 2016-02-23 Qualcomm Incorporated Bone frame, low resistance via coupled metal oxide-metal (MOM) orthogonal finger capacitor
US8901710B2 (en) * 2013-02-27 2014-12-02 International Business Machines Corporation Interdigitated capacitors with a zero quadratic voltage coefficient of capacitance or zero linear temperature coefficient of capacitance
US9059305B2 (en) * 2013-03-04 2015-06-16 International Business Machines Corporation Planar qubits having increased coherence times
WO2014201051A1 (en) 2013-06-10 2014-12-18 California Institute Of Technology Systems and methods for implementing high-temperature tolerant supercapacitors
US20140367827A1 (en) * 2013-06-17 2014-12-18 Qualcomm Incorporated Metal capacitor with inner first terminal and outer second terminal
CN103337491B (zh) * 2013-06-26 2016-01-27 中国科学院计算技术研究所 一种用于全向连接的金属电容及布图方法
US9202785B2 (en) 2013-11-08 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit capacitor having vias
CN104319098B (zh) * 2014-09-17 2017-04-05 中国科学院物理研究所 叉指电容的制备方法及形成相邻的蒸镀图案的方法
US20160343796A1 (en) * 2015-05-22 2016-11-24 Mediatek Inc. Capacitor structure and method for forming the same
US9520461B1 (en) * 2015-08-28 2016-12-13 Texas Instruments Incorporated Integrated circuit with lateral flux capacitor
US10269490B2 (en) 2017-05-01 2019-04-23 Qualcomm Incorporated Metal-oxide-metal capacitor using vias within sets of interdigitated fingers
US11489038B2 (en) * 2017-08-29 2022-11-01 Micron Technology, Inc. Capacitors having vertical contacts extending through conductive tiers
US10163758B1 (en) 2017-10-30 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
EP3514828B1 (en) * 2018-01-19 2021-08-25 Socionext Inc. Semiconductor integrated circuitry
CN112368831A (zh) * 2018-09-21 2021-02-12 华为技术有限公司 一种集成电路
CN110164878B (zh) * 2019-06-10 2022-05-03 惠科股份有限公司 阵列基板及其制备方法
TWI831224B (zh) * 2022-05-26 2024-02-01 瑞昱半導體股份有限公司 金屬氧化物金屬電容結構

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7024A (en) * 1850-01-15 Machinery tor towguzng and grooving
US7029A (en) * 1850-01-15 Winnowing-machike
US8018A (en) * 1851-04-01 Improvement in seed-planters
JPH11501159A (ja) * 1995-03-03 1999-01-26 ノーザン・テレコム・リミテッド 集積回路用コンデンサ構造およびその製造方法
JP2007081132A (ja) * 2005-09-14 2007-03-29 Sharp Corp 半導体集積回路
JP2008226998A (ja) * 2007-03-09 2008-09-25 Matsushita Electric Ind Co Ltd 半導体集積回路

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208725A (en) 1992-08-19 1993-05-04 Akcasu Osman E High capacitance structure in a semiconductor device
US7200930B2 (en) 1994-11-15 2007-04-10 Formfactor, Inc. Probe for semiconductor devices
US5939766A (en) * 1996-07-24 1999-08-17 Advanced Micro Devices, Inc. High quality capacitor for sub-micrometer integrated circuits
US6822312B2 (en) * 2000-04-07 2004-11-23 Koninklijke Philips Electronics N.V. Interdigitated multilayer capacitor structure for deep sub-micron CMOS
US6690570B2 (en) 2000-09-14 2004-02-10 California Institute Of Technology Highly efficient capacitor structures with enhanced matching properties
US6653681B2 (en) 2000-12-30 2003-11-25 Texas Instruments Incorporated Additional capacitance for MIM capacitors with no additional processing
US6980414B1 (en) 2004-06-16 2005-12-27 Marvell International, Ltd. Capacitor structure in a semiconductor device
US6909127B2 (en) 2001-06-27 2005-06-21 Intel Corporation Low loss interconnect structure for use in microelectronic circuits
DE10217566A1 (de) 2002-04-19 2003-11-13 Infineon Technologies Ag Halbleiterbauelement mit integrierter, eine Mehrzahl an Metallisierungsebenen aufweisende Kapazitätsstruktur
CA2395900A1 (en) 2002-08-12 2004-02-12 Christopher Andrew Devries Matched vertical capacitors
US7095072B2 (en) 2003-01-16 2006-08-22 Nec Electronics Corporation Semiconductor device with wiring layers forming a capacitor
US6963122B1 (en) * 2003-02-21 2005-11-08 Barcelona Design, Inc. Capacitor structure and automated design flow for incorporating same
US6819542B2 (en) 2003-03-04 2004-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor structure for an integrated circuit
TW594979B (en) 2003-07-03 2004-06-21 Nanya Technology Corp Memory device with vertical transistors and deep trench capacitors and method of fabricating the same
US7259956B2 (en) 2003-12-19 2007-08-21 Broadcom Corporation Scalable integrated circuit high density capacitors
FR2870042B1 (fr) 2004-05-07 2006-09-29 St Microelectronics Sa Structure capacitive de circuit integre
US7768044B2 (en) * 2004-07-30 2010-08-03 Agere Systems Inc. Metal capacitor stacked with a MOS capacitor to provide increased capacitance density
US7154734B2 (en) 2004-09-20 2006-12-26 Lsi Logic Corporation Fully shielded capacitor cell structure
MY136744A (en) * 2004-10-14 2008-11-28 Silterra Malaysia Sdn Bhd An improved on-chip capacitor
JP4343085B2 (ja) 2004-10-26 2009-10-14 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7009832B1 (en) 2005-03-14 2006-03-07 Broadcom Corporation High density metal-to-metal maze capacitor with optimized capacitance matching
JP2006261455A (ja) 2005-03-17 2006-09-28 Fujitsu Ltd 半導体装置およびｍｉｍキャパシタ
TWI258865B (en) 2005-03-29 2006-07-21 Realtek Semiconductor Corp Longitudinal plate capacitor structure
US20060261439A1 (en) 2005-05-17 2006-11-23 Chih-Fu Chien Capacitor structure
US7339225B2 (en) * 2005-05-20 2008-03-04 Faraday Technology Corp. Capacitor structure
US7202548B2 (en) * 2005-09-13 2007-04-10 Via Technologies, Inc. Embedded capacitor with interdigitated structure
US7768055B2 (en) 2005-11-30 2010-08-03 International Business Machines Corporation Passive components in the back end of integrated circuits
US20070181973A1 (en) * 2006-02-06 2007-08-09 Cheng-Chou Hung Capacitor structure
US7473955B1 (en) * 2006-03-07 2009-01-06 Alvand Technologies, Inc. Fabricated cylinder capacitor for a digital-to-analog converter
US7274085B1 (en) * 2006-03-09 2007-09-25 United Microelectronics Corp. Capacitor structure
TW200739898A (en) * 2006-04-13 2007-10-16 Jmicron Technology Corp Three-dimensional capacitor structure
TWI299206B (en) * 2006-06-16 2008-07-21 Realtek Semiconductor Corp X-shaped semiconductor capacitor structure
KR100800928B1 (ko) 2006-08-30 2008-02-04 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 구조체
JP2008235498A (ja) * 2007-03-20 2008-10-02 Renesas Technology Corp 半導体装置
US7812424B2 (en) * 2007-12-21 2010-10-12 Infineon Technologies Ag Moisture barrier capacitors in semiconductor components

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7024A (en) * 1850-01-15 Machinery tor towguzng and grooving
US7029A (en) * 1850-01-15 Winnowing-machike
US8018A (en) * 1851-04-01 Improvement in seed-planters
JPH11501159A (ja) * 1995-03-03 1999-01-26 ノーザン・テレコム・リミテッド 集積回路用コンデンサ構造およびその製造方法
JP2007081132A (ja) * 2005-09-14 2007-03-29 Sharp Corp 半導体集積回路
JP2008226998A (ja) * 2007-03-09 2008-09-25 Matsushita Electric Ind Co Ltd 半導体集積回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015270A (ja) * 2010-06-30 2012-01-19 Fujitsu Semiconductor Ltd 半導体装置
JP2014229844A (ja) * 2013-05-27 2014-12-08 ルネサスエレクトロニクス株式会社 半導体装置
JP2017533592A (ja) * 2014-10-30 2017-11-09 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 信号の間隙率を最適化するためのビア構造
JP2017126796A (ja) * 2017-04-20 2017-07-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2020092266A (ja) * 2018-12-04 2020-06-11 アナログ ディヴァイスィズ インク 高密度自己ルーチング金属−酸化物−金属キャパシタ

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