JP2012015270A

JP2012015270A - 半導体装置

Info

Publication number: JP2012015270A
Application number: JP2010149386A
Authority: JP
Inventors: Shinichi Kawaguchi; 慎一川口; Kenichi Watanabe; 健一渡邉
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-06-30
Filing date: 2010-06-30
Publication date: 2012-01-19
Anticipated expiration: 2030-06-30
Also published as: JP5621357B2

Abstract

【課題】容量素子の配置による容量値の差を抑制すること。
【解決手段】第１の方向に延伸する第１配線１２ａと、前記第１配線と絶縁体を介し対向し設けられた第２配線１４ａと、を備える第１容量素子２２と、前記第１配線と電気的に接続され前記第１方向に垂直な第２方向に延伸し設けられた第３配線１６ａと、前記第２配線と電気的に接続され前記第３配線と絶縁体を介し対向し設けられた第４配線１８ａと、を備える第２容量素子２４と、を具備し、前記第１配線、前記第２配線、前記第３配線および前記第４配線は同じ配線層に設けられ、前記第１配線と前記第２配線とが対向する長さと、前記第３配線と前記第４配線とが対向する長さとは等しい半導体装置。
【選択図】図４

Description

本発明は、半導体装置に関し、例えば、容量素子を備える半導体装置に関する。

ＭＩＭ（Metal Insulator Metal）容量素子を備えた半導体素子が知られている。ＭＩＭ容量素子として、半導体基板の上方に形成され平行に延伸した配線が用いられる。平行に延伸した配線間に容量が形成される。

特開２００４−２４７６５９号公報特開２００６−１２０８８３号公報

半導体装置を設計する際は、小さな回路機能を備えたマクロを組み合わせて大きな機能を備えたチップを形成する方法がある。このように、マクロを組み合わせて回路設計する場合、配置の効率性を考慮し、マクロを９０度回転して配置することがある。ＭＩＭ容量素子を含んだマクロを９０度回転すると、配線の延伸方向が９０度回転することとなる。半導体装置の製造工程においては、例えばリソグラフィ装置等の製造装置の特性に起因し、配線の延伸方向により、配線の幅が異なることがある。配線幅が異なると、ＭＩＭ容量素子の容量値が異なってしまう。これにより、ＭＩＭ容量素子の設計値として予定していた容量値と実際の容量値が異なってしまう。

以上のように、ＭＩＭ容量素子を９０度回転させた際に容量値が異なると回路設計に支障を及ぼす可能性がある。

本半導体装置は、容量素子の配置による容量値の差を抑制することを目的とする。

例えば、第１の方向に延伸する第１配線と、前記第１配線と絶縁体を介し対向し設けられた第２配線と、を備える第１容量素子と、前記第１配線と電気的に接続され前記第１方向に垂直な第２方向に延伸し設けられた第３配線と、前記第２配線と電気的に接続され前記第３配線と絶縁体を介し対向し設けられた第４配線と、を備える第２容量素子と、を具備し、前記第１配線、前記第２配線、前記第３配線および前記第４配線は同じ配線層に設けられ、前記第１配線と前記第２配線とが対向する長さと、前記第３配線と前記第４配線とが対向する長さとは等しいことを特徴とする半導体装置を用いる。

本半導体装置によれば、容量素子の配置による容量値の差を抑制することができる。

図１（ａ）から図１（ｄ）は、それぞれＭＩＭ容量素子ＡからＤの上面図である。図２は、図１（ａ）の断面模式図である。図３は容量素子ＡからＤの容量値を計算した結果を示す図である。図４（ａ）は実施例２に係る容量素子の平面図、図４（ｂ）は容量素子を９０度回転させた平面図である。図５（ａ）は実施例３に係る容量素子の平面図、図５（ｂ）は容量素子を９０度回転させた平面図である。図６（ａ）は実施例４に係る容量素子の平面図、図６（ｂ）は容量素子を９０度回転させた平面図である。図７（ａ）は実施例５に係る容量素子の平面図、図７（ｂ）は容量素子を９０度回転させた平面図である。図８（ａ）は実施例６に係る容量素子の平面図、図８（ｂ）は容量素子を９０度回転させた平面図である。図９は、実施例６における容量素子と配線層とを重ねて示した図である。図１０（ａ）は実施例７に係る容量素子の平面図、図１０（ｂ）は容量素子を９０度回転させた平面図である。図１１（ａ）は実施例８に係る容量素子の平面図、図１１（ｂ）は容量素子を９０度回転させた平面図である。図１２（ａ）は実施例９に係る容量素子の平面図、図１２（ｂ）はＡ−Ａ断面図である。図１３（ａ）は実施例１０に係る容量素子の平面図、図１３（ｂ）はＡ−Ａ断面図である。図１４は、容量素子を含む半導体装置の製造方法を示す断面図（その１）である。図１５は、容量素子を含む半導体装置の製造方法を示す断面図（その２）である。図１６は、容量素子を含む半導体装置の製造方法を示す断面図（その３）である。図１７は、容量素子を含む半導体装置の製造方法を示す断面図（その４）である。図１８は、容量素子を含む半導体装置の製造方法を示す断面図（その５）である。

以下、図面を参照に、実施例について説明する。

図１（ａ）から図１（ｄ）は、それぞれＭＩＭ容量素子ＡからＤの上面図である。図１（ａ）は、Ｘ方向とＹ方向において、配線の幅が設計寸法と変わらない例である。図２は、図１（ａ）の断面模式図である。図２のように、半導体基板の上方の絶縁層４０上に配線層４８が形成されている。配線層４８間には絶縁層４２が設けられている。配線層４８および絶縁層４２上に絶縁層４４が設けられている。絶縁層４０、４２、４４は例えば酸化シリコン等である。また、低誘電率の誘電体膜でもよい。配線層４８は、例えばＣｕ、ＡｌまたはＷ等の金属である。

図１（ａ）のように、櫛型配線１２と１４とが噛み合うように向かい合っている。櫛型配線１２はＹ方向に延伸する第１配線１２ａを備えている。櫛型配線１４はＹ方向に延伸する第２配線１４ａを備えている。図２の配線層４８が第１配線１２ａおよび第２配線１４ａに対応する。第１配線１２ａと第２配線１４ａとは絶縁層４２を介し対向して設けられている。第１配線１２ａと第２配線１４ａとは平行に設けられる。第１配線１２ａと第２配線１４ａとが対向する長さはＬａである。第１配線１２ａと第２配線１４ａとの間隔はＷａである。図１（ａ）の例では、長さが８×Ｌａ、配線間隔がＷａの容量素子Ａとなる。

図１（ｂ）は、図１（ａ）において示した容量素子において、製造装置の特性に起因して配線の幅がＸ方向で太くなり、Ｙ方向で細くなる場合を示している。図１（ｂ）のように、容量素子Ｂの第１配線１２ａと第２配線１４ａとは、図１（ａ）の容量素子Ａに比べ太くなる。このため、第１配線１２ａと第２配線１４ａとの間隔ＷｂはＷａより小さくなる。長さＬａは十分に長ければ長さＬａの変化は無視できる。よって、容量素子Ｂでは、長さが８×Ｌａ、配線間隔がＷｂの容量素子となる。

図１（ｃ）は、図１（ａ）の容量素子Ａが９０度回転した容量素子において、製造装置の特性に起因して配線の幅がＸ方向で太くなり、Ｙ方向で細くなる場合を示している。櫛型配線１６および１８は、それぞれＸ方向に延伸する第３配線１６ａおよび第４配線１８ａを備えている。第３配線１６ａと第４配線１８ａとは絶縁層４２（図２参照）を介し対向して設けられている。第３配線１６ａと第４配線１８ａとは平行に設けられる。図１（ｃ）のように、容量素子Ｃの第３配線１６ａと第４配線１８ａとは、図１（ａ）の容量素子Ａに比べ細くなる。このため、第３配線１６ａと第４配線１８ａとの間隔ＷｃはＷａより大きくなる。長さＬａは十分に長ければ長さＬａの変化は無視できる。よって、容量素子Ｃでは、長さが８×Ｌａ、配線間隔がＷｃの容量素子となる。

図１（ｄ）は、実施例１に係る容量素子Ｄを示している。容量素子Ｄは、櫛型配線１２と１４を含む第１容量素子２２と櫛型配線１６と１８とを含む第２容量素子２４とを備えている。第１配線１２ａおよび第２配線１４ａはＹ方向に延伸し、第３配線１６ａおよび第４配線１８ａはＸ方向に延伸している。第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａは同じ配線層に設けられている。例えば、第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａは、同じＺ平面内に形成されている。第１配線１２ａと第３配線１６ａとは電気的に接続されており、第２配線１４ａと第４配線１８ａとは電気的に接続されている。よって、容量素子Ｄは、長さが４×Ｌａ、配線間隔がＷｂを備える第１容量素子２２と長さ４×Ｌａ、配線間隔Ｗｃを備える第２容量素子２４とが並列に接続された容量素子である。

図３は容量素子ＡからＤの容量値を計算した結果を示す図である。長さＬａを１００μｍ、配線間隔の設計値を１００ｎｍ、配線層４８の膜厚を３００ｎｍ、絶縁層４０、４２、４４の比誘電率を３．０とした。配線層４８幅はＸ方向に５％太り、Ｙ方向に５％細るとした。図３のように、容量素子Ａの容量値（設計値）は６３．７ｆＦである。これに対し、容量素子Ｂにおいては、容量値が容量素子Ａに比べ５．３％増加する。一方、容量素子Ｃにおいては、容量値が容量素子Ａに比べ４．８％減少する。このように、容量素子が９０度回転することにより、容量値が大きく異なってしまう。

図３のように、容量素子Ｄの容量値は容量素子Ａに対し０．３％の容量値の増加に留まっている。これは、第１容量素子２２における容量値の増加と、第２容量素子２４における容量値の減少が相殺されたためである。

実施例１によれば、第１配線１２ａと第２配線１４ａとが対向する長さ４×Ｌａと、第１配線１２ａと第２配線１４ａと垂直に延伸する第３配線１６ａと第４配線１８ａとが対向する長さ４×Ｌａとを等しくする。これにより、図３のように、容量値を設計値とほぼ同じ値とすることができる。このように、容量素子の配置による容量値の差を抑制することができる。

また、櫛形配線１２および櫛型配線１４はそれぞれ複数の第１配線１２ａおよび複数の第２配線１４ａに分割されている。複数の第１配線１２ａおよび複数の第２配線１４ａは、例えばそれぞれ櫛型配線構造を形成している。分割された複数の第１配線１２ａと複数の第２配線１４ａとは交互に設けられている。同様に、櫛型配線１６および櫛型配線１８はそれぞれ複数の第３配線１６ａおよび複数の第４配線１８ａに分割され、分割された複数の第３配線１６ａと複数の第４配線１８ａとは交互に設けられている。これにより、容量素子の形状を例えば、正方形または長方形に任意に設計することができる。

さらに、分割された複数の第１配線１２ａと分割された複数の第２配線１４ａとが対向する長さＬａは同じであり、分割された複数の第３配線１６ａと分割された複数の第４配線１８ａとがａとが対向する長さＬａは同じとすることができる。これにより、設計が容易となる。

さらに、分割された複数の第１配線１２ａと分割された複数の第３配線１６ａの数は同じであり、分割された複数の第２配線１４ａと分割された複数の第４配線１８ａの数は同じとすることができる。これにより、設計が容易となる。

実施例２は、第１容量素子と第２容量素子をＹ方向に配置する例である。図４（ａ）は実施例２に係る容量素子の平面図、図４（ｂ）は容量素子を９０度回転させた平面図である。第１容量素子２２において第１配線１２ａと第２配線１４ａとが対向する箇所は７箇所、第２容量素子２４において第３配線１６ａと第４配線１８ａとが対向する箇所が７箇所である。よって、第１配線１２ａと第２配線１４ａが対向する長さは７×Ｌａ、第３配線１６ａと第４配線１８ａが対向する長さは７×Ｌａと等しい。第１配線１２ａと第３配線１６ａとは配線１５により電極パッド３２に接続されている。第２配線１４ａと第４配線１８ａとは配線１７により電極パッド３０に接続されている。電極パッド３０と電極パッド３２間の容量は、製造装置の特性に起因して配線の太さがＸ方向とＹ方向とで異なっても図４（ａ）と図４（ｂ）とで、ほぼ等しくなる。

さらに、実施例１では、櫛型配線１４において第２配線１４ａ間を接続する配線１４ｄと複数の第３配線１６ａの１つを共用しているため、チップ面積を削減することができる。このように、複数の第１配線１２ａを接続する配線および複数の第２配線１４ａを接続する配線の一方を複数の第３配線１６ａのうちの１つまたは複数の第４配線１８ａのうちの１つとして用いてもよい。

実施例３は第１容量素子２２と第２容量素子２４とを斜め方向に配置する例である。図５（ａ）は実施例３に係る容量素子の平面図、図５（ｂ）は容量素子を９０度回転させた平面図である。実施例３においては、第１容量素子２２と第２容量素子２４がＸＹ方向に配置されている。櫛型配線１２および１６がそれぞれ直接電極パッド３２に接続し、櫛型配線１４および１８がそれぞれ直接電極パッド３０に接続されている。その他の構成は、実施例２と同じであり説明を省略する。

図６（ａ）は実施例４に係る容量素子の平面図、図６（ｂ）は容量素子を９０度回転させた平面図である。実施例４においては、第１容量素子２２と第２容量素子２４がＸＹ方向に配置されている。実施例４においては、櫛型配線１２および１６が直接接続し配線１５により電極パッド３２に接続されている。櫛型配線１４および１８が直接接続し、配線１７により電極パッド３０に接続されている。その他の構成は、実施例３と同じであり説明を省略する。

実施例５は、第１容量素子および第２容量素子がそれぞれ２つ設けられた例である。
図７（ａ）は実施例５に係る容量素子の平面図、図７（ｂ）は容量素子を９０度回転させた平面図である。実施例５においては、容量素子の中心を原点とし、第１容量素子２２が第２および第４象限に、第２容量素子２４が第１および第３象限に配置されている。

最外周は、配線１４ｄ、配線１８ｄ、第２配線１４ａ、第４配線１８ａ、延長された第２配線１４ｂおよび延長された第４配線１８ｂにより形成されている。配線１４ｄは、櫛型配線１４において第２配線１４ａを接続する。配線１８ｄは、櫛型配線１８において第４配線１８ａを接続する。延長された第２配線１４ｂは、第２配線１４ａ以外で第１配線１２ａと対向している。延長された第４配線１８ｂは、第４配線１８ａ以外で第３配線１６ａと対向している。

実施例５においては、第１配線１２ａおよび１２ｂと第２配線１４ａおよび１４ｂが対向する長さは、１４×Ｌａ＋２×Ｌｂである。第３配線１６ａおよび１６ｂと第４配線１８ａおよび１８ｂが対向する長さも同じである。よって、実施例５においても、容量素子を９０度回転させても、容量値の変化を抑制できる。

さらに、第２象限および第４象限それぞれの複数の第１配線１２ａ間を接続する配線１２ｄをそれぞれ第１象限および第３象限の複数の第３配線１６ａのうちの１つとしても用いている。また第１象限および第３象限それぞれの複数の第３配線１６ａ間を接続する配線１６ｄをそれぞれ第２象限および第４象限の複数の第１配線１２ａのうちの１つとしても用いている。これにより、チップサイズを縮小できる。

また、外周配線が、配線１４ｄ、配線１８ｄ、第２配線１４ａ、第４配線１８ａ、延長された第２配線１４ｂおよび延長された第４配線１８ｂにより形成されている。外周配線は、第１配線１２ａおよび第３配線１６ａを囲んでいる。このため、延長された第２配線１４ｂおよび延長された第４配線１８ｂの分容量値を大きくできる。

なお、最外周が上記のように櫛型配線１４および１８により囲まれているため、櫛型配線１２および１６はコンタクト３４を用い、上層または下層の配線層と接続する。図７（ａ）および図７（ｂ）においては、櫛型配線１４および１８もコンタクト３６を用い他の配線層と接続しているが、櫛型配線１４および１８と同じ配線層を用い引き出してもよい。

図８（ａ）は実施例６に係る容量素子の平面図、図８（ｂ）は容量素子を９０度回転させた平面図である。図８（ａ）および図８（ｂ）のように、実施例６においては、櫛型配線１２および１６に接続するコンタクト３４を５個、櫛型配線１４および１８と接続するコンタクト３６を４個としている。このように、コンタクト３４および３６をそれぞれ複数とすることにより、寄生抵抗に起因した容量素子への外的擾乱要因を抑制することができる。なお、寄生抵抗を均等化させるため、コンタクト３４および３６は対称に配置することが好ましい。

図９は、実施例６における容量素子２２および２４と配線層３８とを重ねて示した図である。配線層３８は、容量素子２２および２４が形成された配線層の上方または下方に形成されており、コンタクト３４と電気的に接続されている。配線層３８は寄生抵抗を低減させるため太くすることが好ましい。例えば、配線層３８は、第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａより太いことが好ましい。

実施例７は、延長された配線がない例である。図１０（ａ）は実施例７に係る容量素子の平面図、図１０（ｂ）は容量素子を９０度回転させた平面図である。図１０（ａ）および図１０（ｂ）のように、実施例５に比べ、延長された第２配線１４ｂおよび第４配線１８ｂを設けていない。このため、各象限の櫛型配線１４および１８はそれぞれ孤立する。このため、各象限の櫛型配線１４および１８に接続するコンタクト３６をそれぞれ設け、上層または下層の配線層にて櫛型配線１４および１８を電気的に接続する。また、第１配線１２ａと第２配線１４ａが対向する長さは、１４×Ｌａである。第３配線１６ａと第４配線１８ａが対向する長さも同じである。その他の構成は、実施例５と同じであり説明を省略する。

図１１（ａ）は実施例８に係る容量素子の平面図、図１１（ｂ）は容量素子を９０度回転させた平面図である。図１１（ａ）および図１１（ｂ）のように、実施例８においては、櫛型配線１２および１６に接続するコンタクト３４を５個、櫛型配線１４および１８と接続するコンタクト３６を４個としている。このように、コンタクト３４および３６をそれぞれ複数とすることにより、寄生抵抗に起因した容量素子への外的擾乱要因を抑制することができる。なお、寄生抵抗を均等化させるため、コンタクト３４および３６は対称に配置することが好ましい。

実施例９は、第１容量素子２２および第２容量素子２４を複数層に形成した例である。図１２（ａ）は実施例９に係る容量素子の平面図、図１２（ｂ）はＡ−Ａ断面図である。図１２（ａ）および図１２（ｂ）のように、第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａの下の配線層に第１配線１２ｃ、第２配線１４ｃ、第３配線１６ｃおよび第４配線１８ｃが形成されている。第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａと第１配線１２ｃ、第２配線１４ｃ、第３配線１６ｃおよび第４配線１８ｃとは同じパターンである。

図１２（ｂ）のように、絶縁層４０上に下層配線層４８が形成されている。下層配線層４８間には絶縁層４２が形成されている。下層配線層４８および絶縁層４２上に絶縁層４４が形成されている。絶縁層４４には上下方向に貫通する金属コンタクト５２が形成されている。金属コンタクト５２はコンタクト３４および３６に対応する。絶縁層４４上に上層配線層５０が形成されている。上層配線層５０の間には絶縁層４６が形成されている。図１２（ｂ）においては、配線１２ａ〜１８ａは上層配線層５０により形成され、配線１２ｃ〜１８ｃは下層配線層４８により形成されている。

実施例９のように、第１配線、第２配線、第３配線および第４配線を、積層された複数の配線層にそれぞれ形成する。複数の配線層に形成された第１配線、第２配線、第３配線および第４配線は、積層された複数の配線層間に設けられた絶縁層を上下方向に貫通するコンタクトによりそれぞれ接続されている。これにより、単位面積あたりの容量値を増大させることができる。実施例９において、第１配線、第２配線、第３配線および第４配線各配線を２層に形成する例を説明したが、３層以上の層に第１配線、第２配線、第３配線および第４配線を形成してもよい。

図１３（ａ）は実施例１０に係る容量素子の平面図、図１３（ｂ）はＡ−Ａ断面図である。図１３（ａ）は、容量素子２２および２４と接続された配線層３９および中間配線層３７を重ねて図示している。図１３（ｂ）のように、絶縁層４０上に下層配線層４８が形成されている。下層配線層４８間には絶縁層４２が形成されている。下層配線層４８および絶縁層４２上に絶縁層４４が形成されている。絶縁層４４内には上下方向に貫通する金属コンタクト５６が形成されている。絶縁層４４上に中間配線層５７が形成されている。中間配線層５７間には絶縁層４３が形成されている。中間配線層５７および絶縁層４３上には絶縁層４５が形成されている。絶縁層４５内には上下方向に貫通する金属コンタクト５２が形成されている。絶縁層４５上には上層配線層５０が形成されている。上層配線層５０間には絶縁層４６が形成されている。

図１３（ａ）における容量素子２２および２４は、図１３（ｂ）における下層配線層４８により形成されている。図１３（ａ）におけるコンタクト３４は、図１３（ｂ）における金属コンタクト５２および５６により形成されている。図１３（ａ）における中間配線層３７は、図１３（ｂ）における中間配線層５７により形成されている。図１３（ａ）における配線層３９は、図１３（ｂ）における上層配線層５０により形成されている。以上により、容量素子２２および２４の櫛型配線１２および１６は、金属コンタクト５６、中間配線層３７および金属コンタクト５２を介し配線層３９に電気的に接続される。

このような構造により、実施例６の図９のように、容量素子２２および２４を形成した配線層の直上または直下の配線を引き出し用配線層３８として用いる場合に比べ、容量素子２２および２４と引き出し用配線層３９との距離を長くすることができる。よって、容量素子２２および２４と引き出し用の配線層３９との間の寄生的容量の抑制が可能となる。図１３（ｂ）において、引き出し用配線層３９として上層配線層５０、容量素子２２および２４を形成する配線層として下層配線層４８を用いたが、配線層３９を下層配線層４８にて形成し、容量素子２２および２４を形成する配線層を上層配線層５０にて形成してもよい。このように、引き出し用配線層３９は、容量素子２２および２４を形成する配線層の下方に設けてもよい。

実施例１０によれば、第１配線１２ａおよび第３配線１６ａの少なくとも１つは、中間配線層３７を介し引き出し用配線層３９に接続されている。これにより、第２配線１４ａおよび第４配線１８ａと引き出し用配線層３９との間に形成される寄生的容量の抑制が可能となる。実施例１０においては、第１配線１２ａおよび第３配線１６ａの少なくとも１つを中間配線層３７を介して引き出し用配線層３９に接続する場合を例に説明したが、同様に寄生的容量を抑制することを目的として、第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａの少なくとも１つを中間配線層３７を介して引き出し用配線層３９に接続することができる。

実施例１から実施例１０によれば、第１容量素子２２における第１配線１２ａの平面形状と、第２容量素子２４における第３配線１６ａの平面形状は同じである。かつ、第１容量素子２２における第３配線１６ａの平面形状と、第２容量素子２４における第４配線１８ａの平面形状は同じである。よって、容量素子の配置による容量値の差を抑制することができる。

図１４から図１８を用い、実施例２から実施例１０に係る容量素子を含む半導体装置の製造方法を説明する。シリコン等の半導体基板１００のウエル内に、素子分離絶縁層１０２を形成する。半導体基板１００内にイオン注入法を用いチャネルを形成する。半導体基板１０のチャネル上にゲート絶縁膜１０３を介し例えばポリシリコンゲート電極１０４を形成する。ゲート電極１０４の両側にサイドウオール１０５を形成し、ソースおよびドレイン領域をイオン注入法を用い形成する。ゲート電極１０４およびソース、ドレイン領域上をシリサイド化する。全面に、例えば窒化シリコン等の保護膜１０６を形成する。例えば酸化シリコン膜等の絶縁膜１０８をＴＥＯＳ（Tetra Ethoxy Silane）法を用い形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い絶縁膜１０８を平坦化した後、例えばＴｉＮ膜１０９およびＷ膜１１０を絶縁膜１０８上に形成しＣＭＰ法を用い平坦化することにより、コンタクトを形成する。

例えば、ＳｉＣＮ膜等のエッチングストッパ膜１１２ａを形成する。エッチングストッパ膜１１２ａ上に、例えば酸化シリコン膜である絶縁膜１１４ａを形成する。絶縁膜１１４ａに開口を設け、開口内に例えばＴａ等のバリア層１１６ａをスパッタ法を用い形成する。バリア層１１６ａ上にスパッタ法およびメッキ法を用い例えばＣｕ等の配線層１１８ａを形成する。その後、ＣＭＰ法を用い平坦化することにより、絶縁膜１１４ａの開口内にバリア層１１６ａおよび配線層１１８ａを形成する。同様に、膜厚が３０ｎｍのエッチングストッパ膜１１２ｂ、膜厚が３５０ｎｍの絶縁膜１１４ｂを形成する。さらに、膜厚が７０ｎｍのエッチングストッパ膜１１２ｃおよび膜厚が３００ｎｍの絶縁膜１１４ｃを形成し、コンタクトホール１１７はエッチングストッパ膜１１２ｂ直上まで形成する。

図１５を参照し、配線層を形成すべき領域の絶縁膜１１４ｃおよびエッチングストッパ膜１１２ｃをＣＦ系のガスを用い異方性エッチングする。このとき、コンタクトホール１１７の底部にあるエッチングストッパ膜１１２ｂもエッチングされる。図１６を参照し、例えば膜厚が３０ｎｍのＴａ膜のバリア層１１６ｃをスパッタ法を用い形成する。例えば膜厚が６０ｎｍのＣｕ膜をスパッタ法で、例えば膜厚が１０００ｎｍのＣｕを電解めっき法を用い形成する。その後、ＣＭＰ法を用い平坦化する。これにより、絶縁膜１１４ｃに形成された開口に埋め込まれたバリア層１１６ｃおよび配線層１１８ｃが形成される。絶縁膜１１４ｂ内にはバリア層１１６ｂおよびコンタクト１１８ｂが形成される。配線層１１８ｃにより容量素子２０が形成される。

図１７を参照し、図１５および図１６と同様に、エッチングストッパ膜１１２ｄ、絶縁膜１１４ｄ、エッチングストッパ膜１１２ｅおよび絶縁膜１１４ｅを形成する。絶縁膜１１４ｄに形成された開口内にバリア層１１６ｄおよびコンタクト１１８ｄ、絶縁膜１１４ｅに形成された開口内にバリア層１１６ｅおよび配線層１１８ｅを形成する。

図１８を参照し、エッチングストッパ膜１１２ｆ、絶縁膜１１４ｆ、エッチングストッパ膜１１２ｇおよび絶縁膜１１４ｇを形成する。さらにバリア層１１６ｆおよびコンタクト１１８ｆ、バリア層１１６ｇおよび配線層１１８ｇを形成する。エッチングストッパ層１１２ｈおよび絶縁膜１１４ｈを形成する。絶縁膜１１４ｈ内に、例えばＴｉＮ膜のバリア層１１６ｈ、例えばＷ膜のコンタクト１１８ｈを形成する。コンタクト１１６ｈに接続する配線層を例えばＴｉＮ膜／Ａｌ膜／ＴｉＮ膜の配線層１１８ｉを形成する。例えば酸化シリコン膜のカバー絶縁膜１１４ｉを形成する。窒化シリコン膜の保護膜１２０を形成する。パッド部の保護膜１２０およびカバー絶縁膜１１４ｉを除去する。以上により、回路部にトランジスタ等が形成され、ＭＩＭ容量部に容量素子２０が形成される。

図１４から図１８を用い、実施例２から実施例１０に係る容量素子を含む半導体装置の製造方法の一例を説明したが、言うまでもなく、その他の方法を用い、実施例２から実施例１０に係る容量素子を形成してもよい。

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

実施例１〜１０を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）第１の方向に延伸する第１配線と、前記第１配線と絶縁体を介し対向し設けられた第２配線と、を備える第１容量素子と、前記第１配線と電気的に接続され前記第１方向に垂直な第２方向に延伸し設けられた第３配線と、前記第２配線と電気的に接続され前記第３配線と絶縁体を介し対向し設けられた第４配線と、を備える第２容量素子と、を具備し、前記第１配線、前記第２配線、前記第３配線および前記第４配線は同じ配線層に設けられ、前記第１配線と前記第２配線とが対向する長さと、前記第３配線と前記第４配線とが対向する長さとは等しいことを特徴とする半導体装置。
（付記２）前記第１配線および前記第２配線はそれぞれ複数の第１配線および複数の第２配線に分割され、分割された複数の第１配線と複数の第２配線とは交互に設けられ、前記第３配線および前記第４配線はそれぞれ複数の第３配線および複数の第４配線に分割され、分割された複数の第３配線と複数の第４配線とは交互に設けられていることを特徴とする付記１記載の半導体装置。
（付記３）前記複数の第１配線を接続する配線および前記複数の第２配線を接続する配線の一方を第３配線または第４配線の１つとして用いることを特徴とする付記２記載の半導体装置。
（付記４）前記第１容量素子における前記第１配線の平面形状と、前記第２容量素子における前記第３配線の平面形状は同じであり、前記第１容量素子における前記第２配線の平面形状と、前記第２容量素子における前記第４配線の平面形状は同じであることを特徴とする付記１から３いずれか一項記載の半導体装置。
（付記５）前記第１配線、前記第２配線、前記第３配線および前記第４配線は、積層された複数の配線層に形成され、前記複数の配線層に形成された前記第１配線、前記第２配線、前記第３配線および前記第４配線は、前記積層された複数の配線層間に設けられた絶縁層を上下方向に貫通するコンタクトによりそれぞれ接続されていることを特徴とする付記１から４のいずれか一項記載の半導体装置。
（付記６）前記分割された複数の第１配線と前記分割された複数の第２配線とが対向する長さは同じであり、前記分割された複数の第３配線と前記分割された複数の第４配線とが対向する長さは同じであることを特徴とする付記２記載の半導体装置。
（付記７）前記第１配線、前記第２配線、前記第３配線および前記第４配線の少なくとも１つは、中間配線層を介し引き出し用配線層に接続されていることを特徴とする付記１から６のいずれか一項記載の半導体装置。
（付記８）前記第１容量素子は第２象限および第４象限に配置され、前記第２容量素子は第１象限および第３象限に配置され、前記第２象限および第４象限の前記複数の第１配線間を接続する配線をそれぞれ前記第１象限および前記第３象限の第３配線の１つとして用い、前記第１象限および前記第３象限の前記複数の第３配線間を接続する配線をそれぞれ前記第２象限および前記第４象限の第１配線の１つとして用いることを特徴とする付記２記載の半導体装置。
（付記９）外周配線が前記複数の第２配線を接続する配線、前記複数の第４配線を接続する配線、前記第２配線および第４配線により形成され、前記外周配線は、前記第１配線および前記第３配線を囲んでいることを特徴とする付記８記載の半導体装置。

１２ａ第１配線
１４ａ第２配線
１６ａ第３配線
１８ａ第４配線
２２第１容量素子
２４第２容量素子
３７中間配線層
３９配線層
４０、４２、４４絶縁層

Claims

第１の方向に延伸する第１配線と、前記第１配線と絶縁体を介し対向し設けられた第２配線と、を備える第１容量素子と、
前記第１配線と電気的に接続され前記第１方向に垂直な第２方向に延伸し設けられた第３配線と、前記第２配線と電気的に接続され前記第３配線と絶縁体を介し対向し設けられた第４配線と、を備える第２容量素子と、
を具備し、
前記第１配線、前記第２配線、前記第３配線および前記第４配線は同じ配線層に設けられ、前記第１配線と前記第２配線とが対向する長さと、前記第３配線と前記第４配線とが対向する長さとは等しいことを特徴とする半導体装置。
前記第１配線および前記第２配線はそれぞれ複数の第１配線および複数の第２配線に分割され、分割された複数の第１配線と複数の第２配線とは交互に設けられ、
前記第３配線および前記第４配線はそれぞれ複数の第３配線および複数の第４配線に分割され、分割された複数の第３配線と複数の第４配線とは交互に設けられていることを特徴とする請求項１記載の半導体装置。
前記複数の第１配線を接続する配線および前記複数の第２配線を接続する配線の一方を第３配線または第４配線の１つとして用いることを特徴とする請求項２記載の半導体装置。
前記第１容量素子における前記第１配線の平面形状と、前記第２容量素子における前記第３配線の平面形状は同じであり、前記第１容量素子における前記第２配線の平面形状と、前記第２容量素子における前記第４配線の平面形状は同じであることを特徴とする請求項１から３いずれか一項記載の半導体装置。
前記第１配線、前記第２配線、前記第３配線および前記第４配線は、積層された複数の配線層に形成され、前記複数の配線層に形成された前記第１配線、前記第２配線、前記第３配線および前記第４配線は、前記積層された複数の配線層間に設けられた絶縁層を上下方向に貫通するコンタクトによりそれぞれ接続されていることを特徴とする請求項１から４のいずれか一項記載の半導体装置。