JP2002124575A - チップ上のキャパシタ - Google Patents

Abstract

(57)【要約】 【課題】 より大きなチップ上の容量を、最
小のプロセスの変更で、同じ容量に対してより小さな寸
法でもって達成できるチップ上のキャパシタが提供され
る。 【解決手段】 チップ上のアナログ・キャパシタ
てあって、金属相互接続構造がキャパシタを形成するた
めに使用され、そして相互接続構造内の同じ極性の指状
に組合せられたフインガー３０２が上及び下で互いに金
属バイア３０４により接続されていて、金属バイアはバ
イア側壁容量を利用することにより、全体容量を増加す
る金属壁を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路構造に関
し、より詳細にはチップ上のキャパシタに関する。

【０００２】

【従来の技術】集積回路製造においては、多くの装置が
単一の基板上に置かれる。さまざまな装置が電気的に互
いに隔離されなければならないが、いくつかの特定の装
置は所望の回路機能を実現するために電気的に相互接続
されなければならない。多くの回路は、一レベル以上の
相互接続を必要とし、そのため複数レベル相互接続が使
用される。

【０００３】集積回路技術の１つの目的は、装置速度の
増大である。この目的は、集積回路製造において装置寸
法を小さくする方法を求め、集積回路全体の機能的複雑
性を増加させた。しかし、ＩＣの小型化、従って速度は
相互接続技術により制限を受ける。複数レベル相互接続
構造に伴なう１つの問題は、高アスペクト比及び変化す
る深さのコンタクト孔及びバイアを充填することであ
る。これらの問題を解決するために多くのプロセスが開
発された。別の問題が、密に配置された導体の混信の傾
向であり、１つの線の電位変化が近くの線の性能に影響
する。

【０００４】ダマシン（象嵌）プロセスが、ＩＣ上に金
属化されたパターンを形成する１つの方法である。最初
に、誘電体層内に導電体パターンが食刻されて、誘電体
層内に溝を形成する。そして、金属が食刻された溝を充
填するために堆積される。しばしば、堆積された金属が
周囲の誘電体領域内に拡散することを防止するために、
溝の底及び壁上に拡散障壁材料が堆積される中間ステッ
プが含まれる。典型的に、堆積された金属は、堆積方法
に依存して、溝のみならずウエハ表面全体を覆う。この
余分な金属は化学機械研摩（ＣＭＰ）を使用して除去さ
れる。これにより、誘電体材料の溝内に象嵌された金属
フインガーを有する滑らかな表面が形成される。

【０００５】二重ダマシーン・プロセスは、元の溝が食
刻されるのと同時にバイア及び相互接続パターンが誘電
体層内に形成される。この後に、溝とバイアの両方の内
に金属が堆積される単一の金属充填が続き、研摩が続
く。二重ダマシーン・プロセス内のバイアはしばしば、
金属層溝自身と同じ広さである。

【０００６】複数レベル相互接続はまた、チップ上のキ
ャパシタを形成するためにも使用される。これらは典型
的に、キャパシタの２つの端子を与える２つのバスに接
続した積層された金属化線からなる。異なるバス接続
が、異なる線に異なる極性を与えるために使用される。
典型的に、異なる極性の線はフインガー（指）のように
組合せられて、第１の１つの極性、そして他の極性を有
する線のパターンを形成する。

【０００７】図２ａは、既存の金属相互接続構造を使用
して形成された従来のチップ上のキャパシタを示す。１
つの極性の線が、垂直方向及び横方向の両方に反対極性
の線と近接することに注意する。この結果、断面図で
は、従来はチェッカーボード配置を有する。

【０００８】多くのアプリケーションについて、チップ
上のキャパシタは交互の極性の金属線の既存の構造から
形成されている。典型的な従来技術のチップ上のキャパ
シタ構造において、フインガー（指）のように組合せら
れた異なる極性の金属線の複数レベルが、次々に上に積
重ねられて（上述した製造技術を使用して）、金属相互
接続の積重ねを形成する。典型的に、上及び下の金属線
は互いに交互の極性を有する。これらの金属性は誘電体
材料で分離されているため、それらはチップ上のキャパ
シタを形成するために使用できる。

【０００９】特に、アナログ・アプリケーションのため
のＣＭＯＳプロセスは、これらの金属相互接続を使用し
てキャパシタを構築する。これらの構造は典型的に、側
壁容量（すなわち、単一層内の線の間の容量）及び「上
−下」容量（すなわち、相互接続構造の近接レベル内の
２つの金属線間の容量）の両方を使用する。本発明は、
以下に説明するように改良されたチップ上のキャパシタ
構成を開示する。

【００１０】

【発明が解決しようとする課題】本発明は、新しいチッ
プ上のキャパシタを開示する。本発明のチップ上のキャ
パシタによれば、より大きなチップ上の容量を、最小の
プロセスの変更で、同じ容量に対して、より小さな寸法
でもって達成できる。本発明のチップ上のキャパシタに
よれば、金属線への電気接続は、他のレベルはバイアで
接続されるため、たった１つのレベルの接続で済む。

【００１１】

【課題を解決するための手段】金属線の垂直方向の積重
ねは、垂直方向に近接する線は異なる極性を有するので
はなく、同じ電位極性を有するように配向される。上及
び下の線は互いに、バイアにより広く接続されて、全体
構造（金属線にバイアを加えた）のレベル内又は「側
壁」容量を増加する。これは必然的に、垂直に近接した
反対極性の線により与えられる上−下容量の寄与を除去
する。交互に変化しない極性を垂直方向に積層した相互
接続及び垂直方向の積重ねをバイアにより接続すること
は、レベル間容量を犠牲にするが、レベル内容量の増加
はこの損失よりも多い。バイアの側壁容量がその側壁容
量内のより高い誘電体材料を利用できるため、この増加
はチップ上のキャパシタンスをさらに増加する。

【００１２】１つの実施の形態では、本発明のチップ上
のキャパシタ内のバイアは、金属相互接続線の全体長に
延びることができ、金属の壁を形成して、レベル内容量
をさらに増加する。同様に、レベル間の誘電率（レベル
間誘電体又はＩＬＤ）は、間隙を充填する誘電体、また
は金属内充填誘電体よりも高い誘電率の材料で形成でき
る。これは金属線間の容量を増加し、そしてチップ上の
キャパシタンスをさらに増加する。

【００１３】本発明は、上及び下の金属線が互いに同じ
極性であるため、二重ダマシーン・プロセス又は金属相
互接続を生成する利点を使用することができる、いくつ
かの実施の形態で特に有用である。二重ダマシーン・プ
ロセスにおいて、バイアは金属線自身と同じ広さ（又は
より広く）に作ることができ、全体の容量を増加する。
さらに有利な点は、二重ダマシーン・プロセスにおいて
は、バイアを横方向に分離する誘電体は金属線を分離す
るものと同じある必要がない。

【００１４】最後に、バイアは最上の金属相互接続線の
上及び最下の相互接続線の下に延びることができて、
「めくら」のバイアを形成して、金属の全体面積を増加
して、全体容量を増加する。

【００１５】さまざまな実施の形態において、開示され
た方法及び構造の利点は以下の１つ又は複数を含むこと
ができる。 −より大きなチップ上の容量； −最小のプロセスの変更； −同じ容量に対してより小さな寸法； −その他のレベルはバイアで接続されるためにたった１
つのレベルの接続； 以下、添付図面を参照して、本発明の実施の形態を説明
する。

【００１６】

【発明の実施の形態】好適な実施の形態に基づいて、本
発明の多くの革新的な教示を説明する。しかし、この実
施の形態は、本発明の多くの有利な使用の中のいくつか
の例を示すにすぎない。一般に、明細書の発明の詳細な
説明中の説明は、必ずしも特許請求の範囲の請求項に記
載の発明を限定するものではない。さらに、ある説明は
特定の請求項に記載の発明に適用されるであろうけれど
も、他の請求項に記載の発明には適用されないであろ
う。

【００１７】図面を参照して好適な実施の形態を説明す
る。図１は、ＣＭＯＳプロセスの相互接続層の上平面図
を示す。金属化線１０２が、誘電体材料１０４により分
離されて互いに近接して配されている。同じ極性の線が
共通バスに接続されている。図１は、２つのバス１０
６、１０８を示す。説明の目的のために、１つのバス１
０６に「＋」と印し、他のバス１０８に「−」と印す。
互いに近接した金属構造間の電位差が容量を作ることが
できる。本発明は、垂直（レベル間）容量に依存する代
りに、以下に詳細に説明するように、より大きな水平
（レベル内又は側壁）容量を作る。

【００１８】図２ａは、ＣＭＯＳプロセスの複数レベル
側面図である。金属化線２１０は、極性に応じて「＋」
又は「−」と印しが付けられた端が示される。典型的な
プロセスでは、垂直に整列された金属線の組はレベルか
らレベルで極性が交替して、レベル間容量及びレベル内
容量の両方を生成する。この代りに、好適な実施の形態
は、図２ｂに示すように、レベル間で交替しない帯電を
した金属線を使用する。これは、ある線の上及び下の金
属線２１０は、その線と同じ極性にあることを意味す
る。ある線と同じレベル内の金属線は、なお、交替する
極性である。これは、この構造内でのレベル内の容量の
可能性を生成し、そして、レベル間の容量をほとんど除
去する。

【００１９】しかし、現在の金属化プロセスにおいて
は、側壁容量はレベル対レベル容量よりもずっと大きく
（金属線のアスペクト比のため）、側対側距離（リソグ
ラフイによりパターン化される）は層対層距離よりもず
っと小さい。好適な実施の形態では、同じ極性の線が互
いに上下となる「積重ね」構成で可能なバイアの増加さ
れた側壁容量を利用するために、レベル対レベル容量を
犠牲にしている。

【００２０】図３は、好適な実施の形態の上平面図であ
る。金属線の組合せられたフインガー３０２は、バイア
３０４により、上及び下（適当ならば）と接続される。
バイア３０４は、「ｘ」で印しが付けられる。レベルは
すでに電気的に接続されているため、バイアは、金属線
の全て、大部分又はいくつかで長さに沿って全てを接続
するトレンチ内に形成することができ、線間に実質的に
いくつかのレベルを通して延びる金属の壁を形成する。
この側壁の増加が容量をさらに増加する。図４は、金属
の連続した壁を形成する、線４０４の全長に沿ったバイ
ア４０２の上平面図を示す。

【００２１】図５は、側面図を示す。金属化線５０２の
端が見え、同じ極性の線が垂直に整列している。金属バ
イア５０４が、各金属線５０２を上及び下の金属線と接
続する。各金属線の間の間隙は、誘電体材料５０６によ
り充填される。バイア間は、レベル間誘電体材料５０８
が示される。

【００２２】最上及び最下金属線は、「めくらバイア」
又は一端のみが接続されるバイアを取り付けても良い。
これはより多くの全体金属領域を追加する。図６は、３
レベルの金属化パターンを示し、バイア６０２が全ての
レベルを間に延び、そしてバイア６０４が最上及び最下
レベルの上側及び下側にそれぞれ延びている。

【００２３】好適な実施の形態では、さらに容量を増加
するために複数有効誘電率（ＥＤＣ）を有するシステム
も利用できる。普通、異なるＥＤＣを使用するシステム
において、レベル内誘電率は、側壁容量を減少するた
め、そして側対側相互接続線を駆動する動作速度を改良
するために、小さく作られる。これは側壁容量を使用し
たこのような金属キャパシタを最大にするのには不利に
働く。しかし、レベル間ＥＤＣは普通、混信に対する線
の安定性を改良するためにずっと大きい。好適な実施の
形態において、バイア側壁容量の生成は、側壁容量をさ
らに増加するためにこのより高いレベル間ＥＤＣを利用
している。図７は、二重ＥＤＣシステムの一例を示す。
金属線７０２が異なるレベルを占め、そして上と下にバ
イア７０４により接続されている。１つの平面内の金属
線間に存在する間隙充填誘電体材料７０６は、典型的
に、バイア間の間隙充填誘電体材料７０８よりも低いＥ
ＤＣを有する。例えば、７０６のＥＤＣは、２．７と低
くいが、レベル間材料７０８は４．０と高い。より高い
ＥＤＣ材料７０８内のバイア側壁容量は存在は、可能な
容量を劇的に増加できる。

【００２４】ダマシーン・プロセスにおいて、バイアに
ついてのトレンチが、金属相互接続層が形成される前に
食刻される所では、バイアは金属層と同じ幅を有するス
ロットとすることができ、金属の連続した壁を形成す
る。図８を参照すると、誘電率４．０を有する材料８０
２の第１層が、基板８１０上に堆積される。トレンチ８
０４が、誘電体層８０２内に食刻されて、誘電体中への
金属の拡散を防止するための薄い層（図示しない）が積
層される。そして、トレンチ充填技術が加えられて、ト
レンチを銅（好適な実施の形態において）で充填する。
このプロセスは、電気メッキ、ＣＶＤ、又はＰＶＤで行
なうことができる。そして、余剰な銅は充填から化学機
械研摩により除去される。

【００２５】次に、２．７乃至３の間の誘電率の材料８
０６が堆積され、そして金属層に対してトレンチ８０８
が食刻される。これらのトレンチはバイア・トレンチが
充填されたのと同じ方法で充填され、そして研摩され
る。プロセス要件に依存して、これは繰返されて、誘電
体材料の交互の層の間に堆積された金属の連続した壁を
形成するために、金属バイアにより上と下が接続された
金属化フインガーの複数のレベルの形成する。

【００２６】これに加え、積層順序の再配列及びバイア
による同様に順序付けられた層の接続は、キャパシタ
（図１中の１０６及び１０８及び図３中の３０６及び３
０８）を接続するバス接続は金属層の１つ上にのみ存在
することを意味する。便宜のため、それは最下層、最上
層又は中間層の１つである。これは、これらのバスによ
り普通占められている追加の配線トラックが、装置内の
追加のその他の相互接続のために利用可能であるという
利点を有する。

【００２７】定義 以下は、本明細書に使用されているいくつかの技術用語
の普通の意味を定義する（しかし、当業者は文脈が異な
る意味を要求しているかどうかを認識する）。追加の定
義は、標準の技術辞書又はジャーナルに見付けることが
できる。ＣＶＤ：化学蒸着−−基板表面における材料の
反応により基板上に材料を堆積するプロセス。ＥＤＣ：
材料の有効誘電率。

【００２８】修正及び変形 当業者には理解されるように、本明細書に開示された革
新的な概念は、応用の大きな範囲にわたって修正及び変
形できる。従って、特許の主題の範囲は、与えられた特
定の例示的な教示のいずれかにより限定されるものでは
なく、特許請求の範囲の記載によりのみ定義される。

【００２９】上記の金属化層の数は、より多い又はより
少ない層を有する構造及びプロセスに適用できるいずれ
の請求の範囲も黙示的に限定するものではないことに注
意すべきである。

【００３０】同様に、開示された発明は金属の複数層を
有するプロセスに等しく適用可能であることが容易に認
識できる（事実、このようなプロセスにおいて最も普通
に使用されるであろう）。

【００３１】同じく、開示されたプロセス・ステップ
は、ＢｉＣＭＯＳ又はスマート・パワー・プロセスなど
のハイブリッド・プロセス・フロー中に埋め込むことが
できることが容易に認識される。

【００３２】上記の教示は、シリコンに限定される必要
はない。別の実施の形態においては、これらの教示は、
シリコン／ゲルマニウム及び関連合金、ヒ化ガリウム及
び関連する化合物及び合金、リン化インジウム及び関連
化合物、及び不均質構造の層を含む他の半導体などの他
の半導体を使用した方法及び構造にも適用できることが
考えられる。

【００３３】本発明と互換性のある低誘電率材料の一例
は、ＳｉＯｘＦｙであり、そして高誘電率材料の一例は
ＳｉＯｘＮｙである。しかし、もちろん、他の材料も使
用できる。

【００３４】金属線は好ましくは、使用されるプロセス
の設計規則により決定される最小幅を有する。しかし、
代替的に、もし高いＱキャパシタが必要とされるなら
ば、最小幅よりも大きい金属線が与えられる。いずれの
場合も、金属線間及びバイア間の横方向の分離は、より
高い降伏電圧が望まれなければ、最小に維持される。

【００３５】開示された発明の実現及び変形に関して当
業者の知識を示すのに役立つ追加の一般的な背景として
は、以下の文献が有る：コバーン、プラズマ・エッチン
グ及び反応性イオン・エッチング（１９８２）、ハンド
ブック・オブ・プラズマ・プロセシング技術（ロスナゲ
ル編）；プラズマ・エッチング（マナス及びフラム編１
９８９）；プラズマ・プロセシング（デイレマン等編１
９８２）；シュミッツ、ＶＬＳＩ／ＵＬＳＩ応用のため
のタングステン及びタングステン・シリコン化合物のＣ
ＶＤ（１９９２）；メタライゼーション及び金属−半導
体インターフエイス（バトラ編１９８９）；ＶＬＳＩメ
タライゼーション：フイジックス及び技術（シナイ編１
９９１）；ムラルカ、ＶＬＳＩ及びＵＬＳＩのためのメ
タライゼーション理論及び実際（１９９３）；集積回路
のための複数レベル・メタライゼーションのハンドブッ
ク（ウイルソン等編集１９９３）；ラオ、複数レベル相
互接続技術（１９９３）；化学蒸着（エム・エル・ヒッ
チマン編１９９３）；及びプラズマ処理に関する電気化
学学会のセミアニュアル・コンフアレンス・プロシーデ
イング。

【００３６】以上の記載に関連して、以下の各項を開示
する。 １．チップ上のキャパシタであって、第１及び第２レベ
ル内のそれぞれの第１及び第２金属パターンを有し、第
１レベルの第１パターンは第２レベルの第１パターンに
導体バイアにより接続されていて、第１レベルの第２パ
ターンは第２レベルの第２パターンと導体バイアにより
接続されていて、第１パターン及び第２パターンはキャ
パシタのコンタクトを形成するキャパシタ。 ２．１項記載のキャパシタにおいて、第１レベル及び第
２レベルが第１誘電率の材料により分離されていて、第
１及び第２パターンは第２誘電率の材料により分離され
ていて、そして第１誘電率が第２誘電率よりも大きいキ
ャパシタ。 ３．１項記載のキャパシタにおいて、第１及び第２金属
パターンが対向していて、バイアが第１及び第２金属パ
ターンの長さの半分よりも大きく延びているキャパシ
タ。 ４．１項記載のキャパシタにおいて、バイアが第１及び
第２金属パターンから延びて、その他のレベルの金属パ
ターンに接続しないキャパシタ。

【００３７】５．集積回路構造であって、少なくとも２
つの金属線を含む第１金属化パターンを有する第１層
と、少なくとも２つの金属線を含む第２金属化パターン
を有する第２層とを有し、第１及び第２金属化パターン
がキャパシタを形成するために導体バイアにより接続さ
れている集積回路。 ６．５項記載の集積回路において、第１及び第２金属化
パターンが第１誘電率の材料により分離され、そして前
記バイアが第２誘電率の材料により分離されていて、第
２誘電率が第１誘電率よりも大きい集積回路。 ７．５項記載の集積回路において、第１及び第２金属化
パターンが互いに対向し、そしてバイアが第１及び第２
金属化パターンの長さの少なくとも半分まで延びている
集積回路。 ８．５項記載の集積回路において、第１層の第１及び第
２金属化パターンから延びて、その他の金属化パターン
に接続しないバイアをさらに含む集積回路。

【００３８】９．チップ上のキャパシタであって、金属
線の第１積重ねと、第１誘電体材料により第１積重ねか
ら横方向に分離された金属線の第２積重ねと、を有し、
第１積重ねの金属線の２つ又はそれ以上が導体バイアに
より垂直に接続されていて、第２積重ねの金属線の２つ
又はそれ以上が導体バイアにより垂直に接続されてい
て、第１積重ね及び第２積重ねはキャパシタの２つのタ
ーミナルを与えるキャパシタ。 １０．９項記載のキャパシタにおいて、バイアが、第２
誘電体材料により横方向に分離されていて、第２誘電体
材料の誘電率が第１誘電体材料の誘電率よりも大きいキ
ャパシタ。 １１．９項記載のキャパシタにおいて、バイアが、それ
が接続する金属線の長さの半分以上に延びているキャパ
シタ。

【００３９】１２．チップ上のキャパシタであって、横
方向の容量をそれらの間に与えるフインガー状に組合せ
られた第１及び第２の金属パターンと、第１及び第２の
パターンのそれぞれに電気的に接続されて平行で、横方
向の容量をそれらの間に与える延びたバイアと、を有
し、延びたバイアと結合した第１及び第２の金属パター
ンが、キャパシタを定義するキャパシタ。 １３．１２項記載のキャパシタにおいて、延びたバイア
が、フインガー状に組合せられた第１及び第２の金属パ
ターンの互いに対向する周縁長さの半分以上を延びてい
るキャパシタ。 １４．１２項記載のキャパシタにおいて、延びたバイア
が、それぞれの金属パータンから金属化の１つ又は複数
の他の層内の対応する金属パターンへの垂直接続を与え
るキャパシタ。 １５．１２項記載のキャパシタにおいて、延びたバイア
が、フインガー状に組合せられた金属パターンよりも大
きい横方向容量を与えるキャパシタ。 １６．１２項記載のキャパシタにおいて、第１及び第２
パターンに接続したバイアが、その他の金属パターンに
接続しないキャパシタ。

【００４０】１７．チップ上のアナログ・キャパシタて
あって、金属相互接続構造がキャパシタを形成するため
に使用され、そして相互接続構造内の同じ極性のフイン
ガー状に組合せられたフインガー３０２が上及び下で互
いに金属バイア３０４により接続されていて、金属バイ
アはバイア側壁容量を利用することにより全体容量を増
加する金属壁を形成する。

【００４１】

【発明の効果】本発明のチップ上のキャパシタによれ
ば、より大きなチップ上の容量を、最小のプロセスの変
更で、同じ容量に対してより小さな寸法でもって達成で
きる。本発明のチップ上のキャパシタによれば、金属線
への電気接続は、他のレベルへバイアで接続されるため
に、たった１つのレベルでの接続で済む。

【図面の簡単な説明】

【図１】相互接続構造の上平面図。

【図２ａ】相互接続構造の端を示す側面図。

【図２ｂ】本発明の実施の形態による相互接続構造の端
を示す側面図。

【図３】バイアと共に示される相互接続構造の上平面
図。

【図４】相互接続の長さに沿ったバイアと共に示される
相互接続構造の上平面図。

【図５】金属線を接続するバイアと共に示される相互接
続構造の側面図。

【図６】金属線を接続するバイア及び最上及び最下金属
線の上及び下に延びるめくらバイアと共に示される相互
接続構造の側面図。

【図７】点線により分離された層を有する相互接続構造
を詳細に示す図。

【図８】相互接続構造の斜視図。

【符号の説明】 １０２ 金属化線 １０４ 誘電体材料 １０６ バス １０８ バス ２１０ 金属線 ３０２ フインガー ３０４ バイア ４０２ バイア ４０４ 線 ５０２ 金属化線 ５０４ 金属バイア ５０６ 誘電体材料 ５０８ レベル間誘電体材料 ６０２ バイア ６０４ めくらバイア ７０２ 金属線 ７０４ バイア ７０６ 間隙充填誘電体材料 ７０８ レベル間隙充填誘電体材料

Claims (1)

【特許請求の範囲】
1. 【請求項１】チップ上のキャパシタであって、 第１及び第２レベル内のそれぞれの第１及び第２金属パ
   ターンを有し、 前記第１レベルの前記第１パターンは前記第２レベルの
   前記第１パターンに導体バイアにより接続されていて、 前記第１レベルの前記第２パターンは前記第２レベルの
   前記第２パターンと導体バイアにより接続されていて、 前記第１パターン及び前記第２パターンはキャパシタの
   コンタクトを形成するキャパシタ。