KR20180058757A - 반도체 장치 및 반도체 장치 형성 방법 - Google Patents
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Abstract
기판 관통 비아 홀(106)을 갖는 기판(102)을 포함하는 반도체 장치(100)로서, 기판 관통 비아 홀(106)의 내부에는, 제 1 커패시터 전극층(108a) 및 제 2 커패시터 전극층(108b), 그리고 제 1 커패시터 전극층(108a)과 제 2 커패시터 전극층(108b) 사이에 배치된 유전체 재료층(112); 및 기판 관통 비아 도전체(116)가 형성되어 있는 반도체 장치. 기판 관통 비아 홀(106)을 포함하는 반도체 장치(100)를 형성하는 방법으로서, 기판 관통 비아 홀(106) 내에, 제 1 커패시터 전극층(108a) 및 제 2 커패시터 전극층(108b), 그리고 제 1 커패시터 전극층(108a)과 제 2 커패시터 전극층(108b) 사이에 배치된 유전체 재료층(112); 및 기판 관통 비아 도전체(116)를 형성하는 단계를 포함하는 반도체 장치 형성 방법.
Description
본 발명은 개략적으로 반도체 장치 및 반도체 장치를 형성하는 방법에 관한 것이다. 보다 구체적으로, 본 발명은 반도체 기판에 형성된 트렌치 내에 커패시터 전극층 및 유전체층을 형성하고 기판 관통 비아 도전체를 형성하는 것에 관한 것이다.
기판 관통 비아(through substrate via; TSV) 기술은 2.5D 병렬 집적 기술뿐만 아니라 3D 칩 스태킹 기술을 위한 핵심 성공 요인이 되고 있다. 이것은 서로 다른 칩(예컨대 실리콘 칩)의 층들 사이의 전기적인 상호 접속을 수직으로 제공한다. 온칩(on-chip) 딥 트렌치 커패시터(deep trench capacitor; DTCap)는 높은 커패시턴스 밀도를 제공하기 때문에, 첨단 전자 시스템에서 예컨대 다이나믹 랜덤 액세스 메모리(dynamic random access memory; DRAM) 및 전압 조정기 응용예를 위해 널리 사용된다. 기판 관통 비아 및 딥 트렌치 커패시터를 제조하는 것은 이들이 현대의 금속 산화막 반도체 전계효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)에 비해 훨씬 더 많은 다이(die) 면적을 차지할 수 있기 때문에 까다로우면서도 비용이 많이 들 수 있다.
미국 특허 제 8,492,241 B2 호는 기판 관통 비아와 딥 트렌치 구조체를 동시에 형성하는 방법을 기재한다. 기판 관통 비아와 딥 트렌치 커패시터 또는 딥 트렌치 격리(deep trench isolation; DTI)는 단일 마스크 및 단일 반응성 이온 에칭(reactive ion etching; RIE)에 의해 동일 기판 상에 동시에 형성된다. 기판 관통 비아 트렌치는 딥 트렌치 커패시터 또는 딥 트렌치 격리 트렌치보다 더 넓고 깊다. 기판 관통 비아와 딥 트렌치 커패시터 또는 딥 트렌치 격리는 트렌치 측벽 상에 여러 가지 유전체 재료들로 형성된다. 기판 관통 비아와 딥 트렌치 커패시터 또는 딥 트렌치 격리는 완전하게 정렬된다. 추측컨대, 기판 관통 비아와 딥 트렌치 커패시터 모두를 제조하는 비용이 감소한다.
미국 특허 제 8,785,289 B2 호는 도전성 기판 관통 비아를 채용한 일체형 디커플링 커패시터(integrated decoupling capacitor)를 설명한다. 반도체 기판 내의 커패시터는 내부 전극으로서 도전성 기판 관통 비아 그리고 외부 전극으로서 기둥형 도핑 반도체 영역을 사용한다. 이 커패시터는 작은 영역에서 큰 디커플링 커패시턴스를 제공하고, 회로 밀도 또는 Si 3D 구조 설계에 영향을 미치지 않는다. 그를 통한 전원 공급 및 신호 전송 위한 전기적 접속을 제공하기 위해 반도체 기판에 추가 도전성 기판 관통 비아가 제공될 수 있다. 이 커패시터는 비슷한 커패시턴스를 갖는 커패시터들의 종래의 어레이보다 낮은 인덕턴스를 가지므로, 적층 반도체 칩의 전력 공급 시스템에서의 고주파 노이즈를 감소시킬 수 있다. 고품질 딥 트렌치 커패시터는 상단층 및 하단층 모두에 전기적으로 연결된다.
미국 특허 제 8,642,456 B2 호는 딥 트렌치 및 기판 관통 비아 기술을 갖는 반도체 신호 가능 커패시터를 구현한다. 딥 트렌치 N형 웰 구조가 형성되고, 반도체 칩에 형성되는 기판 관통 비아와 함께 딥 트렌치 N형 웰 구조 내에 임플란트(implant)가 제공된다. 적어도 하나의 경사진 임플란트가 반도체 칩 내의 기판 관통 비아 주변에 생성된다. 기판 관통 비아는 유전체층으로 둘러싸이고, 커패시터의 하나의 전극을 형성하는 도전성 재료로 충전된다. 커패시터에 대한 제 2 전극을 형성하는 하나의 임플란트에 대한 접속이 이루어진다. 기판 관통 비아 구조를 기반으로 하는 신호 가능 커패시터는 전극 연결면에서 보다 높은 자유도를 갖는다.
미국 특허 출원 공개 공보 제 2013-0181326 A1 호는 개선된 반도체 커패시터 및 제조 방법을 개시한다. 교번하는 제 1 타입 및 제 2 타입의 금속층(각각 유전체에 의해 분리됨)을 포함하는 금속 절연체 금속(MIM) 스택이 깊은 공동 내에 형성된다. 전체 스택은 평탄화되고, 그 후에 제 1 영역을 노출시키도록 패터닝되고, 제 1 영역 내의 모든 제 1 금속층을 오목하게 만들기 위해 선택적으로 에칭될 수 있다. 제 2 영역 내의 모든 제 2 금속층을 오목하게 만들기 위해 선택적인 제 2 에칭이 수행된다. 에칭된 오목부는 유전체로 다시 충전될 수 있다. 별도의 전극들이 형성될 수 있는데; 상기 제 1 영역에는 상기 제 2 타입 금속층 모두와 접촉하며 상기 제 1 타입 금속층 중 어느 것과도 접촉하지 않는 제 1 전극이 형성되고, 상기 제 2 영역에는 상기 제 1 타입 금속층 모두와 접촉하며 상기 제 2 타입의 금속층 중 어느 것과도 접촉하지 않는 제 2 전극이 형성된다.
본 발명은 독립항으로 정의된다. 본 발명의 일부 선택적 특징들은 종속항으로 정의된다.
본 명세서에 개시된 바와 같이, 이음매 없는 방식으로 커패시터 및 TSV 모두의 공동 제작을 허용할 수 있는 기술이 제안되고 기재된다.
위에 인용된 공지의 기술보다 나은 장점은 다음 중 하나 이상을 포함할 수 있다:
* 커패시터 전극과 TSV 도전체가 동일한 트렌치/기판 관통 비아 홀을 점유하면, 이들이 상당히 줄어든 다이 면적을 점유할 수도 있으며; 이들의 풋프린트(footprint)는 상당히 더 작을 수도 있다.
* 본 명세서에 개시된 기술은 일부 종래 기술의 경우에서와 같이 분리된 입출력(I/O) 신호 전송이 가능하지 않는 점에 대하여 제한되지 않는다.
* 본 명세서에 개시된 기술은 제어하기가 덜 복잡하고 덜 어려울 수도 있다. 또한, 특히 넓은 구조를 가지지 않는 개시된 기술들은 기판 관통 비아 어레이의 소형화 및 밀도가 그렇게 제한되지 않는다는 점에서 유익할 수 있다.
본 명세서에 개시된 기술의 구현은 상당한 기술적 장점을 제공할 수도 있다. 예컨대, 딥 트렌치 구조와 같은 트렌치 구조가 반도체 기판 내에 형성될 수 있다. 기판 관통 비아 도전체가 배치된 기판 관통 비아 홀 내에 커패시터가 설치될 수 있다. 적어도 하나의 구현예에서, 커패시터는 다층 금속-절연체-금속(MIM) 커패시터이다. 이 제안된 구조는 트렌치 커패시터와 기판 관통 비아를 하나의 트렌치/비아 홀 내에 함께 결합할 수 있지만, 기판 관통 비아 도전체 및 딥 트렌치 커패시터의 두 단자 전극을 분리된 상태로 유지할 수도 있다. 따라서, 딥 트렌치 커패시터 및 기판 관통 비아는 모두 독립적으로 기능할 수 있다.
본 명세서에 개시된 기술의 구현으로부터의 추가적인 장점은 다음을 포함한다.
비용 절감이 있을 수 있다. DTCap 및 TSV의 형성을 위한 공정 흐름을 단순화함으로써, 보다 적은 수의 마스크 및 처리 단계가 요구될 수도 있다. 다이 영역은 지금까지 두 개의 트렌치를 필요로 한 기술들을 결합할 때 최적으로 사용된다.
더 나은 열 기계적(thermo-mechanical) 신뢰성이 있을 수 있다. 기판과 TSV 도전체, 예컨대 도전체 코어 사이에 더 많은 버퍼링 층이 제공되는 상황에서는, 열 기계적 응력이 완화될 수도 있다. TSV의 처리에서 열 기계적 응력이 도입될 수도 있다. 이 경우, 부분적으로 충전된 구리를 구비한 TSV는 또한 응력 수준을 완화할 수 있다.
이제 본 발명에 대해 단지 예로서, 첨부된 도면을 참조하여 기술할 것이다.
도 1은 제 1 반도체 장치의 형성을 위한 예시적인 공정을 도시하는 일련의 도면,
도 2는 종래의 TSV 및 임베디드 커패시터를 구비한 예시적인 TSV를 도시하는 일련의 도면,
도 3은 예시적인 반도체 칩 스택을 도시하는 도면,
도 4는 커패시턴스 밀도의 시뮬레이션 및 측정 결과에 관한, 그리고 공지의 기술과의 비교에 관한 일련의 도면,
도 5는 제 2 반도체 장치의 형성을 위한 예시적인 공정을 도시하는 일련의 도면,
도 6은 내부 커패시터가 강화된 경우의 억제된 커패시턴스 변화를 도시하는 그래프,
도 7은 임베디드 커패시터의 크기 및 위상을 도시하는 그래프,
도 8은 전력 분배 네트워크(PDN)의 SPICE 모델을 도시하는 도면,
도 9는 임베디드 커패시터로 인한 임피던스 감소를 도시하는 그래프,
도 10은 감소하는 구리층 두께와 비교한 X, Y, Z 방향에 따른 수직 응력 성분을 도시하는 일련의 그래프,
도 11은 TSV에 대한 트랜지스터의 억제된 이동도 변화를 도시하는 일련의 그래프.
도 2는 종래의 TSV 및 임베디드 커패시터를 구비한 예시적인 TSV를 도시하는 일련의 도면,
도 3은 예시적인 반도체 칩 스택을 도시하는 도면,
도 4는 커패시턴스 밀도의 시뮬레이션 및 측정 결과에 관한, 그리고 공지의 기술과의 비교에 관한 일련의 도면,
도 5는 제 2 반도체 장치의 형성을 위한 예시적인 공정을 도시하는 일련의 도면,
도 6은 내부 커패시터가 강화된 경우의 억제된 커패시턴스 변화를 도시하는 그래프,
도 7은 임베디드 커패시터의 크기 및 위상을 도시하는 그래프,
도 8은 전력 분배 네트워크(PDN)의 SPICE 모델을 도시하는 도면,
도 9는 임베디드 커패시터로 인한 임피던스 감소를 도시하는 그래프,
도 10은 감소하는 구리층 두께와 비교한 X, Y, Z 방향에 따른 수직 응력 성분을 도시하는 일련의 그래프,
도 11은 TSV에 대한 트랜지스터의 억제된 이동도 변화를 도시하는 일련의 그래프.
지금부터 위에서 언급한 바와 같이 도 1을 참조하면, 이는 제 1 반도체 장치(100)의 형성을 위한 예시적인 공정 흐름을 도시하는 일련의 도면을 제공한다. 도 1a는 제 1 면(102a) 및 제 2 면(102b)을 갖는 기판(102)을 도시한다. 적어도 하나의 구현예에서, 기판(102)은 적어도 부분적으로 실리콘으로부터 형성된다. 윈도우(104)는 예컨대 리소그래피에 의해 기판(102) 상의 포토레지스트에 의해 패터닝된다. 적어도 하나의 구현예에서, 윈도우(104)는 정사각형 또는 대체로 정사각형이다. 다른 구현예에서, 윈도우(104)는 원형 또는 대체로 원형이다. 도 1b에서, 트렌치(106)가 기판(102)에 형성된다. 일 예에서, 트렌치(106)는 윈도우의 형상에 대응하는 단면 형상을 갖는다. 트렌치(106)는 내부 표면(106a)을 갖는다. 이 예에서, 내부 표면(106a)은 트렌치(106)의 그(또는 각각의) 측벽 및/또는 바닥부의 상부 표면일 수 있다. 트렌치(106)는 딥 반응성 이온 에칭(deep reactive ion etching)을 포함하는 다수의 공지된 제조 기술에 의해 형성될 수 있다. 치수와 관련하여, 트렌치(106)는 예컨대 직경이 1㎛ 내지 50㎛, 바람직하게는 이를테면 5㎛ 내지 20㎛, 30㎛, 또는 40㎛일 수 있다. 하나의 바람직한 배열에서, 트렌치(106)는 10㎛이다. 바람직하게, 트렌치의 깊이는 20㎛ 내지 200㎛, 보다 바람직하게는 25㎛ 내지 150㎛, 보다 더 바람직하게는 30㎛ 내지 100㎛, 더욱 바람직하게는 40㎛ 내지 75㎛이다. 하나의 특히 바람직한 배열에서, 트렌치의 깊이는 50㎛이다.
제 1 절연층(108a)이 내부 표면(106a)의 적어도 일부분에 형성된다. 도 1c의 예시적인 배열에서, 제 1 절연층(108a)은 트렌치(106)의 그 또는 각각의 측벽에 그리고 바닥부의 상부 표면에 컨포멀하게(conformally) 증착된다. 이 예에서, 제 1 절연층(108a)은 얇은 층으로서 형성되며, 트렌치(106)를 완전히 충전하지는 않는다. 선택적으로, 그리고 이 예에 도시된 바와 같이, 절연층 재료는 기판(102)의 제 1 면(102a)의 상부 표면(106b) 상에도 형성된다. 다수의 상이한 기술들이 제 1 절연층(108a)의 형성에 사용될 수 있지만, 특히 적합한 하나의 기술은 화학 기상 증착(chemical vapour deposition; CVD)이다. 제 1 절연층(108a)을 형성하기 위해서 플루오르 도핑 실리콘 산화물(fluorine-doped silicon oxide; SiOF), 탄소 도핑 산화물(carbon-doped oxide; CDO), 유기 실리케이트 글라스(organo silicate glass; OSG) 및 실리콘 옥시카바이드(silicon oxycarbide; SiOC)와 같은 다수의 물질이 사용될 수 있지만, 하나의 바람직한 배열에서는 이산화규소(SiO2)가 절연 재료로서 사용된다. 제 1 절연층(108a)의 두께는 바람직하게는 0.05㎛ 내지 2㎛, 보다 바람직하게는 0.1㎛ 내지 1㎛이다. 하나의 예시적인 배열에서, 층의 두께는 0.2㎛이다.
도 1d에 도시된 바와 같이, 제 1 도전층(110a)이 트렌치 내에 형성된다. 이 예에서, 제 1 도전층(110a)은 제 1 절연층(108a)의 적어도 일부분 위에 형성된다. 적어도 하나의 구현예에서, 제 1 도전층(110a)은 제 1 절연층(108a) 위에 컨포멀하게 형성된다. 이 예에서, 제 1 도전층(110a)은 얇은 층으로서 형성되며, 트렌치(106)를 완전히 충전하지는 않는다. 선택적으로, 그리고 이 예에 도시된 바와 같이, 제 1 도전층(110a) 재료는 기판(102)의 제 1 면(102a)의 상부 표면(106b) 상에 형성된 제 1 절연층(108a) 재료 위에도 형성된다. 다수의 상이한 기술들이 제 1 도전층(110a)의 형성에 사용될 수 있지만, 특히 적합한 하나의 기술은 원자층 증착(atomic layer deposition; ALD)이다. 추가적으로 또는 대안적으로, 제 1 도전층(110a)은 도 1c에 도시된 바와 같은 구조 상에 스퍼터링에 의해 형성될 수도 있다. 이하에서 명백해지는 바와 같이, 제 1 도전층(110a)은 제 1 커패시터 전극층으로서 기능할 것이다. 제 1 도전층(110a)을 형성하기 위해서 질화탄탈(TaN), 텅스텐(W) 또는 구리(Cu)와 같은 다수의 물질이 사용될 수 있지만, 하나의 바람직한 배열에서는 질화티탄(TiN)이 제 1 도전층(110a)을 위한 재료로서 사용된다. 층의 두께는 바람직하게는 0.05㎛ 내지 5㎛, 보다 바람직하게는 0.075㎛ 내지 2.5㎛이다. 하나의 예시적인 배열에서, 층의 두께는 0.1㎛이다.
따라서, 도 1d는 트렌치(106)의 내부 표면(106a)에 배치된 제 1 절연층(108a)을 포함하고 제 1 커패시터 전극층(110a)이 제 1 절연층(108a) 상에 배치된 반도체 장치(100)를 도시하는 것을 이해할 수 있을 것이다.
도 1e에 도시된 바와 같이, 유전체 재료층(112)이 트렌치(106) 내에 형성된다. 이 예에서, 유전체 재료층(112)은 제 1 도전층(110a)의 적어도 일부분 위에 형성된다. 적어도 하나의 구현예에서, 유전체 재료층(112)은 제 1 도전층(110a) 위에 컨포멀하게 형성된다. 이 예에서, 유전체 재료층(112)은 얇은 층으로서 형성되며, 트렌치(106)를 완전히 충전하지는 않는다. 선택적으로, 그리고 이 예에 도시된 바와 같이, 유전체 재료층(112)은 또한 기판(102)의 제 1 면(102a) 상의 상부 표면(106b) 위의, 트렌치(106) 외부 영역에 형성된 제 1 도전층(110a) 부분 위에도 형성된다. 유전체 재료층(112)의 형성을 위해 다수의 상이한 기술들이 사용될 수 있지만, 특히 적합한 하나의 기술은 ALD이다. 이하에서 명백해지는 바와 같이, 유전체 재료층(112)은 커패시터 유전체로서 기능할 것이다. 다수의 물질이 유전체 재료층(112)을 형성하는 데 사용될 수 있지만, 하나의 예시적인 배열에서는 산화알루미늄 112(Al2O3)와 같은 하이-K 유전체 재료가 사용될 수 있다. 대안적으로, 하프늄(Ⅳ) 산화물(HfO2) 또는 오산화탄탈/산화탄탈(Ta2O5)과 같은 다른 물질이 사용될 수 있다. 층의 두께는 바람직하게는 10㎚ 내지 100㎚, 보다 바람직하게는 20㎚ 내지 75㎚, 보다 더 바람직하게는 25㎚ 내지 50㎚이다. 하나의 예시적인 배열에서, 유전체 재료층의 두께는 30㎚이다.
도 1f에서, 제 2 도전층(110b)이 트렌치(106) 내에 형성된다. 이 예에서, 제 2 도전층(110b)은 유전체 재료층(112)의 적어도 일부분 위에 형성된다. 적어도 하나의 구현예에서, 제 2 도전층(110b)은 유전체 재료층(112) 위에 컨포멀하게 형성된다. 이 예에서, 제 2 도전층(110b)은 얇은 층으로서 형성되며, 트렌치(106)를 완전히 충전하지는 않는다. 선택적으로, 그리고 이 예에 도시된 바와 같이, 제 2 도전층(110b)은 또한 기판(102)의 제 1 면(102a)의 상부 표면(106b) 위의, 트렌치 외부 영역에 형성된 유전체 재료층(112) 부분 위에도 형성된다. 이하에서 명백해지는 바와 같이, 제 2 도전층(110b)은 유전체 재료층(112) 및 제 1 도전층(110a)과 관련하여 제 2 커패시터 전극층으로서 기능할 것이다. 제 2 도전층(110b)의 형성을 위해 다수의 상이한 기술들이 또한 사용될 수 있지만, 제 1 도전층(110a)에 관해 상술한 기술들을 사용하는 것이 바람직할 수도 있다. 층의 두께는 바람직하게는 0.05㎛ 내지 5㎛, 보다 바람직하게는 0.075㎛ 내지 2.5㎛이다. 하나의 예시적인 배열에서, 제 2 도전층(110b)의 두께는 0.1㎛이다. 하나의 예시적인 배열에서, TiN이 제 1 도전층으로서 사용될 수 있다. 대안적으로, 질화탄탈(TaN), 텅스텐(W) 또는 구리(Cu)와 같은 다른 재료가 사용될 수도 있다.
도 1d 내지 도 1f에 도시된 바와 같은 제 1 커패시터 전극층(110a), 유전체층(112) 및 제 2 커패시터 전극층(110b)의 층 구조는 특정 적용 요건에 따라 1회 이상 반복될 수 있다.
도 1g에 도시된 바와 같이, 제 2 절연층(108b)이 트렌치(106) 내에 형성된다. 이 예에서, 제 2 절연층(108b)은 제 2 도전층(110b)의 적어도 일부분 위에 형성된다. 적어도 하나의 구현예에서, 제 2 절연층(108b)은 제 2 도전층(110b) 위에 컨포멀하게 형성된다. 이 예에서, 제 2 절연층(108b)은 얇은 층으로서 형성되며, 트렌치(106)를 완전히 충전하지는 않는다. 선택적으로, 그리고 이 예에 도시된 바와 같이, 제 2 절연층(108b) 재료는 또한 기판(102)의 제 1 면(102a)의 상부 표면(106b) 상에 형성된 제 2 도전층(110b) 위에도 형성된다. 다수의 상이한 기술들이 또한 제 2 절연층(108b)의 형성을 위해 사용될 수 있지만, 제 1 절연층(108a)에 관해 상술한 기술들을 사용하는 것이 바람직할 수도 있다.
따라서, 도 1g는 제 2 커패시터 전극층(110b) 상에 배치된 제 2 절연층(108b)을 포함하는 반도체 장치(100)를 도시하는 것을 이해할 것이다.
도 1h에 도시된 바와 같이, 확산 배리어층과 같은 배리어층(114)이 트렌치(106) 내에 형성된다. 이 예에서, 배리어층(114)은 제 2 절연층(108b)의 적어도 일부분 위에 형성된다. 적어도 하나의 구현예에서, 배리어층(114)은 제 2 절연층(108b) 위에 컨포멀하게 형성된다. 이 예에서, 배리어층(114)은 얇은 층으로서 형성되며, 트렌치(106)를 완전히 충전하지는 않는다. 선택적으로, 그리고 이 예에 도시된 바와 같이, 배리어층(114) 재료는 또한 기판(102)의 제 1 면(102a)의 상부 표면(106b) 상에 형성된 제 2 절연층(108b) 위에도 형성된다. 배리어층(114)의 형성을 위해 다수의 상이한 기술들이 사용될 수도 있지만, 특히 적합한 하나의 기술은 ALD이다. 추가적으로 또는 대안적으로, 배리어층(114)은 도 1g에 도시된 구조 상에 스퍼터링에 의해 형성될 수도 있다. 배리어층(114)을 형성하기 위해서 질화탄탈(TaN), 티타늄(Ti) 또는 탄탈(Ta)과 같은 다수의 물질이 사용될 수 있다. 하나의 예시적인 배열에서, TiN이 배리어층 재료로서 사용된다. 층의 두께는, 예컨대, 10㎚ 내지 200㎚, 20㎚ 내지 150㎚, 30㎚ 내지 100㎚, 또는 40㎚ 내지 75㎚일 수 있다. 하나의 예시적인 배열에서, 층의 두께는 50㎚이다.
도 1i에 도시된 바와 같이, 트렌치(106)는 도전성 재료(116)로 충전된다. 트렌치(106)의 충전을 위해 다수의 기술들, 그리고 다수의 재료들이 사용될 수 있지만, 본 발명자들은 구리를 도전체로 사용하는 것이 특히 유용하고 전기 도금에 의해 형성될 수 있다는 것을 발견했다. 이하에서 명백해지는 바와 같이, 도전성 재료(116)는 기판 관통 비아 도전체로서 기능할 것이다. 바람직한 구현예에서, 도전성 재료(116)는 트렌치(106)의 중심축(도면에 표시되지 않음)에 배열된 도전성 코어로서 배열된다. 바람직하게는, 도전성 재료(116)는 트렌치(106)의 중심축에 대해 동심원 형상으로 배열된다.
도 1j에서, 화학 기계적 연마(chemical mechanical polishing; CMP)과 같은 기술이 기판(102)의 적어도 제 2 면(102b)을 평탄화하여 제 2 면(102b) 상의 비아 도전성 코어의 도전성 재료(116)를 노출시키는데 사용될 수 있다. 일단 제 2 면(102b)이 이와 같이 평탄화되면, 도전성 재료(116)가 이제 그곳에서의 전기 접속을 위해 기판(102)의 제 1 및 제 2 면(102a, 102b) 양쪽 모두에 노출된다는 사실을 고려하면, 트렌치(106)는 기판 관통 비아 홀(106)로 변환된 것으로 간주될 수 있다. 추가적으로 또는 대안적으로, 기판(102)의 제 1 면(102a)은 트렌치(106)의 상측 내부 에지(106b) 위로 돌출하는 과잉의 도전성 재료(116)를 제거하기 위해 평탄화된다. 임베디드 커패시터(100)를 구비한 예시적인 TSV가 도 1j에서 형성된다.
따라서, 도 1은 기판 관통 비아 홀(106)을 갖는 기판(102)을 포함하는 반도체 장치(100)로서, 기판 관통 비아 홀(106)의 내부에는, 제 1 커패시터 전극층(108a) 및 제 2 커패시터 전극층(108b), 그리고 제 1 커패시터 전극층(108a)과 제 2 커패시터 전극층(108b) 사이에 배치된 유전체 재료층(112); 및 기판 관통 비아 도전체(116)를 포함하는, 반도체 장치(100)를 도시하는 것을 이해할 것이다.
또한, 도 1은 기판 관통 비아 홀(106)을 포함하는 반도체 장치(100)를 형성하는 방법으로서, 기판 관통 비아 홀(106) 내에, 제 1 커패시터 전극층(108a) 및 제 2 커패시터 전극층(108b), 그리고 제 1 커패시터 전극층(108a)과 제 2 커패시터 전극층(108b) 사이에 배치된 유전체 재료층(112); 및 기판 관통 비아 도전체(116)를 형성하는 단계를 포함하는 반도체 장치 형성 방법을 도시하는 것을 이해할 것이다.
따라서, 도 1j는 기판 관통 비아 홀(106)을 포함하는 반도체 장치(100)로서, 기판 관통 비아 홀(106)은 반도체 기판(102)의 제 1 면(102a)에 형성된 트렌치(106)로부터 형성되어 있고, 기판 관통 비아 도전체(116)는 비아 도전성 코어를 포함하고; 제 1 커패시터 전극층(110a), 유전체 재료층(112) 및 제 2 커패시터 전극층(110b)은 트렌치(106) 내에 형성되어 있고, 제 2 커패시터 전극층(110b)은 비아 도전성 코어를 둘러싸는, 반도체 장치(100)를 도시하는 것을 이해할 것이다.
또한, 도 1j는 제 1 커패시터 전극층(110a), 유전체 재료층(112) 및 제 2 커패시터 전극층(110b)이 대체로 비아 도전성 코어를 둘러싸는 동심층(concentric layers)으로서 배치되어 있는 상태를 도시하는 것을 이해할 것이다.
따라서, 도 1j는 제 2 절연층(108b) 상에 배치된 배리어층(114)을 포함하는 반도체 장치(100)를 도시하는 것을 이해할 것이다. 또한, 배리어층(114)은 트렌치(106)가 충전되지 않은 상태에 있도록 형성되고, 비아 도전성 코어(116)는 트렌치(106)를 도전성 재료(116)로 충전함으로써 형성되고, 기판 관통 비아 홀(106)은 기판(102)의 제 2 면(102b)을 평탄화하여 비아 도전성 코어(116)의 도전성 재료를 그곳에서 노출시키는 것에 의해 형성되는 것을 이해할 것이다.
이러한 기술은 위에서 언급한 바와 같이 중요한 기술적 장점을 제공한다. 특히, 기판 관통 비아 도전체 및 커패시터 전극층(110a, 110b)을 동일한 트렌치(106) 내에 형성함으로써, 이들 구성요소의 풋프린트에 관한 상당한 절감이 실현될 수도 있다. 이와 같이 형성된 커패시터는 트렌치 커패시터, 예컨대 딥 트렌치 커패시터로 간주될 수 있다. 딥 트렌치 커패시터와 기판 관통 비아 도전체를 동일한 트렌치/비아 홀(106)에서 함께 결합하지만, 그들의 단자 전극을 분리하여 유지함으로써, 딥 트렌치 커패시터 및 기판 관통 비아 도전체는 마치 이들이 종래와 같이 두 개의 별도의 트렌치를 점유하는 것처럼 독립적으로 기능할 수 있다.
당연히, 이러한 장점은 공간 절약에 추가하여 상당한 비용 절감을 초래할 수 있다. 나아가, 딥 트렌치 커패시터 및 기판 관통 비아 도전체의 형성을 위한 공정 흐름의 단순화에 의해, 본 명세서에 개시된 기술의 구현은 더 적은 처리 단계가 요구될 수도 있다.
상기 예시적인 기술에서, 커패시터 전극층 및 유전체층을 포함하는 몇 개의 버퍼링 층이 기판(102) 자체와 기판 관통 비아 도전체(116) 사이에 배치된다는 것을 이해할 것이다. 이러한 배치로, 열 기계적 스트레스에 의해 야기될 수 있는 임의의 문제들이 완화될 수 있다.
또한, 보다 높은 커패시턴스 밀도가 실현될 수 있다. 도 2a는 본 명세서에 개시된 기술에 따라 형성된 임베디드 커패시터를 구비한 TSV와 비교할 때의 종래의 TSV를 도시한다. 동일한 트렌치(106) 내에서의 기판 관통 비아 도전체(116) 및 커패시터 전극층의 형성은 종래의 TSV보다 높은 커패시턴스 밀도를 갖는 반도체 장치(100)를 초래할 수 있다. 예컨대, 종래의 TSV의 피치(P1)는 본 명세서에 기술된 기술에 따라 형성된 임베디드 커패시터를 구비한 TSV의 피치(P2)보다 그리 크지 않다는 것을 알 수 있다.
도 2b는 임베디드 커패시터를 구비한 TSV의 단순화된 버전의 구조 양식(construction architecture)을 도시한다. 이러한 배열에서, 하나의 절연층 및 하나의 전극층이 제거될 수 있고, 도전성 코어가 제 2 전극층으로서 작용할 수도 있다. 또한, 기판 상의 다른 층들로 형성된 유전체(이 예에서는, 하이-K 유전체)가 도시되어 있다. Rcore는 기판 관통 비아 코어의 반경을 나타내고, Rtotal은 트렌치의 전체 반경을 나타낸다.
도 2c는 2개의 전극층 및 2개의 절연층이 제공된 본 명세서에 기술된 바와 같은 임베디드 커패시터를 구비한 TSV 및 종래의 TSV의 각각의 구조 양식을 도시한다. 종래의 TSV의 구조 양식은 기판 상에 형성된 절연층과 도전체 코어로 간단하게 구성된다.
대조적으로, 본 명세서에 기술된 기술에 따라 형성된 임베디드 커패시터를 구비한 TSV의 구조 양식은 (중심으로부터 밖으로 이동하는 방향으로) 기판 상에 형성된 코어, 제 2 절연층, 제 2 전극층, 유전체층, 제 1 전극층, 제 1 절연층의 층들을 포함한다.
또한 도 2c에 도시된 바와 같이, 별도의 종래의 TSV 및 별도의 트렌치 커패시터를 형성하기 위한 풋프린트 영역은 본 명세서에 개시된 기술에 따른 임베디드 커패시터를 구비한 대응하는 수의 TSV를 형성하는데 필요한 풋프린트 영역보다 크다.
서로 다른 기하 구조와 재료가 적용될 때의 커패시턴스 밀도를 추정하기 위해 분석 방정식이 도출되었다.
여기서,
H: 트렌치의 높이/깊이
Dcore: TSV 코의 직경 = 2×Rcore
Thighk: 하이-K 유전체층(상술한 바와 같이 Al2O3일 수도 있음)의 두께
Toxide: 산화물층(상술한 바와 같이 SiO2일 수도 있음)의 두께
Telectrode: 전극(상술한 바와 같이 TiN일 수도 있음)의 두께
종래의 TSV의 코어 영역은 본 명세서에 기재된 바와 같은 새로운 TSV/트렌치 커패시터의 코어 영역과 거의 동일한 것이 바람직할 수도 있다.
본 명세서에 개시된 새로운 TSV/트렌치 커패시터의 피치는 TSV/트렌치 커패시터의 직경의 2배와 거의 동일한 것이 바람직할 수도 있다. 계수가 1보다 큰 것이 바람직하며, 따라서 인접한 패턴들이 중첩되지 않는다.
표 1은 위에 정의된 파라미터들의 일부 예시적인 값을 나타낸다.
[표 1]
도 3은 도 1과 관련하여 기재된 기술에 따라 형성된 하나 이상의 기판을 갖는 예시적인 반도체 기판("칩") 스택(300)을 도시한다. 도 3의 예에서, 저 임피던스 전력 분배 네트워크(PDN)를 위해 많은 양의 커패시턴스가 요구되므로 칩 스택(300)은 전력 분배 네트워크(PDN)용 디커플링 커패시터 모듈(302)을 포함한다. 칩 스택(300)은 또한 집적 전압 조정기 모듈(304)을 포함한다. 안정적인 큰 값의 커패시터가 전력 시스템의 통합에 요구된다. 칩 스택(300)은 고주파 회로 모듈(306)을 더 포함하고, 수직의 전기적 상호 접속부를 갖는 커패시터는 CMOS-RF 칩의 3D 집적을 가능하게 한다. 칩 스택(300)은 온칩 에너지 저장 요소 모듈(308)을 포함한다. 온칩 에너지 저장 소자 모듈(308)의 어레이는 에너지를 저장하기 위해 초고 커패시턴스를 제공할 수 있다.
상기의 예시적인 기술을 딥 트렌치 커패시터의 것으로서 적용하면 커패시턴스 밀도가 2배 이상 더 증가할 수 있음을 도 4a에 도시된 시뮬레이션 및 측정 결과로부터 도출할 수 있다[1]. 30㎛ 미만의 트렌치 직경에 대한 시뮬레이션 값과 측정값 사이에 불일치가 있음에 유의해야 한다. 이는 반응성 이온 에칭 로딩 효과 및/또는 동일 웨이퍼 상에서 수행되는 상이한 직경을 갖는 트렌치들의 실험에 기인할 수도 있다. 트렌치가 동일한 깊이를 갖는 것이 바람직하다. 이들이 함께 처리될 수도 있지만, 에칭 화학 물질은 보다 큰 직경을 갖는 트렌치에 더 쉽게 진입할 수 있으므로, 보다 큰 직경을 갖는 트렌치는 더 작은 직경을 갖는 트렌치보다 더 신속하게 에칭된다. 그러나 실제 제조 환경에서는 모델링과 실험 간의 분산이 제거될 수 있으므로, 모델이 여전히 유효함을 의미한다.
도 4(b)는 상기한 도 2(a)의 두 피치 크기(P1 및 P2)의 중첩을 도시한다. 도 4(b)에 도시된 임베디드 커패시터를 구비한 TSV의 유효 캐패시턴스 밀도는 약 320㎋/㎟이다. 딥 트렌치 커패시터[1]는 440㎋/㎟의 유효 커패시턴스 밀도를 갖는다. 도 4a에서 파생된 결과에 따라, 임베디드 딥 트렌치 커패시터를 구비한 TSV의 유효 캐패시턴스 밀도는 약 1200㎋/㎟일 수도 있다. 트렌치 파라미터들에 대한 사양의 [1]로부터의 값은 새로운 TSV/임베디드 커패시터에 대한 위의 표 1의 값들과 비교할 수도 있다.
[표 2]
이제 도 5를 참조하면, 이는 다른 예시적인 반도체 장치(100)의 형성을 도시하는 일련의 도면을 제공한다.
아래에 열거된 하나 이상의 단계가 생략되고, 및/또는 하나 이상의 다른 처리 단계가 추가되는 다른 기술들이 고려된다.
예컨대, 리소그래피 및/또는 에칭을 통해 실리콘 기판에 트렌치가 먼저 형성된다. 이는 폭이 3㎛, 깊이가 30㎛이다.
로우-K 유전체층이 예컨대 원자층 증착(ALD)에 의해 트렌치의 측벽 및 바닥에 컨포멀하게 증착될 수 있다. SiO2는 로우-K 재료로서 선택될 수 있으며, 두께는 0.1㎛일 수 있다(도 5a).
도전층이 예컨대 기존 구조 상에 ALD에 의해 형성될 수 있다. 그리고, 그것은 단자 전극 1로 지정될 수도 있다. TiN이 제 1 도전층 재료로서 선택될 수 있고, 두께는 0.5㎛일 수 있다.
다른 로우-K 유전체층이 도 5(a)에서와 같이 형성될 수 있는데, 이는 0.1㎛ 두께의 SiO2일 수 있다(도 5b).
다른 도전층이 예컨대 ALD에 의해 증착될 수 있다. TaSiN이 제 2 도전층 재료로서 선택될 수 있고, 두께는 20㎚일 수 있다.
얇은 하이-K 유전체층이 이전 층들 위에 증착될 수 있다. Al2O3이 하이-K 재료로 선택될 수 있으며, 두께는 10㎚일 수 있다.
"제 1 도전층/하이-K/제 2 도전층"의 구조는 트렌치가 전체적으로 또는 부분적으로 충전될 때까지 1회 이상 반복될 수 있다.
화학 기계적 연마(CMP)를 사용하여 표면을 평탄화하고 피복층(overburden)을 제거하여 기판 표면을 노출시킬 수 있다(도 5c).
제 1 도전층이 예컨대 SC2에 의해 선택적으로 에칭되며 제 2 도전층이 예컨대 HF에 의해 선택적으로 에칭되는 표면 상에 마스크가 놓인다.
SiO2 층이 하나 이상의 작은 트렌치를 덮도록 증착될 수 있다(도 5d). 기판 표면은 예컨대 CMP에 의해 노출될 수도 있다.
전극 접점(Al)은 원하는 기능에 따라 패터닝된다(도 5e).
기판의 백 그라인딩(back-grinding)이 적용될 수 있다. 이는 예컨대, 최외측 도전층을, 아마도 그 층만을 노출시키는 데 사용될 수 있다.
Al의 또 다른 전극 접점이 배면에 패터닝될 수 있다(도 5f).
도 5g는 형성된 반도체 장치를 도시한다. 이 배열에서, 단자 전극 1은 기판 관통 비아 도전체로서 기능하고, 단자 전극 2와 접지 전극은 함께 커패시터 전극으로서 기능한다.
상기의 기술을 사용하면, TSV 커패시턴스 편차가 줄어들 수 있다. 종래의 TSV의 MOS 구조로 인해 기생 커패시턴스가 여러 가지 바이어스 조건들에 따라 달라지므로 회로 신호 무결성이 저하된다. 내부 TSV 커패시터가 추가됨으로써, 보다 안정적인 TSV 커패시턴스 값이 모든 작동 영역에서 달성될 수 있다. 구리 층의 두께가 예컨대 5㎛(완전 충전)에서 예컨대 1㎛로 감소하면, 내부 커패시터의 존재로 인해 총 커패시턴스가 증가한다(표 3 및 도 6 참조).
[표 3] 안정화된 총 커패시턴스
총 커패시턴스 = Couter + Cinner
여기서 Couter는 MOS 커패시터를 나타내고, Cinner는 MIM 커패시터를 나타낸다. MIM 커패시터는 바이어스 조건에 민감하지 않으므로, 안정적인 Cinner가 증가하면 총 커패시턴스의 차이를 줄이는 데 도움이 될 수 있다.
커패시터는 상호 접속부에 더 가깝게 위치할 수 있으므로, 기생 성분이 덜 포함된다. 고품질 온칩 커패시터 응용예 중 하나는 집적 회로의 전력 분배 네트워크에서 노이즈를 분리하는 것이다. 도 7은 주파수에 대한 TSV 내의 임베디드 커패시터의 임피던스 변화를 설명하는 제 1 곡선을 도시하는데, 이는 심지어 10㎓ 너머까지의 용량성 부품 거동을 나타낼 수 있다. 도 7은 또한 주파수에 대한 위상의 변화를 설명하는 제 2 곡선을 도시한다.
도 8에 도시된 바와 같이 TSV의 어레이가 전력 분배 네트워크에 삽입될 수도 있다. 도 9는 3㎓에서의 8Ω 임피던스 피크가 SPICE 시뮬레이션에서의 0.01Ω과 같은 정도로 낮은 목표 임피던스 레벨을 달성하도록 억제될 수 있음을 나타낸다.
도 10에서는 X, Y, Z 방향에 따른 수직 응력 성분들이 감소하는 구리층 두께와 비교되어 있다. 또한, 도 11은 Cu TSV에서의 응력으로 인한 압전-저항 효과에 의해 트랜지스터가 덜 영향 받는 것을 나타낸다.
본 발명은 단지 예시로서 기술되었으며, 본 발명의 사상 및 범위를 벗어나지 않고 상술한 기술에 대한 다양한 변형이 이루어질 수 있음을 이해할 것이다.
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Claims (8)
- 기판 관통 비아 홀(through-substrate via hole)을 갖는 기판을 포함하는 반도체 장치에 있어서,
상기 기판 관통 비아 홀의 내부에는,
제 1 커패시터 전극층 및 제 2 커패시터 전극층, 그리고 상기 제 1 커패시터 전극층과 상기 제 2 커패시터 전극층 사이에 배치된 유전체 재료층; 및
기판 관통 비아 도전체가 형성되어 있는
반도체 장치. - 제 1 항에 있어서,
상기 기판 관통 비아 홀은 상기 기판의 제 1 면에 형성된 트렌치로부터 형성되어 있고, 상기 기판 관통 비아 도전체는 비아 도전성 코어(via conductive core)를 포함하고, 상기 제 1 커패시터 전극층, 상기 유전체 재료층 및 상기 제 2 커패시터 전극층은 상기 트렌치 내에 형성되어 있고, 상기 제 2 커패시터 전극층은 상기 비아 도전성 코어를 둘러싸는
반도체 장치. - 제 2 항에 있어서,
상기 제 1 커패시터 전극층, 상기 유전체 재료층 및 상기 제 2 커패시터 전극층은 대체로 상기 비아 도전성 코어를 둘러싸는 동심층(concentric layers)으로서 배치되는
반도체 장치. - 제 2 항 또는 제 3 항에 있어서,
상기 트렌치의 내부 표면에 배치된 제 1 절연층을 포함하고, 상기 제 1 커패시터 전극층은 상기 절연층 상에 배치되는
반도체 장치. - 제 4 항에 있어서,
상기 제 2 커패시터 전극층 상에 배치된 제 2 절연층을 포함하는
반도체 장치. - 제 5 항에 있어서,
상기 반도체 장치는 상기 제 2 절연층 상에 배치된 배리어층(barrier layer)을 포함하는
반도체 장치. - 제 6 항에 있어서,
상기 배리어층은 상기 트렌치가 충전되지 않은 상태에 있도록 형성되어 있고, 상기 비아 도전성 코어는 상기 트렌치를 도전성 재료로 충전함으로써 형성되어 있고, 상기 기판 관통 비아 홀은 상기 기판의 제 2 면을 평탄화하여 상기 비아 도전성 코어의 도전성 재료를 그곳에서 노출시킴으로써 형성되어 있는
반도체 장치. - 기판 관통 비아 홀을 포함하는 반도체 장치를 형성하는 방법에 있어서,
상기 기판 관통 비아 홀 내에,
제 1 커패시터 전극층 및 제 2 커패시터 전극층, 그리고 상기 제 1 커패시터 전극층과 상기 제 2 커패시터 전극층 사이에 배치된 유전체 재료층; 및
기판 관통 비아 도전체를 형성하는 단계를 포함하는
반도체 장치 형성 방법.
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