JP2015041724A - 半導体デバイスを製造する方法 - Google Patents

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正太 吉村
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浩人 大竹
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幸佑 狩生
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Abstract

【課題】多結晶シリコン層の残留を抑制し、下地の金属層のダメージを抑制することが可能な、半導体デバイスを製造する方法を提供する。
【解決手段】基板、該基板から隆起し且つ間隙を画成するよう設けられたシリコン製の領域、該領域を覆うように設けられた金属層、該金属層上に設けられた多結晶シリコン層、及び、該多結晶シリコン層上に設けられた有機マスクを含む被処理体が収容された処理容器内において、ＨＢｒガス及びＣｌ２ガスを含む処理ガスを励起させる工程を含み、Ｃｌ２ガスは、処理ガス中のＨＢｒガスの流量に対して５％以上１０％以下の流量で供給される。
【選択図】図１

Description

本発明の実施形態は、半導体デバイスを製造する方法に関するものである。
ＭＯＳトランジスタといった電子デバイスの製造においては、多結晶シリコン層のプラズマエッチングが行われる。多結晶シリコン層のプラズマエッチングに関しては、例えば、特許文献１に記載されている。具体的に、同文献には、ＨＢｒガス、Ｃｌ２ガス、及びＡｒガスを含む混合ガスを励起させて、多結晶シリコン層をエッチングすることが記載されている。
また、電子デバイスの一種として、フィン型電界効果トランジスタが知られている。フィン型電界効果トランジスタは、シリコンから構成された複数のフィン領域を有している。複数のフィン領域は、基板上において配列されており、これらフィン領域を覆うようにゲート電極が設けられている。このようなゲート電極としては、Ｎ型のトランジスタとＰ型のトランジスタで仕事関数の異なる金属材料が用いられることがある。このフィン型電界効果トランジスタのように金属材料の埋込みを用いるデバイスの製造においては、フィン領域上にＴｉＮ層といった金属層が設けられ、当該金属層上に設けられた多結晶シリコンをエッチングする処理が行われる。その後に、多結晶シリコンが除去された領域に金属材料が埋め込まれる。
国際公開第２００９／０２８４８０号
上述したフィン型電界効果トランジスタの製造においては、隣り合うフィン領域の間といった微細な間隙に存在する多結晶シリコン層をエッチングによって除去する必要があり、また、このエッチングによる金属層のダメージを抑制する必要がある。
したがって、本技術分野においては、除去すべき領域において多結晶シリコン層の残留を抑制することが可能であり、且つ、下地の金属層のダメージを抑制することが可能なエッチングが求められている。
一側面においては、半導体デバイスを製造する方法が提供される。この方法は、基板、該基板から隆起し且つ間隙を画成するよう設けられたシリコン製の領域、該領域を覆うように設けられた金属層、該金属層上に設けられた多結晶シリコン層、及び、該多結晶シリコン層上に設けられた有機マスクを含む被処理体が収容された処理容器内において、ＨＢｒガス及びＣｌ２ガスを含む処理ガスを励起させる工程を含む。この方法の前記工程では、Ｃｌ２ガスは、処理ガス中のＨＢｒガスの流量に対して５％以上１０％以下の流量で供給される。
この方法によれば、ＨＢｒガスの流量に対して５％以上の流量のＣｌ２ガスが処理ガスに含まれているので、多結晶シリコン層の残留を抑制することが可能である。例えば、多結晶シリコン層とプラズマ中の活性種とが反応することによって生成される反応生成物の残留を抑制することが可能であり、上記間隙内の多結晶シリコン層の残渣を抑制することが可能である。また、処理ガス中においてＣｌ２ガスの流量がＨＢｒガスの流量に対して１０％以下であるので、金属層のダメージを抑制することが可能となる。
一形態においては、処理ガスを励起させる工程（ｂ）において、処理容器内の圧力は、６．６６６Ｐａ（５０ｍＴｏｒｒ）以上の圧力に設定され、処理ガスはマイクロ波によって励起されてもよい。この形態では、処理容器内の圧力が高圧に設定され、イオンのエネルギーが低くなるので、金属層のダメージを更に抑制することが可能である。また、かかる高圧下でのプラズマの生成は、マイクロ波によって生成することが可能である。
一形態においては、処理ガスは、更にＨｅガスを含み得る。Ｈｅの原子量は、希ガス原子の中でも小さいので、処理ガス中に含まれ得る希ガスとしてＨｅガスを用いることにより、金属層のダメージを抑制することが可能となる。
一形態においては、金属層はＴｉＮ層であってもよい。また、一形態においては、シリコン製の領域は、フィン型電界効果トランジスタのフィン領域を構成していてもよい。
一形態の方法は、前記有機マスクを作成する工程（ｂ）を更に含み、有機マスクを作成する工程（ｂ）は、前記多結晶シリコン層上に有機層を作成する工程（ｂ１）と、前記有機層上にマスクを作成する工程（ｂ２）と、処理容器内において酸素ガスを含む第１のガスのプラズマを発生させて前記有機層をエッチングする工程（ｂ３）と、処理容器内において窒素ガス及び水素ガスを含む第２のガスのプラズマを発生させて前記有機層をエッチングする工程（ｂ４）と、を含んでいてもよい。この方法によれば、第１のガスのプラズマに多結晶シリコン層が晒される前に、有機層のエッチングに用いるガスを窒素ガス及び水素ガスを含む第２のガスに切り換えることができる。したがって、多結晶シリコン層の酸化を抑制することができる。
一形態においては、第１のガスのプラズマを発生させて前記有機層をエッチングする工程（ｃ３）において、第１のガスは、更にＨＢｒガスを含み、処理容器内の圧力が１０．６７Ｐａ（８０ｍＴｏｒｒ）以上の圧力に設定され、第１のガスはマイクロ波によって励起されてもよい。この形態によれば、ＨＢｒガスを含む第１の処理ガスを比較的高圧で励起させているので、エッチングによって生じる反応生成物の再解離を抑制することができる。その結果、エッチングによって生成するパターンに粗パターンと密パターンがあっても、両パターンを略同様に形成することが可能となる。なお、かかる高圧下でのプラズマは、マイクロ波を用いて生成することが可能である。
以上説明したように、除去すべき領域において多結晶シリコン層の残留を抑制することが可能であり、且つ、下地の金属層のダメージを抑制することが可能となる。
半導体デバイスを製造する方法の一実施形態を示す流れ図である。 被処理体の一例を示す一部破断斜視図である。 方法ＭＴの各工程を説明するための図である。 方法ＭＴの各工程を説明するための図である。 方法ＭＴの各工程を説明するための図である。 方法ＭＴの各工程を説明するための図である。 工程ＳＴ２の原理を説明するための図である。 一実施形態に係るプラズマ処理装置を概略的に示す断面図である。 スロット板の一例を示す平面図である。 誘電体窓の一例を示す平面図である。 図１０のＸＩ−ＸＩ線に沿ってとった断面図である。 図１０に示す誘電体窓上に図９に示すスロット板を設けた状態を示す平面図である。 第１の流量制御ユニット群、第１のガスソース群、第２の流量制御ユニット群、及び、第２のガスソース群を含むガス供給系を示す図である。 実験例の結果を示す図である。
以下、図面を参照して種々の実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
図１は、半導体デバイスを製造する方法の一実施形態を示す流れ図である。図１に示す方法ＭＴは、工程ＳＴ２を含む。この工程ＳＴ２では、処理容器内において被処理体の多結晶シリコン層をエッチングするために、ＨＢｒガス及びＣｌ２ガスを含む処理ガスが処理容器内において励起される。また、一実施形態において、方法ＭＴは、工程ＳＴ１を更に含み得る。この工程ＳＴ１では、工程ＳＴ２のエッチングのために用いる有機マスクが作成される。
方法ＭＴの処理対象である被処理体は、基板、シリコン製の領域、金属層、及び、多結晶シリコン層を有している。シリコン製の領域は、基板から隆起し、且つ、間隙を画成するように設けられている。金属層は、シリコン製の領域を覆うように設けられている。また、多結晶シリコン層は、金属層上に設けられている。
このような構成の被処理体に対して方法ＭＴを用いることによって製造される半導体デバイスの一例は、フィン型電界効果トランジスタである。図２は、方法ＭＴの処理対象である被処理体の一例を示す一部破断斜視図であり、フィン型トランジスタの製造途中の被処理体（以下、「ウエハ」という）Ｗを示している。図２に示すウエハＷでは、シリコン製の領域ＲＦは、複数のフィン領域を含んでいる。複数のフィン領域の各々は、略直方体型の領域であり、基板Ｓｂの一主面から隆起するように形成されている。これらフィン領域は、基板Ｓｂの一主面に平行な一方向、即ちＸ方向に長く延びる一対の側面を有している。複数のフィン領域は、基板Ｓｂの一主面に平行かつＸ方向に直交又は交差する方向（Ｙ方向）に配列されている。したがって、隣り合う二つのフィン領域間には、間隙ＧＰが形成されている。
また、ウエハＷは、一対の側壁スペーサ層ＳＷＬを更に有している。一対の側壁スペーサ層ＳＷＬは、例えば、ＳｉＮから構成されており、基板Ｓｂの一主面から隆起するように形成されている。一対の側壁スペーサ層ＳＷＬは、Ｘ方向において対面するように設けられており、溝ＧＶを画成している。複数のフィン領域は、溝ＧＶ内において、即ち、側壁スペーサ層ＳＷＬの間において延在している。また、一対の側壁スペーサ層ＳＷＬのＸ方向外側には、例えば、ＳｉＯ２から構成された絶縁層ＩＬが設けられている。
金属層ＭＬは、例えば、ＴｉＮから構成されている。金属層ＭＬは、複数のフィン領域、隣り合うフィン領域間の基板Ｓｂの一主面、及び、絶縁層ＩＬの頂面を覆うように設けられている。この金属層ＭＬ上には、多結晶シリコン層ＰＳＬが設けられている。多結晶シリコン層ＰＳＬは、間隙ＧＰに入り込むように設けられている。
一実施形態においては、図２に示す側壁スペーサ層ＳＷＬ、絶縁層ＩＬ、複数のフィン領域、金属層ＭＬ、及び、多結晶シリコン層ＰＳＬを含む構造ＳＲが、基板Ｓｂに複数設けられている。かかる実施形態では、ウエハＷは、構造ＳＲが密に設けられた密領域、及び構造ＳＲが粗に設けられた粗領域を有し得る。以下、図２に示すウエハＷを例にとって、方法ＭＴをより詳細に説明する。
再び図１を参照する。また、図１に加えて、図３〜図６を参照する。図３〜図６は、方法ＭＴの各工程を説明するための図であり、各工程中又は各工程後のウエハＷの断面を示している。なお、図３〜図６の断面は、図２のＡ−Ａ矢視断面に対応している。方法ＭＴの工程ＳＴ１では、図２及び図３の（ａ）に示すウエハＷ上に、有機マスクが形成される。この工程ＳＴ１は、工程Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃ、Ｓ１ｄを含んでいる。
工程Ｓ１ａでは、図３の（ｂ）に示すように、有機層ＯＬがウエハＷの多結晶シリコン層ＰＳＬ上に形成される。有機層ＯＬは、例えば、アモルファスカーボンから構成され得る。有機層ＯＬは、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法といった任意の成膜方法によって形成され得る。
次いで、工程Ｓ１ｂにおいて、マスクが作成される。このため、図４の（ａ）に示すように、有機層ＯＬ上に層ＬＭが形成され、当該層ＬＭ上にレジストマスクＲＭが形成される。層ＬＭは、有機層ＯＬのエッチングに対して耐性を有する材料から構成されており、例えば、ＳｉＯＮから構成され得る。層ＬＭは、例えば、ＣＶＤ法といった任意の成膜方法によって形成され得る。また、レジストマスクＲＭは、リソグラフィ法によって形成されるものであり、有機層ＯＬから作成される後述のマスクＯＭＫのパターンに対応したパターンを有している。
次いで、工程Ｓ１ｂでは、層ＬＭにレジストマスクＲＭのパターンを転写するようにエッチングが行われる。この工程Ｓ１ｂは、任意のプラズマ処理装置を用いて実施することができる。例えば、工程Ｓ１ｂは、マイクロ波をプラズマ源とするプラズマ処理装置を用いて実施することができ、或いは、誘導結合型のプラズマ処理装置を用いて実施することができる。工程Ｓ１ｂでは、このようなプラズマ処理装置の処理容器内にエッチング用のガスが供給され、当該ガスを励起させることによって生成されるプラズマによって層ＬＭがエッチングされる。層ＬＭのエッチングに用いられるガスとしては、例えば、ＣＦ４ガス及びＣＨＦ３ガスを含む混合ガスが用いられ得る。かかる工程Ｓ１ｂによって、図４の（ｂ）に示すように、層ＬＭからマスクＭＫが作成される。
続く工程Ｓ１ｃでは、マスクＭＫのパターンを転写するように有機層ＯＬのエッチングが行われる。この工程Ｓ１ｃでは、有機層ＯＬがその膜厚の途中までエッチングされる。工程Ｓ１ｃは、任意のプラズマ処理装置を用いて実施することができる。例えば、工程Ｓ１ｃは、マイクロ波をプラズマ源とするプラズマ処理装置を用いて実施することができ、或いは、誘導結合型のプラズマ処理装置で実施することができる。工程Ｓ１ｃでは、このようなプラズマ処理装置の処理容器内に第１のガスが供給され、当該第１のガスを励起させることによって生成されるプラズマＰＬ１によって有機層ＯＬがエッチングされる（図５の（ａ）参照）。この第１のガスは、Ｏ２ガスを含み得る。
一実施形態の工程Ｓ１ｃでは、第１のガスは、Ｏ２ガスに加えて、ＨＢｒガス及びＡｒガスといった希ガスを更に含み得る。また、一実施形態の工程Ｓ１ｃでは、処理容器内の圧力が８０ｍＴｏｒｒ（１０．６７Ｐａ）以上の圧力に設定される。このようにＨＢｒガスを含む第１のガスを用い、処理容器内の圧力を８０ｍＴｏｒｒに設定することにより、反応生成物の再解離を抑制することができる。その結果、ウエハＷが密領域及び粗領域を有する場合に、両領域において有機層ＯＬを同様にエッチングすることが可能となる。即ち、密領域において有機層ＯＬに形成されるパターンと粗領域において有機層ＯＬに形成されるパターンの寸法差を低減させることが可能となる。なお、このような高圧でのプラズマは、後述するようにマイクロ波をプラズマ源として用いるプラズマ処理装置において効率的に生成することが可能である。
続く工程Ｓ１ｄでは、マスクＭＫのパターンを転写するように有機層ＯＬの更なるエッチングが行われる。この工程Ｓ１ｄでは、有機層ＯＬは、下地の多結晶シリコン層ＰＳＬが露出するまでエッチングされ、有機マスクＯＭＫ（ＯＬ）が作成される（図５の（ｂ）を参照）。工程Ｓ１ｄは、任意のプラズマ処理装置を用いて実施することができる。例えば、工程Ｓ１ｄは、マイクロ波をプラズマ源とするプラズマ処理装置を用いて実施することができ、或いは、誘導結合型のプラズマ処理装置を用いて実施することができる。工程Ｓ１ｄでは、このようなプラズマ処理装置の処理容器内に第２のガスが供給され、当該第２のガスが励起されることによって生成されるプラズマＰＬ２によって有機層ＯＬがエッチングされる（図５の（ｂ）参照）。この第２のガスは、Ｎ２ガス及びＨ２ガスを含む。
このように、方法ＭＴでは、有機層ＯＬのエッチングを、当該有機層ＯＬの膜厚の途中から、Ｎ２ガス及びＨ２ガスを含む第２のガスのプラズマによって行うことにより、下地の多結晶シリコン層ＰＳＬの酸化を防止することが可能となる。その結果、工程Ｓ１ｄの後に、シリコン酸化膜を除去する工程を省いて、工程ＳＴ２を実施することが可能となる。また、有機層ＯＬの全てを第２のガスのプラズマによってエッチングするのではなく、有機層ＯＬの膜厚の途中から当該有機層ＯＬを第２のガスのプラズマによってエッチングしているので、第２のガス中の窒素と有機層ＯＬ中の炭素との反応生成物が有機マスクＯＭＫの表面に堆積する量を低減することができる。特に、かかる堆積は、粗領域において多く発生するが、工程Ｓ１ｄを有機層ＯＬの膜厚の途中から適用することによって上記反応生成物の堆積量を低減することができるので、粗領域の有機マスクＯＭＫのパターンと密領域の有機マスクＯＭＫのパターンの寸法差を低減することが可能となる。
一実施形態の工程Ｓ１ｄにおいては、第２のガスは、後述するようにマイクロ波をプラズマ源として用いるプラズマ処理装置において励起されてもよい。マイクロ波によって第２のガスを励起させることにより、水素の解離を抑制することができるので、２０ｍＴｏｒｒ（２．６６６Ｐａ）といった比較的低圧に処理容器内の圧力が設定されても、有機層ＯＬの下地に対するダメージを抑制することが可能である。なお、処理容器内の圧力を１００ｍＴといった高圧に設定することにより、イオンのエネルギーを更に抑制することができ、下地に対するダメージを更に抑制することが可能である。
次いで、方法ＭＴでは、工程ＳＴ２が実施される。この工程ＳＴ２では、プラズマ処理装置の処理容器内に、ＨＢｒガス及びＣｌ２ガスを含む処理ガスが供給され、当該処理ガスのプラズマＰＬ３が生成される。このプラズマＰＬ３によって、有機マスクＯＭＫの開口から露出した領域、即ち、有機マスクＯＭＫの開口から露出した多結晶シリコン層ＰＳＬがエッチングされる（図６参照）。
この処理ガス中において、Ｃｌ２ガスは、ＨＢｒガスの流量に対して５％以上１０％以下の流量で処理容器内に供給される。ＨＢｒガスの流量に対して５％以上の流量のＣｌ２ガスが処理ガスに含まれていると、多結晶シリコン層ＰＳＬの残留を抑制することが可能である。例えば、多結晶シリコン層ＰＳＬとプラズマ中の活性種とが反応することによって生成される反応生成物の残留を抑制することが可能である。
また、ＨＢｒガスの流量に対して５％以上の流量のＣｌ２ガスが処理ガスに含まれていると、間隙ＧＰ内の多結晶シリコン層ＰＳＬの残渣を抑制することが可能である。ここで、図７を参照する。図７は、工程ＳＴ２の原理を説明するための図である。図７においては、白抜きの円によって塩素の活性種が示されており、黒塗りの円によって臭素の活性種が示されている。図７に示すように、臭素の活性種は、間隙ＧＰを画成する側面に入射すると、当該側面に対して大きな角度をもった方向に反射される。一方、塩素の活性種は、間隙ＧＰを画成する側面に入射すると、臭素の活性種よりも当該側面に対して小さな角度で反射される。このように、塩素の活性種は、間隙ＧＰの底部の隅に到達し易い傾向を有している。したがって、処理ガスにＣｌ２ガスが含まれていることにより、多結晶シリコン層ＰＳＬの残渣を抑制することが可能となる。
また、上述したように、処理ガス中に含まれているＣｌ２ガスの流量がＨＢｒガスの流量に対して１０％以下であると、金属層ＭＬのダメージを抑制することが可能となる。
この工程ＳＴ２は、任意のプラズマ処理装置を用いて実施することができる。例えば、工程ＳＴ２は、マイクロ波をプラズマ源とするプラズマ処理装置を用いて実施することができ、或いは、誘導結合型のプラズマ処理装置を用いて実施することができる。一実施形態の工程ＳＴ２では、処理容器内の圧力が、５０ｍＴｏｒｒ（６．６６６Ｐａ）以上の圧力に設定される。かかる圧力に処理容器内の圧力が設定されることにより、低エネルギーのイオンによって多結晶シリコン層ＰＳＬをエッチングすることが可能となり、金属層ＭＬのダメージを抑制することが可能となる。なお、このような高圧でのプラズマは、後述するようにマイクロ波をプラズマ源として用いるプラズマ処理装置において効率的に生成することが可能である。
また、一実施形態の工程ＳＴ２では、処理ガスは、Ａｒガスといった希ガスを更に含み得る。この希ガスは、Ｈｅガスであってもよい。ＨｅはＡｒよりも原子量が小さいので、希ガスとしてＨｅガスを用いることにより、金属層ＭＬのダメージを更に抑制することが可能となる。
以下、上述した方法ＭＴの工程Ｓ１ｂ、Ｓ１ｃ、Ｓ１ｄ、ＳＴ２の実施に用いることが可能なプラズマ処理装置の一例について説明する。図８は、一実施形態に係るプラズマ処理装置を概略的に示す断面図である。図８に示すプラズマ処理装置１０は、マイクロ波をプラズマ源として用いる装置である。このプラズマ処理装置１０は、工程Ｓ１ｂ、Ｓ１ｃ、Ｓ１ｄ、ＳＴ２のうち少なくとも一つの工程において用いることができる。
プラズマ処理装置１０は、処理容器１２を備えている。処理容器１２は、ウエハＷを収容するための処理空間Ｓを画成している。処理容器１２は、側壁１２ａ、底部１２ｂ、及び、天部１２ｃを含み得る。
側壁１２ａは、軸線Ｚを略中心として、当該軸線Ｚが延びる方向（以下、「軸線Ｚ方向」という）に延在する略円筒形状を有している。側壁１２ａの内径は、例えば、５４０ｍｍである。底部１２ｂは、側壁１２ａの下端側に設けられている。側壁１２ａの上端部は開口している。側壁１２ａの上端部開口は、誘電体窓１８によって閉じられている。誘電体窓１８は、側壁１２ａの上端部と天部１２ｃとの間に狭持されている。この誘電体窓１８と側壁１２ａの上端部との間には封止部材ＳＬ１が介在していてもよい。封止部材ＳＬ１は、例えばＯリングであり、処理容器１２の密閉に寄与する。
プラズマ処理装置１０は、載置台２０を更に備えている。載置台２０は、処理容器１２内且つ誘電体窓１８の下方に設けられている。この載置台２０は、プレート２２、及び、静電チャック２４を含んでいる。
プレート２２は、略円盤状の金属製の部材であり、例えば、アルミニウムから構成されている。プレート２２は、筒状の支持部ＳＰ１によって支持されている。支持部ＳＰ１は、底部１２ｂから垂直上方に延びている。プレート２２は、高周波電極を兼ねている。プレート２２は、マッチングユニットＭＵ及び給電棒ＰＦＲを介して、高周波バイアス電力を発生する高周波電源ＲＦＧに電気的に接続されている。高周波電源ＲＦＧは、ウエハＷに引き込むイオンのエネルギーを制御するのに適した一定の周波数、例えば、１３．６５ＭＨｚの高周波バイアス電力を出力する。マッチングユニットＭＵは、高周波電源ＲＦＧ側のインピーダンスと、主に電極、プラズマ、処理容器１２といった負荷側のインピーダンスとの間で整合をとるための整合器を収容している。この整合器の中には、自己バイアス生成用のブロッキングコンデンサが含まれている。
プレート２２の上面には、静電チャック２４が設けられている。静電チャック２４は、ベースプレート２４ａ及びチャック部２４ｂを含んでいる。ベースプレート２４ａは、略円盤状の金属製の部材であり、例えば、アルミニウムから構成されている。ベースプレート２４ａは、プレート２２上に設けられている。ベースプレート２４ａの上面にはチャック部２４ｂが設けられている。チャック部２４ｂの上面は、ウエハＷを載置するための載置領域ＭＲとなる。チャック部２４ｂは、ウエハＷを静電吸着力で保持する。チャック部２４ｂは、誘電体膜の間に挟まれた電極膜を含んでいる。チャック部２４ｂの電極膜には、直流電源ＤＳＣがスイッチＳＷ及び被覆線ＣＬを介して電気的に接続されている。チャック部２４ｂは、直流電源ＤＳＣから印加される直流電圧により発生するクーロン力によって、その上面にウエハＷを吸着保持することができる。このチャック部２４ｂの径方向外側には、ウエハＷのエッジを環状に囲むフォーカスリングＦＲが設けられている。
また、プラズマ処理装置１０は、温度制御機構を備えている。温度制御機構の一部として、ベースプレート２４ａの内部には、周方向に延びる環状の冷媒室２４ｇが設けられている。この冷媒室２４ｇには、チラーユニットから配管ＰＰ１，ＰＰ３を介して所定の温度の冷媒、例えば、冷却水が循環供給される。チャック部２４ｂ上のウエハＷの処理温度は、冷媒の温度によって制御され得る。さらに、伝熱ガス供給部からの伝熱ガス、例えば、Ｈｅガスが供給管ＰＰ２を介してチャック部２４ｂの上面とウエハＷの裏面との間に供給される。
また、プラズマ処理装置１０は、温度制御機構の一部として、ヒータＨＴ、ＨＳ、ＨＣ、及び、ＨＥを更に備え得る。ヒータＨＴは、天部１２ｃ内に設けられており、アンテナ１４を囲むように、環状に延在している。また、ヒータＨＳは、側壁１２ａ内に設けられており、環状に延在している。ヒータＨＣは、ベースプレート２４ａ内に設けられている。ヒータＨＣは、ベースプレート２４ａ内において、上述した載置領域ＭＲの中央部分の下方、即ち軸線Ｚに交差する領域に設けられている。また、ヒータＨＥは、ベースプレート２４ａ内に設けられており、ヒータＨＣを囲むように環状に延在している。ヒータＨＥは、上述した載置領域ＭＲの外縁部分の下方に設けられている。
また、載置台２０の周囲には、環状の排気路ＶＬが設けられている。排気路ＶＬの軸線Ｚ方向における中間には、複数の貫通孔が形成された環状のバッフル板２６が設けられている。排気路ＶＬは、排気口２８ｈを提供する排気管２８に接続している。排気管２８は、処理容器１２の底部１２ｂに取り付けられている。排気管２８には、排気装置３０が接続されている。排気装置３０は、圧力調整器、及びターボ分子ポンプなどの真空ポンプを有している。この排気装置３０により、処理容器１２内の処理空間Ｓを所望の真空度まで減圧することができる。また、排気装置３０を動作させることにより、載置台２０の外周から排気路ＶＬを介してガスを排気することができる。
また、プラズマ処理装置１０は、アンテナ１４、同軸導波管１６、誘電体窓１８、マイクロ波発生器３２、チューナ３４、導波管３６、及び、モード変換器３８を更に備えている。マイクロ波発生器３２は、例えば２．４５ＧＨｚの周波数のマイクロ波を発生する。マイクロ波発生器３２は、チューナ３４、導波管３６、及びモード変換器３８を介して、同軸導波管１６の上部に接続されている。同軸導波管１６は、その中心軸線である軸線Ｚに沿って延在している。一実施形態においては、載置台２０の載置領域ＭＲの中心は、軸線Ｚ上に位置している。
同軸導波管１６は、外側導体１６ａ及び内側導体１６ｂを含んでいる。外側導体１６ａは、その中心軸線である軸線Ｚに沿って延在する円筒形状を有している。外側導体１６ａの下端は、導電性の表面を有する冷却ジャケット４０の上部に電気的に接続され得る。内側導体１６ｂは、外側導体１６ａの内側において、当該外側導体１６ａと同軸に設けられている。内側導体１６ｂは、その中心軸線である軸線Ｚに沿って延在する円筒形状を有している。内側導体１６ｂの下端は、アンテナ１４のスロット板４４に接続している。
一実施形態においては、アンテナ１４は、ラジアルラインスロットアンテナである。このアンテナ１４は、天部１２ｃに形成された開口内に配置されており、誘電体窓１８の上面の上に設けられている。アンテナ１４は、誘電体板４２及びスロット板４４を含んでいる。誘電体板４２は、マイクロ波の波長を短縮させるものであり、略円盤形状を有している。誘電体板４２は、例えば、石英又はアルミナから構成される。誘電体板４２は、スロット板４４と冷却ジャケット４０の下面の間に狭持されている。アンテナ１４は、したがって、誘電体板４２、スロット板４４、及び、冷却ジャケット４０によって構成され得る。
図９は、スロット板の一例を示す平面図である。スロット板４４は、薄板状であって、円盤状である。スロット板４４の板厚方向の両面は、それぞれ平らである。円形のスロット板４４の中心ＣＳは、軸線Ｚ上に位置している。スロット板４４には、複数のスロット対４４ｐが設けられている。複数のスロット対４４ｐの各々は、板厚方向に貫通する二つのスロット孔４４ａ，４４ｂを含んでいる。スロット孔４４ａ，４４ｂそれぞれの平面形状は、長孔形状である。各スロット対４４ｐにおいて、スロット孔４４ａの長軸が延びる方向と、スロット孔４４ｂの長軸が延びる方向は、互いに交差又は直交している。
図９に示す例では、複数のスロット対４４ｐは、軸線Ｚを中心とする仮想円ＶＣの内側に設けられた内側スロット対群ＩＳＰと仮想円ＶＣの外側に設けられた外側スロット対群ＯＳＰとに大別されている。内側スロット対群ＩＳＰは、複数のスロット対４４ｐを含んでいる。図９に示す例では、内側スロット対群ＩＳＰは、七つのスロット対４４ｐを含んでいる。内側スロット対群ＩＳＰの複数のスロット対４４ｐは、中心ＣＳに対して周方向に等間隔に配列されている。内側スロット対群ＩＳＰに含まれる複数のスロット孔４４ａは、当該スロット孔４４ａの重心がスロット板４４の中心ＣＳから半径ｒ１の円上に位置するよう、等間隔に配列されている。また、内側スロット対群ＩＳＰに含まれる複数のスロット孔４４ｂは、当該スロット孔４４ｂの重心がスロット板４４の中心ＣＳから半径ｒ２の円上に位置するよう、等間隔に配列されている。ここで、半径ｒ２は、半径ｒ１より大きい。
外側スロット対群ＯＳＰは、複数のスロット対４４ｐを含んでいる。図９に示す例では、外側スロット対群ＯＳＰは、２８個のスロット対４４ｐを含んでいる。外側スロット対群ＯＳＰの複数のスロット対４４ｐは、中心ＣＳに対して周方向に等間隔に配列されている。外側スロット対群ＯＳＰに含まれる複数のスロット孔４４ａは、当該スロット孔４４ａの重心がスロット板４４の中心ＣＳから半径ｒ３の円上に位置するよう、等間隔に配列されている。また、外側スロット対群ＯＳＰに含まれる複数のスロット孔４４ｂは、当該スロット孔４４ｂの重心がスロット板４４の中心ＣＳから半径ｒ４の円上に位置するよう、等間隔に配列されている。ここで、半径ｒ３は、半径ｒ２よりも大きく、半径ｒ４は、半径ｒ３よりも大きい。
また、内側スロット対群ＩＳＰ及び外側スロット対群ＯＳＰのスロット孔４４ａの各々は、中心ＣＳとその重心とを結ぶ線分に対して、その長軸が同一の角度を有するように、形成されている。また、内側スロット対群ＩＳＰ及び外側スロット対群ＯＳＰのスロット孔４４ｂの各々は、中心ＣＳとその重心とを結ぶ線分に対して、その長軸が同一の角度を有するように、形成されている。
図１０は、誘電体窓の一例を示す平面図であり、当該誘電体窓を処理空間Ｓ側から見た状態を示している。図１１は、図１０のＸＩ−ＸＩ線に沿ってとった断面図である。誘電体窓１８は、略円盤形状を有し、石英又はアルミナといった誘電体から構成されている。誘電体窓１８の上面１８ｕ上には、スロット板４４が設けられている。
誘電体窓１８の中央には、貫通孔１８ｈが形成されている。貫通孔１８ｈの上側部分は、後述する中央導入部５０のインジェクタ５０ｂが収容される空間１８ｓであり、下側部分は、後述する中央導入部５０の中央導入口１８ｉである。なお、誘電体窓１８の中心軸線は、軸線Ｚと一致している。
誘電体窓の上面１８ｕと反対側の面、即ち下面１８ｂは、処理空間Ｓに接しており、プラズマを生成する側の面となる。この下面１８ｂは、種々の形状を画成している。具体的に、下面１８ｂは、中央導入口１８ｉを囲む中央領域において、平坦面１８０を有している。この平坦面１８０は、軸線Ｚに直交する平坦な面である。下面１８ｂは、平坦面１８０の径方向外側領域において、環状に連なり誘電体窓１８の板厚方向内方側に向かってテーパー状に凹む環状の第１凹部１８１を画成している。
第１凹部１８１は、内側テーパー面１８１ａ、底面１８１ｂ、及び、外側テーパー面１８１ｃによって画成されている。底面１８１ｂは、平坦面１８０よりも上面１８ｕ側に設けられており、平坦面１８０と平行に環状に延在している。内側テーパー面１８１ａは、平坦面１８０と底面１８１ｂとの間において環状に延在しており、平坦面１８０に対して傾斜している。外側テーパー面１８１ｃは、底面１８１ｂと下面１８ｂの周縁部との間において環状に延在しており、底面１８１ｂに対して傾斜している。なお、下面１８ｂの周縁領域は、側壁１２ａに接する面となる。
また、下面１８ｂは、平坦面１８０から板厚方向内方側に向かって凹む複数の第２凹部１８２を画成している。複数の第２凹部１８２の個数は、図１０及び図１１に示す例では、７個である。これら複数の第２凹部１８２は、周方向に沿って等間隔に形成されている。また、複数の第２凹部１８２は、軸線Ｚに直交する面において円形の平面形状を有している。具体的には、第２凹部１８２を画成する内側面１８２ａは、軸線Ｚ方向に延在する円筒面である。また、第２凹部１８２を画成する底面１８２ｂは、平坦面１８０よりも上面１８ｕ側に設けられており、平坦面１８０と平行な円形の面である。
図１２は、図１０に示す誘電体窓上に図９に示すスロット板を設けた状態を示す平面図であり、誘電体窓１８を下側から見た状態を示している。図１２に示すように、平面視において、即ち、軸線Ｚ方向に見ると、外側スロット対群ＯＳＰの複数のスロット孔４４ａ及び複数のスロット孔４４ｂ、並びに内側スロット対群ＩＳＰの複数のスロット孔４４ｂは、第１凹部１８１に重なっている。具体的には、平面視において、外側スロット対群ＯＳＰの複数のスロット孔４４ｂは、一部において外側テーパー面１８１ｃに重なっており、一部において底面１８１ｂに重なっている。また、平面視において、外側スロット対群ＯＳＰの複数のスロット孔４４ａは、底面１８１ｂに重なっている。また、平面視において、内側スロット対群ＩＳＰの複数のスロット孔４４ｂは、一部において内側テーパー面１８１ａに重なっており、一部において底面１８１ｂに重なっている。
また、平面視において、即ち、軸線Ｚ方向に見ると、内側スロット対群ＩＳＰの複数のスロット孔４４ａは、第２凹部１８２に重なっている。具体的には、平面視において、複数の第２凹部１８２の底面の重心（中心）それぞれが、内側スロット対群ＩＳＰの複数のスロット孔４４ａ内に位置するように、構成されている。
再び図８を参照する。プラズマ処理装置１０では、マイクロ波発生器３２により発生されたマイクロ波が、同軸導波管１６を通って、誘電体板４２に伝播され、スロット板４４のスロット孔４４ａ及び４４ｂから誘電体窓１８に与えられる。
誘電体窓１８では、上述したように第１凹部１８１を画成する部分の板厚、及び、第２凹部１８２を画成する部分の板厚は、他の部分よりも薄くなっている。したがって、誘電体窓１８では、第１凹部１８１を画成する部分、及び、第２凹部１８２を画成する部分において、マイクロ波の透過性が高められている。また、軸線Ｚ方向に見た場合に、外側スロット対群ＯＳＰのスロット孔４４ａ及び４４ｂ、並びに、内側スロット対群ＩＳＰのスロット孔４４ｂは、第１凹部１８１に重なっており、内側スロット対群ＩＳＰのスロット孔４４ａは、第２凹部１８２に重なっている。したがって、第１凹部１８１及び第２凹部１８２にマイクロ波の電界が集中して、当該第１凹部１８１及び第２凹部１８２にマイクロ波のエネルギーが集中する。その結果、第１凹部１８１及び第２凹部１８２において、プラズマを安定して発生させることが可能となり、誘電体窓１８の直下において径方向及び周方向に分布したプラズマを安定して発生させることが可能となる。
また、プラズマ処理装置１０は、中央導入部５０及び周辺導入部５２を更に備えている。中央導入部５０は、導管５０ａ、インジェクタ５０ｂ、及び中央導入口１８ｉを含んでいる。導管５０ａは、同軸導波管１６の内側導体１６ｂの内孔に通されている。また、導管５０ａの端部は、誘電体窓１８が軸線Ｚに沿って画成する空間１８ｓ（図１１参照）内まで延在している。この空間１８ｓ内且つ導管５０ａの端部の下方には、インジェクタ５０ｂが収容されている。インジェクタ５０ｂには、軸線Ｚ方向に延びる複数の貫通孔が設けられている。また、誘電体窓１８は、中央導入口１８ｉを画成している。中央導入口１８ｉは、空間１８ｓの下方に連続し、且つ軸線Ｚに沿って延びている。かかる構成の中央導入部５０は、導管５０ａを介してインジェクタ５０ｂにガスを供給し、インジェクタ５０ｂから中央導入口１８ｉを介してガスを噴射する。このように、中央導入部５０は、軸線Ｚに沿って誘電体窓１８の直下にガスを噴射する。即ち、中央導入部５０は、電子温度が高いプラズマ生成領域にガスを導入する。
周辺導入部５２は、複数の周辺導入口５２ｉを含んでいる。複数の周辺導入口５２ｉは、主としてウエハＷのエッジ領域にガスを供給する。複数の周辺導入口５２ｉは、ウエハＷのエッジ領域、又は、載置領域ＭＲの縁部に向けて開口している。複数の周辺導入口５２ｉは、中央導入口１８ｉよりも下方、且つ、載置台２０の上方において周方向に沿って配列されている。即ち、複数の周辺導入口５２ｉは、誘電体窓の直下よりも電子温度の低い領域（プラズマ拡散領域）において軸線Ｚを中心として環状に配列されている。この周辺導入部５２は、電子温度の低い領域からウエハＷに向けてガスを供給する。したがって、周辺導入部５２から処理空間Ｓに導入されるガスの解離度は、中央導入部５０から処理空間Ｓに供給されるガスの解離度よりも抑制される。
中央導入部５０には、第１の流量制御ユニット群ＦＣＧ１を介して第１のガスソース群ＧＳＧ１が接続されている。また、周辺導入部５２には、第２の流量制御ユニット群ＦＣＧ２を介して第２のガスソース群ＧＳＧ２が接続されている。図１３は、第１の流量制御ユニット群、第１のガスソース群、第２の流量制御ユニット群、及び、第２のガスソース群を含むガス供給系を示す図である。
第１のガスソース群ＧＳＧ１は、複数の第１のガスソースＧＳ１１〜ＧＳ１９を含んでいる。ガスソースＧＳ１１、ＧＳ１２、ＧＳ１３、ＧＳ１４、ＧＳ１５、ＧＳ１６、ＧＳ１７、ＧＳ１８、ＧＳ１９はそれぞれ、ＣＦ４ガス、ＣＨＦ３ガス、Ａｒガス、ＨＢｒガス、Ｏ２ガス、Ｎ２ガス、Ｈ２ガス、Ｈｅガス、Ｃｌ２ガスのソースである。
第１の流量制御ユニット群ＦＣＧ１は、複数の第１の流量制御ユニットＦＣ１１〜ＦＣ１９を含んでいる。複数の第１の流量制御ユニットＦＣ１１〜ＦＣ１９の各々は、例えば、二つのバルブと、当該二つのバルブ間に設けられた流量制御器を含んでいる。流量制御器は、例えば、マスフローコントローラである。複数の第１のガスソースＧＳ１１〜ＧＳ１９はそれぞれ、複数の第１の流量制御ユニットＦＣ１１〜ＦＣ１９を介して、共通ガスラインＧＬ１に接続されている。この共通ガスラインＧＬ１は、中央導入部５０に接続されている。
第２のガスソース群ＧＳＧ２は、複数の第１のガスソースＧＳ２１〜ＧＳ２９を含んでいる。第２のガスソースＧＳ２１〜ＧＳ２９はそれぞれ、ガスソースＧＳ１１〜ＧＳ１９と同様のガスのソースである。
第２の流量制御ユニット群ＦＣＧ２は、複数の第２の流量制御ユニットＦＣ２１〜ＦＣ２９を含んでいる。複数の第２の流量制御ユニットＦＣ２１〜ＦＣ２９の各々は、例えば、二つのバルブと、当該二つのバルブ間に設けられた流量制御器を含んでいる。流量制御器は、例えば、マスフローコントローラである。複数の第２のガスソースＧＳ２１〜ＧＳ２９はそれぞれ、複数の第２の流量制御ユニットＦＣ２１〜ＦＣ２９を介して、共通ガスラインＧＬ２に接続されている。この共通ガスラインＧＬ２は、周辺導入部５２に接続されている。
このように、プラズマ処理装置１０では、複数の第１のガスソース及び複数の第１の流量制御ユニットが中央導入部５０専用に設けられており、これら複数の第１のガスソース及び複数の第１の流量制御ユニットとは独立した複数の第２のガスソース及び複数の第２の流量制御ユニットが周辺導入部５２専用に設けられている。したがって、中央導入部５０から処理空間Ｓに導入されるガスの種類、中央導入部５０から処理空間Ｓに導入される一以上のガスの流量を独立して制御することができ、また、周辺導入部５２から処理空間Ｓに導入されるガスの種類、周辺導入部５２から処理空間Ｓに導入される一以上のガスの流量を独立して制御することができる。
一実施形態においては、周辺導入部５２は、環状の管５２ｐを更に含む。この管５２ｐには、複数の周辺導入口５２ｉが形成されている。環状の管５２ｐは、例えば、石英から構成され得る。図８に示すように、環状の管５２ｐは、一実施形態においては、側壁１２ａの内壁面に沿って設けられている。換言すると、環状の管５２ｐは、誘電体窓１８の下面と載置領域ＭＲ、即ちウエハＷとを結ぶ経路上には配置されていない。したがって、環状の管５２ｐは、プラズマの拡散を阻害しない。また、環状の管５２ｐが側壁１２ａの内壁面に沿って設けられているので、当該環状の管５２ｐのプラズマによる消耗が抑制され、当該環状の管５２ｐの交換頻度を減少させることが可能となる。さらに、環状の管５２ｐは、ヒータによる温度制御が可能な側壁１２ａに沿って設けられているので、周辺導入部５２から処理空間Ｓに導入されるガスの温度の安定性を向上させることが可能となる。
また、一実施形態においては、複数の周辺導入口５２ｉは、ウエハＷのエッジ領域に向けて開口している。即ち、複数の周辺導入口５２ｉは、ウエハＷのエッジ領域に向けてガスを噴射するよう、軸線Ｚに直交する平面に対して傾斜している。このように周辺導入口５２ｉが、ウエハＷのエッジ領域に向けて傾斜するように開口しているので、当該周辺導入口５２ｉから噴射されたガスの活性種は、ウエハＷのエッジ領域に直接的に向かう。これにより、ガスの活性種をウエハＷのエッジに失活させずに供給することが可能となる。
また、プラズマ処理装置１０は、制御部Ｃｎｔを更に備えている。制御部Ｃｎｔは、プログラム可能なコンピュータ装置といった制御器であり得る。制御部Ｃｎｔは、レシピに基づくプログラムに従ってプラズマ処理装置１０の各部を制御し得る。
図１に示した方法ＭＴの工程Ｓ１ｂにおいて、層ＬＭをエッチングするために、制御部Ｃｎｔは、ガスソースＧＳ１１及びＧＳ２１からのＣＦ４ガス、並びに、ガスソースＧＳ１２及びＧＳ２２からのＣＨＦ３ガスを含む混合ガスが処理容器１２内に供給されるよう、流量制御ユニットＦＣ１１、ＦＣ１２、ＦＣ２１、ＦＣ２２を制御し、処理容器１２内の圧力が所定の圧力となるよう、排気装置３０を制御し、所定のパワーのマイクロ波が供給されるようマイクロ波発生器３２を制御し、所定の高周波バイアス電力が供給されるよう高周波電源ＲＦＧを制御する。
また、工程Ｓ１ｃにおいて有機層ＯＬをエッチングするために、制御部Ｃｎｔは、ガスソースＧＳ１３及びＧＳ２３からのＡｒガス、ガスソースＧＳ１４及びＧＳ２４からのＨＢｒガス、並びに、ガスソースＧＳ１５及びＧＳ２５からのＯ２ガスを含む第１のガスが処理容器１２内に供給されるよう、流量制御ユニットＦＣ１３、ＦＣ１４、ＦＣ１５、ＦＣ２３、ＦＣ２４、ＦＣ２５を制御し、処理容器１２内の圧力が所定の圧力、例えば、８０ｍＴｏｒｒ（１０．６７Ｐａ）以上の圧力となるよう、排気装置３０を制御し、所定のパワーのマイクロ波が供給されるようマイクロ波発生器３２を制御し、所定の高周波バイアス電力が供給されるよう高周波電源ＲＦＧを制御する。
また、工程Ｓ１ｄにおいて有機層ＯＬを更にエッチングするために、制御部Ｃｎｔは、ガスソースＧＳ１６及びＧＳ２６からのＮ２ガス、並びに、ガスソースＧＳ１７及びＧＳ２７からのＨ２ガスを含む第２のガスが処理容器１２内に供給されるよう、流量制御ユニットＦＣ１６、ＦＣ１７、ＦＣ２６、ＦＣ２７を制御し、処理容器１２内の圧力が所定の圧力、例えば、２０ｍＴｏｒｒ（２．６６６Ｐａ）又は１００ｍＴｏｒｒ（１３．３３Ｐａ）となるよう、排気装置３０を制御し、所定のパワーのマイクロ波が供給されるようマイクロ波発生器３２を制御し、所定の高周波バイアス電力が供給されるよう高周波電源ＲＦＧを制御する。
また、工程ＳＴ２において多結晶シリコン層ＰＳＬをエッチングするために、制御部Ｃｎｔは、ガスソースＧＳ１８及びＧＳ２８からのＨｅガス、ガスソースＧＳ１４及びＧＳ２４からのＨＢｒガス、ガスソースＧＳ１５及びＧＳ２５からのＯ２ガス、並びに、ガスソースＧＳ１９及びＧＳ２９からのＣｌ２ガスを含む処理ガスが処理容器１２内に供給されるよう、流量制御ユニットＦＣ１４、ＦＣ１５、ＦＣ１８、ＦＣ１９，ＦＣ２４、ＦＣ２５、ＦＣ２８、ＦＣ２９を制御し、処理容器１２内の圧力が所定の圧力、例えば、５０ｍＴｏｒｒ（６．６６６Ｐａ）以上の圧力となるよう、排気装置３０を制御し、所定のパワーのマイクロ波が供給されるようマイクロ波発生器３２を制御し、所定の高周波バイアス電力が供給されるよう高周波電源ＲＦＧを制御する。
以下、プラズマ処理装置１０を用いて行った実験例について説明する。実験例では、一様な厚みのＴｉＮ膜を有するウエハ、及び、一様な厚みの多結晶シリコン膜を有するウエハに対して、Ｈｅガス、ＨＢｒガス、Ｏ２ガス、及びＣｌ２ガスを含む処理ガスのプラズマによる処理を行った。また、当該実験例では、処理ガス中においてＨＢｒガスの流量に対するＣｌ２ガスの流量の割合をパラメータとして種々に変更した。実験例における処理条件を以下に示す。
・処理容器１２内の圧力：１００ｍＴｏｒｒ（１３．３３Ｐａ）
・マイクロ波のパワー：２５００Ｗ
・高周波バイアス電力：１５０Ｗ
・Ｈｅガス流量：１０００ｓｃｃｍ
・ＨＢｒガス流量：８００ｓｃｃｍ
・Ｏ２ガス流量：１０ｓｃｃｍ
・Ｃｌ２ガス流量：０ｓｃｃｍ、４０ｓｃｃｍ、８０ｓｃｃｍ、１２０ｓｃｃｍの４種
・ウエハ温度：３０℃
・処理時間：９０秒
実験例では、同割合の流量のＣｌ２ガスを含む処理ガスを用いて処理したＴｉＮ膜の膜厚減少量に対する多結晶シリコン膜の膜厚減少量の比、即ち、ＴｉＮに対する多結晶シリコンのエッチングの選択比を求めた。この結果を、図１４に示す。図１４に示すように、実験例の結果から、ＨＢｒガスの流量に対して１０％より多い流量のＣｌ２ガスが処理ガスに含まれる場合には、選択比が低下すること、即ち、金属層にダメージが加わることが確認された。また、５％以上１０％以下の流量でＣｌ２ガスが処理ガスに含まれている場合には、選択比が維持されることが確認された。なお、処理ガス中においてＨＢｒガスの流量に対してＣｌ２ガスの流量が５％以下であると、選択比は大きくなるが、多結晶シリコンの残渣を抑制できない。したがって、このことから、工程ＳＴ２において、Ｃｌ２ガスは、処理ガス中のＨＢｒガスの流量に対して５％以上１０％以下の流量で供給されることが望ましいことが確認された。
以上、種々の実施形態について説明してきたが、上述した実施形態に限定されることなく種々の変形態様を構成可能である。例えば、方法ＭＴにおいてエッチングに関連する工程Ｓ１ｂ、Ｓ１ｃ、Ｓ１ｄ、ＳＴ２の実施に用いる装置は、マイクロ波をプラズマ源とするプラズマ処理装置に限定されるものではない。例えば、これら工程Ｓ１ｂ、Ｓ１ｃ、Ｓ１ｄ、ＳＴ２のうち一以上の工程は、誘導結合型のプラズマ処理装置において実施されてもよい。また、金属層ＭＬは、ＴｉＮ層に限定されるものではない。金属層は、Ｔｉを含む層、或いは、Ｔａ（タンタル）を含む層であってもよい。また、方法ＭＴを用いて製造される半導体デバイスは、フィン型電界効果トランジスタに限定されるものではない。例えば、方法ＭＴは、ゲートスタック構造を有する電界効果トランジスタの製造にも用いることが可能である。
１０…プラズマ処理装置、１２…処理容器、１４…アンテナ、１８…誘電体窓、２０…載置台、３０…排気装置、３２…マイクロ波発生器、５０…中央導入部、５２…周辺導入部、Ｃｎｔ…制御部、Ｗ…ウエハ、ＩＬ…絶縁層、ＳＷＬ…側壁スペーサ層、ＭＫ…マスク、ＭＬ…金属層、ＰＳＬ…多結晶シリコン層、ＯＬ…有機層、ＯＭＫ…有機マスク、ＲＦ…シリコン製の領域（フィン領域）、ＲＭ…レジストマスク、ＭＴ…方法。

Claims (7)

  1. 半導体デバイスを製造する方法であって、
    基板、該基板から隆起し且つ間隙を画成するよう設けられたシリコン製の領域、該領域を覆うように金属層、該金属層上に設けられた多結晶シリコン層、及び、該多結晶シリコン層上に設けられた有機マスクを含む被処理体が収容された処理容器内において、ＨＢｒガス及びＣｌ２ガスを含む処理ガスを励起させる工程を含み、
    前記Ｃｌ２ガスは、前記処理ガス中の前記ＨＢｒガスの流量に対して５％以上１０％以下の流量で供給される、
    方法。
  2. 前記処理ガスを励起させる工程において、前記処理容器内の圧力は、６．６６６Ｐａ以上の圧力に設定され、前記処理ガスはマイクロ波によって励起される、請求項１に記載の方法。
  3. 前記処理ガスは、更にＨｅガスを含む、請求項１又は２に記載の方法。
  4. 前記金属層は、ＴｉＮ層である、請求項１〜３の何れか一項に記載の方法。
  5. 前記被処理体は、前記シリコン製の領域は、フィン型電界効果トランジスタのフィン領域を構成する、請求項１〜４の何れか一項に記載の方法。
  6. 前記有機マスクを作成する工程を更に含み、
    前記有機マスクを作成する工程は、
    前記多結晶シリコン層上に有機層を作成する工程と、
    前記有機層上にマスクを作成する工程と、
    前記処理容器内において酸素ガスを含む第１のガスのプラズマ発生させて前記有機層をエッチングする工程と、
    前記処理容器内において窒素ガス及び水素ガスを含む第２のガスのプラズマを発生させて前記有機層をエッチングする工程と、
    を含む、請求項１〜５の何れか一項に記載の方法。
  7. 前記第１のガスのプラズマを励起させて前記有機層をエッチングする前記工程において、前記第１のガスは、更にＨＢｒガスを含み、前記処理容器内の圧力が１０．６７Ｐａ以上の圧力に設定され、前記第１のガスはマイクロ波によって励起される、請求項６に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105393642A (zh) * 2013-09-19 2016-03-09 株式会社日本有机雷特显示器 有机发光元件的制造方法以及显示装置的制造方法
KR20180058757A (ko) * 2015-09-23 2018-06-01 난양 테크놀러지컬 유니버시티 반도체 장치 및 반도체 장치 형성 방법
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3498764B2 (ja) * 1995-04-14 2004-02-16 松下電器産業株式会社 多結晶シリコン膜のエッチング方法
KR19990010660A (ko) * 1997-07-18 1999-02-18 윤종용 다결정 실리콘막의 테이퍼 식각 방법
US20040038537A1 (en) * 2002-08-20 2004-02-26 Wei Liu Method of preventing or suppressing sidewall buckling of mask structures used to etch feature sizes smaller than 50nm
JP3891087B2 (ja) 2002-09-27 2007-03-07 ヤマハ株式会社 ポリシリコンエッチング方法
US6869868B2 (en) * 2002-12-13 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a MOSFET device with metal containing gate structures
KR100792405B1 (ko) * 2007-01-03 2008-01-09 주식회사 하이닉스반도체 벌브형 리세스 패턴의 제조 방법
KR101190074B1 (ko) 2007-08-31 2012-10-11 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
JP2009099742A (ja) * 2007-10-16 2009-05-07 Toshiba Corp 半導体装置の製造方法
US9287179B2 (en) * 2012-01-19 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Composite dummy gate with conformal polysilicon layer for FinFET device

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