TWI633600B - 半導體元件之製造方法 - Google Patents

半導體元件之製造方法 Download PDF

Info

Publication number
TWI633600B
TWI633600B TW103128847A TW103128847A TWI633600B TW I633600 B TWI633600 B TW I633600B TW 103128847 A TW103128847 A TW 103128847A TW 103128847 A TW103128847 A TW 103128847A TW I633600 B TWI633600 B TW I633600B
Authority
TW
Taiwan
Prior art keywords
gas
processing
manufacturing
layer
plasma
Prior art date
Application number
TW103128847A
Other languages
English (en)
Other versions
TW201523728A (zh
Inventor
小津俊久
吉村正太
大竹浩人
狩生幸佑
塚本剛史
Original Assignee
東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京威力科創股份有限公司 filed Critical 東京威力科創股份有限公司
Publication of TW201523728A publication Critical patent/TW201523728A/zh
Application granted granted Critical
Publication of TWI633600B publication Critical patent/TWI633600B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本發明提供一種半導體元件之製造方法。此方法包含如下步驟：在收容有被處理體的處理容器內激發含有HBr氣體及Cl2氣體的處理氣體，該被處理體含有：基板；矽製區域，設為從該基板隆起且劃出間隙；金屬層，設為覆蓋該區域；多晶矽層，設於該金屬層上；及有機遮罩，設於該多晶矽層上；且Cl2氣體係以相對於處理氣體中的HBr氣體之流量而言5%以上10%以下的流量來供給。

Description

半導體元件之製造方法
本發明之實施形態係關於半導體元件之製造方法。
在MOS電晶體之類的電子元件之製造中，會進行多晶矽層之電漿蝕刻。關於多晶矽層之電漿蝕刻係例如記載於專利文獻1。具體而言，該文獻中記載有激發含有HBr氣體、Cl2 氣體及Ar氣體的混合氣體來蝕刻多晶矽層。
又，就電子元件而言，已知有種鰭片型場效電晶體。鰭片型場效電晶體具有由矽所構成的多數之鰭片區域。多數之鰭片區域排列在基板上，設有閘極電極來覆蓋此等鰭片區域。就此種閘極電極而言，有時在N型電晶體與P型電晶體採用工作函數不同的金屬材料。在如該鰭片型場效電晶體使用金屬材料埋入方式的元件製造中，於鰭片區域上設有TiN層之類的金屬層，並進行將設於該金屬層上的多晶矽加以蝕刻之處理。其後，將金屬材料埋入已去除多晶矽的區域。 【先前技術文獻】 【專利文獻】
專利文獻1：國際公開第2009／028480號
【發明所欲解決的問題】
在上述鰭片型場效電晶體之製造中，必須藉由蝕刻來將相鄰的鰭片區域之間的微小間隙中存在的多晶矽層加以去除，又必須抑制該蝕刻所造成的金屬層之傷害。
所以，在本技術領域中，尋求一種蝕刻，可在待去除的區域中抑制多晶矽層之殘留，且可抑制基底的金屬層之傷害。 【解決問題之方式】
在一態樣中，提供半導體元件之製造方法。此方法包含如下步驟：在收容有被處理體的處理容器內激發包含HBr氣體及Cl2 氣體的處理氣體，該被處理體含有：基板；矽製區域，設為從該基板隆起且劃出間隙；金屬層，覆蓋該區域；多晶矽層，設於該金屬層上；及有機遮罩，設於該多晶矽層上。在該方法的該步驟中，該Cl2 氣體係以相對於該處理氣體中的該HBr氣體之流量而言5%以上10%以下之流量來供給。
依據該方法，因為處理氣體中含有相對於HBr氣體之流量而言在5%以上之流量的Cl2 氣體，所以能抑制多晶矽層的殘留。例如，可抑制多晶矽層與電漿中的活性種進行反應所產生的反應產物之殘留，可抑制上述間隙內的多晶矽層之殘渣。又，因為處理氣體中，Cl2 氣體之流量相對於HBr氣體之流量而言在10%以下，所以能抑制金屬層之傷害。
在一形態中，在激發該處理氣體的步驟(b)中，該處理容器內的壓力係設定在6.666Pa(50mTorr)以上的壓力，該處理氣體係藉由微波來激發。在該形態中，因為將該處理容器內的壓力設定於高壓，離子的能量變低，所以能進一步抑制金屬層之傷害。又，此種高壓下的電漿產生可藉由微波來產生。
在一形態中，處理氣體可更含有He氣體。He的原子量在稀有氣體原子之中亦係很小，藉由使用He氣體來作為處理氣體所可含的稀有氣體，能抑制金屬層之傷害。
在一形態中，金屬層亦可係TiN層。又，在一形態中，矽製區域亦可構成為鰭片型場效電晶體的鰭片區域。
一形態的方法亦可更含有製作該有機遮罩的步驟(b)，該製作有機遮罩的步驟(b)包含：在該多晶矽層上製作有機層的步驟(b1)；在該有機層上製作遮罩的步驟(b2)；在處理容器內產生含有氧氣的第1氣體之電漿來蝕刻該有機層的步驟(b3)；以及在處理容器內產生含有氮氣及氫氣的第2氣體之電漿來蝕刻該有機層的步驟(b4)。依據該方法，可在將多晶矽層暴露至第1氣體之電漿前，將用於有機層之蝕刻的氣體切換成含有氮氣及氫氣的第2氣體。所以，能抑制多晶矽層之氧化。
在一形態中，亦可使產生第1氣體之電漿來蝕刻該有機層的步驟(c3)中，該第1氣體更含有HBr氣體，該處理容器內之壓力係設定在10.67Pa(80mTorr)以上的壓力，該第1氣體係藉由微波來激發。依據該形態，因為以較高壓來激發含有HBr氣體的第1處理氣體，所以能抑制蝕刻所產生的反應產物之再解離。其結果，即使蝕刻所產生的圖案中有疏圖案與密圖案，亦能將兩圖案形成為大致相同。另，此種高壓下的電漿可使用微波來產生。 【發明之效果】
如以上所說明，可在待去除的區域中抑制多晶矽層之殘留，且可抑制基底的金屬層之傷害。
【實施發明之較佳形態】
以下參照圖式來詳細說明各種實施形態。另，在各圖式中，對於相同或相當的部分標註相同的元件符號。
圖1係顯示半導體元件之製造方法的一實施形態之流程圖。圖1所示的方法MT包含步驟ST2。在此步驟ST2中，為了在處理容器內中蝕刻被處理體之多晶矽層，而在處理容器內激發含有HBr氣體及Cl2 氣體的處理氣體。又，在一實施形態中，方法MT可更再包含步驟ST1。在此步驟ST1中，製作用於步驟ST2之蝕刻的有機遮罩。
方法MT之處理對象即被處理體具有：基板、矽製區域、金屬層、及多晶矽層。矽製區域係設為從基板隆起且劃出間隙。金屬層係設為覆蓋矽製區域。又，多晶矽層係設於金屬層上。
就對於此種構成的被處理體使用方法MT而製造的半導體元件的一例而言，即係鰭片型場效電晶體。圖2係顯示方法MT之處理對象即被處理體的一例之部分立體剖視圖，顯示鰭片型電晶體之製造途中的被處理體(以下稱為「晶圓」)W。在圖2所示的晶圓W中，矽製區域RF包含多數之鰭片區域。多數之鰭片區域分別係大致直方體型的區域，形成為從基板Sb的一主面隆起。此等鰭片區域具有往與基板Sb的一主面平行的一方向，亦即往X方向延長的一對側面。多數之鰭片區域排列在與基板Sb的一主面平行且與X方向正交或相交的方向(Y方向)。所以，相鄰的二個鰭片區域間形成有間隙GP。
又，晶圓W更具有一對的側壁間隔層SWL。一對的側壁間隔層SWL例如由SiN所構成，形成為從基板Sb的一主面隆起。一對的側壁間隔層SWL設為在X方向相向，劃出溝槽GV。多數之鰭片區域在溝槽GV內，亦即在側壁間隔層SWL之間延伸設置。又，一對的側壁間隔層SWL的X方向外側設有例如由SiO2 所構成的絕緣層IL。
金屬層ML係例如由TiN所構成。金屬層ML設為覆蓋多數之鰭片區域、相鄰的鰭片區域間的基板Sb的一主面、及絕緣層IL的頂面。此金屬層ML上設有多晶矽層PSL。多晶矽層PSL設為進入間隙GP。
在一實施形態中，在基板Sb設有多數構造SR，該構造SR含有圖2所示的側壁間隔層SWL、絕緣層IL、多數之鰭片區域、金屬層ML、及多晶矽層PSL。在此實施形態中，晶圓W可具有密集設有構造SR的密區域、及疏鬆設有構造SR的疏區域。以下，以圖2所示的晶圓W為例來更加詳細地說明方法MT。
再度參照圖1。又，在圖1之外，還參照圖3～圖6。圖3～圖6係說明方法MT的各步驟，顯示各步驟中或各步驟後的晶圓W之截面。另，圖3～圖6之截面係對應於圖2的A－A箭頭方向視角截面。在方法MT的步驟ST1中，於圖2及圖3的(a)所示的晶圓W上形成有機遮罩。此步驟ST1含有步驟S1a、S1b、S1c、S1d。
在步驟S1a中，如圖3的(b)所示，有機層OL形成在晶圓W的多晶矽層PSL上。有機層OL例如可由非晶碳所構成。有機層OL例如可藉由CVD(Chemical Vapor Deposition)法之類的任意成膜方法來形成。
其次在步驟S1b製作遮罩。因此如圖4之(a)所示，有機層OL上形成有層LM，該層LM上形成有光阻遮罩RM。層LM係由對於有機層OL之蝕刻具有抗性的材料所構成，例如可由SiON所構成。層LM可藉由例如CVD法之類的任意成膜方法來形成。又，光阻遮罩RM係藉由微影法來形成，具有與有機層OL所製作的後述遮罩OMK之圖案對應的圖案。
其次，在步驟S1b中進行蝕刻，藉以將光阻遮罩RM的圖案轉印至層LM。此步驟S1b可使用任意的電漿處理裝置來實施。例如，步驟S1b可使用將微波作為電漿源的電漿處理裝置來實施，或使用感應耦合型的電漿處理裝置來實施。在步驟S1b中，將蝕刻用的氣體供給至此種電漿處理裝置之處理容器內，藉由激發該氣體所產生的電漿來蝕刻層LM。就用於層LM之蝕刻的氣體而言，例如可使用含有CF4 氣體及CHF3 氣體的混合氣體。藉由此種步驟S1b，如圖4之(b)所示，從層LM製作遮罩MK。
在後續的步驟S1c中，進行有機層OL之蝕刻，藉以轉印遮罩MK的圖案。在此步驟S1c中，蝕刻有機層OL直到其膜厚的途中。步驟S1c可使用任意的電漿處理裝置來實施。例如，步驟S1c可使用以微波作為電漿源的電漿處理裝置來實施，或者利用感應耦合型的電漿處理裝置來實施。在步驟S1c中，將第1氣體供給至此種電漿處理裝置之處理容器內，藉由激發該第1氣體所產生的電漿PL1來蝕刻有機層OL(參照圖5之(a))。此第1氣體可含有O2 氣體。
在一實施形態之步驟S1c中，第1氣體可在O2 氣體之外，還再含有HBr氣體及Ar氣體之類的稀有氣體。又，在一實施形態之步驟S1c中，將處理容器內的壓力設定在80mTorr(10.67Pa)以上的壓力。如此使用含有HBr氣體的第1氣體，並將處理容器內的壓力設定在80mTorr，藉而得以抑制反應產物的再解離。其結果，在晶圓W具有密區域及疏區域的情況，能在兩區域同樣地蝕刻有機層OL。亦即，能減少在密區域形成於有機層OL的圖案與在疏區域形成於有機層OL的圖案之尺寸差。另，在此種高壓下的電漿，可在後述使用微波作為電漿源的電漿處理裝置中有效率地產生。
在其次的步驟S1d中，進行有機層OL的進一步蝕刻，藉以轉印遮罩MK之圖案。在此步驟S1d中蝕刻有機層OL，直到基底的多晶矽層PSL露出為止，而製作有機遮罩OMK(OL)(參照圖5之(b))。步驟S1d可使用任意的電漿處理裝置來實施。例如，步驟S1d可使用以微波作為電漿源的電漿處理裝置來實施，或者使用感應耦合型的電漿處理裝置來實施。在步驟S1d中，將第2氣體供給至此種電漿處理裝置的處理容器內，藉由激發該第2氣體所產生的電漿PL2來蝕刻有機層OL(參照圖5之(b))。此第2氣體含有N2 氣體及H2 氣體。
如此，在方法MT中，使有機層OL之蝕刻從該有機層OL之膜厚的途中起藉由含有N2 氣體及H2 氣體的第2氣體之電漿來進行，藉而得以防止基底的多晶矽層PSL之氧化。其結果，可在步驟S1d之後省下去除矽氧化膜的步驟而實施步驟ST2。又，因為並非藉由第2氣體之電漿來蝕刻有機層OL的全部，而係從有機層OL之膜厚的途中起藉由第2氣體之電漿來蝕刻該有機層OL，所以能減少第2氣體中的氮與有機層OL中的碳之反應產物堆積在有機遮罩OMK之表面的量。尤其，此種堆積多產生於疏區域中，但因為可藉由從有機層OL之膜厚的途中應用步驟S1d來減少上述反應產物的堆積量，所以能減少疏區域的有機遮罩OMK之圖案與密區域的有機遮罩OMK之圖案的尺寸差。
在一實施形態之步驟S1d中，第2氣體亦可在後述使用微波作為電漿源的電漿處理裝置中激發。因為藉由微波來激發第2氣體，能抑制氫之解離，所以即使將處理容器內的壓力設定在20mTorr(2.666Pa)之類的較低壓，亦能抑制對於有機層OL之基底的傷害。另，藉由將處理容器內的壓力設定在100mT之類的高壓，能更加抑制離子的能量，更加抑制對於基底的傷害。
其次，在方法MT中實施步驟ST2。在此步驟ST2中，將含有HBr氣體及Cl2 氣體的處理氣體供給至電漿處理裝置之處理容器內，產生該處理氣體之電漿PL3。藉由此電漿PL3來蝕刻從有機遮罩OMK之開口中露出的區域，亦即蝕刻從有機遮罩OMK之開口中露出的多晶矽層PSL(參照圖6)。
在此處理氣體中，將Cl2 氣體以相對於HBr氣體之流量而言在5%以上10%以下的流量供給至處理容器內。處理氣體中含有相對於HBr氣體之流量而言在5%以上之流量的Cl2 氣體時，能抑制多晶矽層PSL之殘留。例如，能抑制多晶矽層PSL與電漿中的活性種進行反應所產生的反應產物之殘留。
又，處理氣體含有相對於HBr氣體之流量而言在5%以上之流量的Cl2 氣體時，可抑制間隙GP內的多晶矽層PSL之殘渣。在此參照圖7。圖7係說明步驟ST2的原理。在圖7中，藉由空心的圓顯示氯的活性種，實心的圓顯示溴的活性種。如圖7所示，溴的活性種入射至劃出間隙GP的側面時，會反射至相對於該側面而言具有大角度的方向。另一方面，氯的活性種入射至劃出間隙GP的側面時，係比溴的活性種以相對於該側面而言更小的角度來反射。如此，氯的活性種具有容易到達間隙GP的底部角落之傾向。所以，處理氣體中含有Cl2 氣體，能藉以抑制多晶矽層PSL之殘渣。
又，如上所述，處理氣體中含有的Cl2 氣體之流量相對於HBr氣體之流量而言在10%以下時，可抑制金屬層ML之傷害。
此步驟ST2可使用任意的電漿處理裝置來實施。例如，步驟ST2可使用以微波作為電漿源的電漿處理裝置來實施，或者使用感應耦合型的電漿處理裝置來實施。在一實施形態的步驟ST2中，將處理容器內的壓力設定在50mTorr(6.666Pa)以上的壓力。藉由將處理容器內的壓力設定在此種壓力，可藉由低能量的離子來蝕刻多晶矽層PSL，能抑制金屬層ML之傷害。另，在此種高壓下的電漿，可在藉由使用後述以微波作為電漿源的電漿處理裝置中有效率地產生。
又，在一實施形態的步驟ST2中，處理氣體可更再含有Ar氣體之類的稀有氣體。此稀有氣體亦可係He氣體。因為He原子量比Ar更小，所以藉由使用He氣體來做為稀有氣體，能更加抑制金屬層ML之傷害。
以下說明可用於上述方法MT的步驟S1b、S1c、S1d、ST2之實施的電漿處理裝置的一例。圖8係概略性顯示一實施形態之電漿處理裝置的剖視圖。圖8所示的電漿處理裝置10係使用微波作為電漿源的裝置。此電漿處理裝置10可用於步驟S1b、S1c、S1d、ST2其中至少一步驟。
電漿處理裝置10包含處理容器12。處理容器12劃出有用來收容晶圓W的處理空間S。處理容器12可包含側壁12a、底部12b、及頂板部12c。
側壁12a具有以軸線Z作為大致中心並往該軸線Z所延伸方向(以下稱為「軸線Z方向」)延伸設置的大致圓筒形狀。側壁12a的內徑例如係540mm。底部12b設於側壁12a的底端側。側壁12a的上端部係開口。側壁12a的上端部開口受到介電質窗18所封閉。介電質窗18係在側壁12a的上端部與頂板部12c之間受到夾持。此介電質窗18與側壁12a的上端部之間亦可插設有密封構件SL1。密封構件SL1例如係O型環，有助於處理容器12的密閉。
電漿處理裝置10更包含載置台20。載置台20設於處理容器12內且於介電質窗18的下方。此載置台20含有平板22及靜電吸盤24。
平板22係大致圓盤狀的金屬製構件，例如由鋁所構成。平板22受到筒狀的支持部SP1所支持。支持部SP1從底部12b起往垂直上方延伸。平板22兼作為高頻電極。平板22經由匹配單元MU及供電棒PFR而電性地連接至產生高頻偏壓電力的高頻電源RFG。高頻電源RFG輸出適合控制引入晶圓W的離子之能量的固定頻率之高頻偏壓電力，例如13.65MHz。匹配單元MU收容有：匹配器，用來取得高頻電源RFG側之阻抗，與主要為電極、電漿、處理容器12之類的負載側的阻抗之間的匹配。此匹配器之中含有產生自偏壓用的阻隔電容器。
平板22的頂面設有靜電吸盤24。靜電吸盤24含有基底平板24a及吸盤部24b。基底平板24a係大致圓盤狀的金屬製構件，例如由鋁所構成。基底平板24a係設於平板22上。基底平板24a的頂面設有吸盤部24b。吸盤部24b的頂面成為用來載置晶圓W的載置區域MR。吸盤部24b利用靜電吸附力來保持晶圓W。吸盤部24b含有夾在介電質膜之間的電極膜。吸盤部24b的電極膜經由開關SW及包覆線CL而電性地連接有直流電源DSC。吸盤部24b可藉由從直流電源DSC施加之直流電壓所產生的庫倫力，將晶圓W吸附保持在其頂面。此吸盤部24b的徑向外側設有環狀圍繞晶圓W邊緣的聚焦環FR。
又，電漿處理裝置10包含溫度控制機構。就溫度控制機構的一部分而言，基底平板24a之內部設有往周向延伸的環狀冷媒室24g。此冷媒室24g從致冷單元經由配管PP1、PP3而循環供給有既定溫度的冷媒，例如冷卻水。吸盤部24b上的晶圓W之處理溫度可藉由冷媒的溫度來控制。再者，吸盤部24b的頂面與晶圓W的背面之間經由供給管PP2而供給有來自傳熱氣體供給部的傳熱氣體，例如He氣體。
又，電漿處理裝置10可更包含加熱器HT、HS、HC、及HE來作為溫度控制機構的一部分。加熱器HT係設於頂板部12c內，環狀延伸設置成為繞天線14。又，加熱器HS係設於側壁12a內，環狀延伸設在。加熱器HC係設於基底平板24a內。加熱器HC係設於基底平板24a內，上述載置區域MR的中央部分下方，亦即相交於軸線Z的區域。又，加熱器HE係設於基底平板24a內，環狀延伸設置成為繞加熱器HC。加熱器HE係設於上述載置區域MR的外緣部分下方。
又，載置台20的周圍設有環狀的排氣通道VL。排氣通道VL軸線Z方向的中間設有：環狀之折流板26，形成有多數之貫穿孔。排氣通道VL係連接至提供排氣口28h的排氣管28。排氣管28係安裝於處理容器12的底部12b。排氣管28連接有排氣裝置30。排氣裝置30具有壓力調整器、及渦輪分子泵等真空泵。可藉由此排氣裝置30將處理容器12內的處理空間S減壓直到期望的真空度。又，可藉由使排氣裝置30運作而將氣體從載置台20的外周經由排氣通道VL加以排氣。
又，電漿處理裝置10更包含：天線14；同軸導波管16；介電質窗18；微波產生器32；調整器34；導波管36；及換模器38。微波產生器32產生例如頻率2.45GHz的微波。微波產生器32經由調整器34、導波管36、及換模器38而連接至同軸導波管16的頂部。同軸導波管16係沿著其中心軸線即軸線Z而延伸設置。在一實施形態中，載置台20的載置區域MR之中心係位於軸線Z上。
同軸導波管16含有外側導體16a及內側導體16b。外側導體16a具有沿其中心軸線即軸線Z延伸設置的圓筒形狀。外側導體16a的底端可電性地連接至具有導電性表面的冷卻套40之頂部。內側導體16b在外側導體16a的內側，設為與該外側導體16a同軸。內側導體16b具有沿其中心軸線即軸線Z延伸設置的圓筒形狀。內側導體16b的底端連接至天線14的狹縫板44。
在一實施形態中，天線14係輻射槽孔天線。此天線14配置在形成於頂板部12c的開口內，設於介電質窗18的頂面之上。天線14含有介電質板42及狹縫板44。介電質板42係縮短微波的波長，具有大致圓盤形狀。介電質板42係例如由石英或氧化鋁所構成。介電質板42在狹縫板44與冷卻套40的底面之間受到夾持。天線14因此可藉由介電質板42、狹縫板44、及冷卻套40來構成。
圖9係顯示狹縫板的一例之俯視圖。狹縫板44係薄板狀，且係圓盤狀。狹縫板44的板厚方向的兩面分別係平坦。圓形的狹縫板44之中心CS位於軸線Z上。狹縫板44設有多數之狹縫對44p。多數之狹縫對44p各自含有貫穿板厚方向的二個槽孔44a、44b。槽孔44a、44b各自之平面形狀係長孔形狀。在各狹縫對44p中，槽孔44a之長軸所延伸的方向，與槽孔44b之長軸所延伸方向係彼此相交或正交。
在圖9所示之例中，多數之狹縫對44p大致分為：內側狹縫對群ISP，設於以軸線Z為中心的假想圓VC的內側；外側狹縫對群OSP，設於假想圓VC的外側。內側狹縫對群ISP含有多數之狹縫對44p。在圖9所示之例中，內側狹縫對群ISP含有七個狹縫對44p。內側狹縫對群ISP的多數之狹縫對44p相對於中心CS而在周向上排列成等間隔。內側狹縫對群ISP所含的多數之槽孔44a排列成等間隔，使得該槽孔44a之重心位於從狹縫板44之中心CS起半徑r1的圓上。又，內側狹縫對群ISP所含的多數之槽孔44b排列成等間隔，使得該槽孔44b之重心位於從狹縫板44之中心CS起半徑r2的圓上。在此，半徑r2大於半徑r1。
外側狹縫對群OSP含有多數之狹縫對44p。在圖9所示之例中，外側狹縫對群OSP含有28個狹縫對44p。外側狹縫對群OSP的多數之狹縫對44p相對於中心CS而在周向上排列成等間隔。外側狹縫對群OSP所含的多數之槽孔44a排列成等間隔，使得該槽孔44a之重心位於從狹縫板44之中心CS起半徑r3的圓上。又，外側狹縫對群OSP所含的多數之槽孔44b排列成等間隔，使得該槽孔44b之重心位於從狹縫板44之中心CS起半徑r4的圓上。在此，半徑r3係大於半徑r2，半徑r4係大於半徑r3。
又，內側狹縫對群ISP及外側狹縫對群OSP的槽孔44a分別形成為其長軸相對於將中心CS與其重心加以連結的線段具有相同角度。又，內側狹縫對群ISP及外側狹縫對群OSP的槽孔44b分別形成為其長軸相對於將中心CS與其重心加以連結的線段具有相同角度。
圖10係顯示介電質窗的一例之俯視圖，顯示從處理空間S側觀察該介電質窗的狀態。圖11係沿圖10之XI－XI線獲得的剖視圖。介電質窗18具有大致圓盤形狀，係由石英或氧化鋁之類的介電質所構成。介電質窗18之頂面18u上設有狹縫板44。
介電質窗18的中央形成有貫穿孔18h。貫穿孔18h的上側部分係收容後述的中央導入部50之噴射器50b的空間18s，下側部分係後述的中央導入部50之中央導入口18i。另，介電質窗18之中心軸線係與軸線Z一致。
與介電質窗之頂面18u相反側的面，亦即底面18b，係接於處理空間S，成為產生電漿側的面。此底面18b劃出有各種形狀。具體而言，底面18b在圍繞中央導入口18i的中央區域具有平坦面180。此平坦面180係正交於軸線Z的平坦面。底面18b在平坦面180的徑向外側區域劃出有：環狀之第1凹部181，連成環狀並朝向介電質窗18的板厚方向內方側凹入成推拔狀。
第1凹部181係藉由內側推拔面181a、底面181b、及外側推拔面181c來劃出。底面181b設於比平坦面180更往頂面18u側，環狀延伸設置成與平坦面180平行。內側推拔面181a環狀延伸設置在平坦面180與底面181b之間，相對於平坦面180呈傾斜。外側推拔面181c環狀延伸設置在底面181b與底面18b的周緣部之間，相對於底面181b呈傾斜。另，底面18b之周緣區域成為接於側壁12a的面。
又，底面18b劃出有：多數之第2凹部182，從平坦面180起朝向板厚方向內方側凹入。多數之第2凹部182的個數在圖10及圖11所示之例中係7個。此等多數之第2凹部182沿著周向形成為等間隔。又，多數之第2凹部182在正交於軸線Z的面具有圓形的平面形狀。具體而言，劃出第2凹部182的內側面182a係往軸線Z方向延伸設置的圓筒面。又，劃出第2凹部182的底面182b係設於比平坦面180更往頂面18u側，與平坦面180平行的圓形之面。
圖12係顯示於圖10所示的介電質窗上設有圖9所示的狹縫板的狀態之俯視圖，顯示從下側觀察介電質窗18的狀態。如圖12所示，在俯視中，亦即，從軸線Z方向觀察時，外側狹縫對群OSP的多數之槽孔44a及多數之槽孔44b，以及內側狹縫對群ISP的多數之槽孔44b係重疊至第1凹部181。具體而言，在俯視中，外側狹縫對群OSP的多數之槽孔44b在一部分重疊至外側推拔面181c，一部分重疊至底面181b。又，在俯視中，外側狹縫對群OSP的多數之槽孔44a重疊至底面181b。又，在俯視中，內側狹縫對群ISP的多數之槽孔44b在一部份重疊至內側推拔面181a，一部分重疊至底面181b。
又，在俯視中，亦即往軸線Z方向觀察時，內側狹縫對群ISP的多數之槽孔44a重疊至第2凹部182。具體而言構成為，在俯視中，多數之第2凹部182的底面之重心(中心)分別位於內側狹縫對群ISP的多數之槽孔44a內。
再度參照圖8。在電漿處理裝置10中，微波產生器32所產生的微波穿通同軸導波管16而傳播至介電質板42，從狹縫板44的槽孔44a及44b給予介電質窗18。
在介電質窗18中，如上所述地劃出第1凹部181的部分之板厚及劃出第2凹部182的部分之板厚係比其他部分更薄。所以，在介電質窗18中，劃出第1凹部181的部分及劃出第2凹部182的部分提高微波之穿透性。又，往軸線Z方向觀察時，外側狹縫對群OSP的槽孔44a及44b及內側狹縫對群ISP的槽孔44b重疊至第1凹部181，內側狹縫對群ISP的槽孔44a重疊至第2凹部182。所以，微波的電場集中在第1凹部181及第2凹部182，微波的能量集中在該第1凹部181及第2凹部182。其結果可在第1凹部181及第2凹部182穩定產生電漿，可在介電質窗18的正下穩定產生分布於徑向及周向的電漿。
又，電漿處理裝置10更包含中央導入部50及周邊導入部52。中央導入部50含有導管50a、噴射器50b、及中央導入口18i。導管50a通至同軸導波管16之內側導體16b的內孔。又，導管50a的端部延伸設置直到介電質窗18沿軸線Z劃出的空間18s(參照圖11)內。於此空間18s內且導管50a的端部之下方收容有噴射器50b。噴射器50b設有往軸線Z方向延伸的多數之貫穿孔。又，介電質窗18劃出中央導入口18i。中央導入口18i往空間18s的下方延續，沿且軸線Z延伸。此種構成的中央導入部50經由導管50a將氣體供給至噴射器50b，從噴射器50b經由中央導入口18i來噴射氣體。如此，中央導入部50沿著軸線Z將氣體噴射至介電質窗18的正下。亦即，中央導入部50將氣體導入至電子溫度高的電漿產生區域。
周邊導入部52含有多數之周邊導入口52i。多數之周邊導入口52i主要將氣體供給至晶圓W邊緣區域。多數之周邊導入口52i朝向晶圓W邊緣區域或載置區域MR之緣部開口。多數之周邊導入口52i沿周向排列比中央導入口18i更下方且在載置台20的上方。亦即，多數之周邊導入口52i以軸線Z為中心環狀地排列在電子溫度比介電質窗的正下更低之區域(電漿擴散區域)。此周邊導入部52從電子溫度低的區域向晶圓W供給氣體。所以，從周邊導入部52導入至處理空間S的氣體之解離度，比起從中央導入部50供給至處理空間S的氣體之解離度更加受到抑制。
中央導入部50經由第1流量控制單元群FCG1而連接有第1氣體來源群GSG1。又，周邊導入部52經由第2流量控制單元群FCG2而連接有第2氣體來源群GSG2。圖13係顯示含有第1流量控制單元群、第1氣體來源群、第2流量控制單元群、及第2氣體來源群的氣體供給系統。
第1氣體來源群GSG1含有多數之第1氣體來源GS11～GS19。氣體來源GS11、GS12、GS13、GS14、GS15、GS16、GS17、GS18、GS19分別係CF4 氣體、CHF3 氣體、Ar氣體、HBr氣體、O2 氣體、N2 氣體、H2 氣體、He氣體、Cl2 氣體的來源。
第1流量控制單元群FCG1含有多數之第1流量控制單元FC11～FC19。多數之第1流量控制單元FC11～FC19各自含有例如二個閥門與設於該二個閥門間的流量控制器。流量控制器例如係質流量控制器。多數之第1氣體來源GS11～GS19分別經由多數之第1流量控制單元FC11～FC19而連接至共通氣體管線GL1。此共通氣體管線GL1係連接至中央導入部50。
第2氣體來源群GSG2含有多數之第1氣體來源GS21～GS29。第2氣體來源GS21～GS29分別係與氣體來源GS11～GS19相同的氣體之來源。
第2流量控制單元群FCG2含有多數之第2流量控制單元FC21～FC29。多數之第2流量控制單元FC21～FC29各自含有例如二個閥門與設於該二個閥門間的流量控制器。流量控制器例如係質流量控制器。多數之第2氣體來源GS21～GS29分別經由多數之第2流量控制單元FC21～FC29而連接至共通氣體管線GL2。此共通氣體管線GL2係連接至周邊導入部52。
如此，在電漿處理裝置10中，將多數之第1氣體來源及多數之第1流量控制單元設為中央導入部50專用，並將與此等多數之第1氣體來源及多數之第1流量控制單元為獨立的多數之第2氣體來源及多數之第2流量控制單元設為周邊導入部52專用。所以，可獨立控制從中央導入部50導入至處理空間S的氣體種類、從中央導入部50導入至處理空間S的一種以上的氣體之流量，又，可獨立控制從周邊導入部52導入至處理空間S的氣體種類、從周邊導入部52導入至處理空間S的一種以上氣體之流量。
在一實施形態中，周邊導入部52更含有環狀的管52p。此管52p形成有多數之周邊導入口52i。環狀的管52p例如可由石英所構成。如圖8所示，環狀的管52p在一實施形態中係沿側壁12a的內壁面設置。換言之，環狀的管52p並未配置在將介電質窗18的底面與載置區域MR加以連結，亦即與晶圓W加以連結的路徑上。所以，環狀的管52p不阻礙電漿的擴散。又，環狀的管52p係沿側壁12a的內壁面設置，所以可抑制電漿所致的該環狀的管52p之消耗，減少該環狀之管52p的更換頻度。再者，環狀的管52p係沿加熱器可進行溫度控制的側壁12a設置，所以可提昇從周邊導入部52導入至處理空間S的氣體之溫度的穩定性。
又，在一實施形態中，多數之周邊導入口52i朝向晶圓W邊緣區域開口。亦即，多數之周邊導入口52i朝向晶圓W邊緣區域噴射氣體，並相對於正交於軸線Z的平面呈傾斜。因為周邊導入口52i如此開口成向晶圓W邊緣區域傾斜，所以從該周邊導入口52i噴射的氣體之活性種，係直接地朝向晶圓W邊緣區域。藉此，能將氣體之活性種供給至晶圓W邊緣而不失活性。
又，電漿處理裝置10更包含控制部Cnt。控制部Cnt能為可程式化電腦裝置之類的控制器。控制部Cnt可依據按照配方的程式來控制電漿處理裝置10的各部分。
在圖1所示的方法MT之步驟S1b中，為了蝕刻層LM，控制部Cnt，控制流量控制單元FC11、FC12、FC21、FC22，將含有來自氣體來源GS11及GS21之CF4 氣體、以及來自氣體來源GS12及GS22之CHF3 氣體的混合氣體供給至處理容器12內，並控制排氣裝置30，使得處理容器12內的壓力成為既定壓力，控制微波產生器32來供給既定功率的微波，控制高頻電源RFG來供給既定高頻偏壓電力。
又，在步驟S1c中，為了蝕刻有機層OL，控制部Cnt控制流量控制單元FC13、FC14、FC15、FC23、FC24、FC25，將含有來自氣體來源GS13及GS23之Ar氣體、來自氣體來源GS14及GS24之HBr氣體、以及來自氣體來源GS15及GS25之O2 氣體的第1氣體供給至處理容器12內，並控制排氣裝置30，使得處理容器12內的壓力成既定壓力，例如為在80mTorr(10.67Pa)以上的壓力，控制微波產生器32來供給既定功率的微波，控制高頻電源RFG來供給既定高頻偏壓電力。
又，在步驟S1d中，為了更加蝕刻有機層OL，控制部Cnt控制流量控制單元FC16、FC17、FC26、FC27，將含有來自氣體來源GS16及GS26之N2 氣體、以及來自氣體來源GS17及GS27之H2 氣體的第2氣體供給至處理容器12內，並控制排氣裝置30，使得處理容器12內的壓力成既定壓力，例如為20mTorr(2.666Pa)或100mTorr(13.33Pa)，控制微波產生器32來供給既定功率的微波，控制高頻電源RFG來供給既定高頻偏壓電力。
又，在步驟ST2中，為了蝕刻多晶矽層PSL，控制部Cnt控制流量控制單元FC14、FC15、FC18、FC19、FC24、FC25、FC28、FC29，將含有來自氣體來源GS18及GS28之He氣體、來自氣體來源GS14及GS24之HBr氣體、來自氣體來源GS15及GS25之O2 氣體、以及來自氣體來源GS19及GS29之Cl2 氣體的處理氣體供給至處理容器12內，並控制排氣裝置30，使得處理容器12內的壓力成既定壓力，例如為在50mTorr(6.666Pa)以上的壓力，控制微波產生器32來供給既定功率的微波，控制高頻電源RFG來供給既定高頻偏壓電力。
以下說明使用電漿處理裝置10進行的實驗例。在實驗例中，對於具有同樣厚度之TiN膜的晶圓，及具有同樣厚度之多晶矽膜的晶圓，進行含有He氣體、HBr氣體、O2 氣體、及Cl2 氣體的處理氣體之電漿所致的處理。又，在該實驗例中，變更各種處理氣體中Cl2 氣體之流量所相對於HBr氣體之流量而言的比例來作為參數。以下顯實驗例中的處理條件。 ・處理容器12內的壓力：100mTorr(13.33Pa) ・微波的功率：2500W ・高頻偏壓電力：150W ・He氣體流量：1000sccm ・HBr氣體流量：800sccm ・O2 氣體流量：10sccm ・Cl2 氣體流量：0sccm、40sccm、80sccm、120sccm4種 ・晶圓溫度：30℃ ・處理時間：90秒
在實驗例中，求出使用含有同比例流量之Cl2 氣體的處理氣體來處理的多晶矽膜之膜厚減少量相對於TiN膜之膜厚減少量而言的比，亦即，多晶矽相對於TiN而言的蝕刻之選擇比。將此結果顯示於圖14。如圖14所示，從實驗例的結果確認，處理氣體中含有相對於HBr氣體之流量而言比10%更多之流量的Cl2 氣體之情形，選擇比降低，亦即，對於金屬層有所傷害。又確認，處理氣體中以5%以上10%以下之流量含有Cl2 氣體之情形，選擇比受到維持。另，處理氣體中，Cl2 氣體的流量相對於HBr氣體的流量而言在5%以下時，選擇比變大，但無法抑制多晶矽之殘渣。因此確認，在步驟ST2中，Cl2 氣體宜係以相對於處理氣體中的HBr氣體之流量而言5%以上10%以下之流量來供給。
以上說明各種實施形態，但不限於上述實施形態，可構成各種變形態樣。例如，在方法MT中用於有關蝕刻的步驟S1b、S1c、S1d、ST2之實施的裝置不限定於以微波作為電漿源的電漿處理裝置。例如亦可將此等步驟S1b、S1c、S1d、ST2其中一個以上的步驟在感應耦合型的電漿處理裝置中實施。又，金屬層ML不限定於TiN層。金屬層亦可係含Ti的層，或含Ta(鉭)的層。又，使用方法MT來製造的半導體元件不限定於鰭片型場效電晶體。例如，方法MT亦可用於具有閘極堆疊構造的場效電晶體之製造。
10‧‧‧電漿處理裝置
12‧‧‧處理容器
12a‧‧‧側壁
12b‧‧‧底部
12c‧‧‧頂板部
14‧‧‧天線
16‧‧‧同軸導波管
16a‧‧‧外側導體
16b‧‧‧內側導體
18‧‧‧介電質窗
18b‧‧‧底面
18i‧‧‧中央導入口
18s‧‧‧空間
18u‧‧‧頂面
20‧‧‧載置台
22‧‧‧平板
24‧‧‧靜電吸盤
24a‧‧‧基底平板
24b‧‧‧吸盤部
24g‧‧‧冷媒室
26‧‧‧折流板
28‧‧‧排氣管
28h‧‧‧排氣口
30‧‧‧排氣裝置
32‧‧‧微波產生器
34‧‧‧調整器
36‧‧‧導波管
38‧‧‧換模器
40‧‧‧冷卻套
42‧‧‧介電質板
44‧‧‧狹縫板
44a、44b‧‧‧槽孔
44p‧‧‧狹縫對
50‧‧‧中央導入部
50a‧‧‧導管
50b‧‧‧噴射器
52‧‧‧周邊導入部
52i‧‧‧周邊導入口
52p‧‧‧管
180‧‧‧平坦面
181‧‧‧第1凹部
181a‧‧‧內側推拔面
181b‧‧‧底面
181c‧‧‧外側推拔面
182‧‧‧第2凹部
182a‧‧‧內側面
182b‧‧‧底面
CL‧‧‧包覆線
Cnt‧‧‧控制部
CS‧‧‧中心
DSC‧‧‧直流電源
FC11~FC19‧‧‧第1流量控制單元
FC21~FC29‧‧‧第2流量控制單元
FCG1‧‧‧第1流量控制群
FCG2‧‧‧第2流量控制群
FR‧‧‧聚焦環
GL1、GL2‧‧‧共通氣體管線
GP‧‧‧間隙
GS11~GS19‧‧‧第1氣體來源
GS21~GS29‧‧‧第2氣體來源
GSG1‧‧‧第1氣體來源群
GSG2‧‧‧第2氣體來源群
GV‧‧‧溝槽
HC、HE、HS、HT‧‧‧加熱器
IL‧‧‧絕緣層
ISP‧‧‧內側狹縫對群
LM‧‧‧層
MK‧‧‧遮罩
ML‧‧‧金屬層
MR‧‧‧載置區域
MT‧‧‧方法
MU‧‧‧匹配單元
OL‧‧‧有機層
OMK‧‧‧有機遮罩
OSP‧‧‧外側狹縫對群
PFR‧‧‧供電棒
PL1、PL2、PL3‧‧‧電漿
PP1、PP3‧‧‧配管
PP2‧‧‧供給管
PSL‧‧‧多晶矽層
RF‧‧‧矽製區域(鰭片區域)
RFG‧‧‧高頻電源
RM‧‧‧光阻遮罩
S‧‧‧處理空間
Sb‧‧‧基板
SL1‧‧‧密封構件
SP1‧‧‧支持部
SR‧‧‧構造
SW‧‧‧開關
SWL‧‧‧側壁間隔層
VC‧‧‧假想圓
VL‧‧‧排氣通道
W‧‧‧晶圓
Z‧‧‧軸線
ST1(S1a、S1b、S1c、S1d)、ST2‧‧‧步驟
圖1係顯示半導體元件之製造方法的一實施形態之流程圖。 圖2係顯示被處理體的一例之部分立體剖視圖。 圖3(a)~(b)係說明方法MT的各步驟。 圖4(a)~(b)係說明方法MT的各步驟。 圖5(a)~(b)係說明方法MT的各步驟。 圖6係說明方法MT的各步驟。 圖7係說明步驟ST2的原理。 圖8係概略性顯示一實施形態之電漿處理裝置的剖視圖。 圖9係顯示狹縫板的一例之俯視圖。 圖10係顯示介電質窗的一例之俯視圖。 圖11係沿著圖10的XI－XI線段的剖視圖。 圖12係顯示圖10所示的介電質窗上設有圖9所示之狹縫板的狀態之俯視圖。 圖13係顯示包含第1流量控制單元群、第1氣體來源群、第2流量控制單元群及第2氣體來源群的氣體供給系統。 圖14係顯示實驗例的結果。

Claims (7)

  1. 一種半導體元件之製造方法，用以製造半導體元件，包含如下步驟： 在收容有被處理體的處理容器內激發包含HBr氣體及Cl2氣體的處理氣體，該被處理體包含：基板；矽製區域，設為從該基板隆起且劃出間隙；金屬層，覆蓋該區域；多晶矽層，設於該金屬層上；及有機遮罩，設於該多晶矽層上； 該Cl2氣體係以相對於該處理氣體中的該HBr氣體之流量而言5%以上10%以下之流量來供給。
  2. 如申請專利範圍第1項之半導體元件之製造方法，其中，在激發處理氣體的該步驟中，該處理容器內的壓力係設定在6.666Pa以上的壓力，該處理氣體係藉由微波來激發。
  3. 如申請專利範圍第1或2項之半導體元件之製造方法，其中，該處理氣體更含有He氣體。
  4. 如申請專利範圍第1或2項之半導體元件之製造方法，其中，該金屬層係TiN層。
  5. 如申請專利範圍第1或2項之半導體元件之製造方法，其中，該被處理體中，係以該矽製區域來構成鰭片型場效電晶體的鰭片區域。
  6. 如申請專利範圍第1或2項之半導體元件之製造方法，其中， 更包含製作該有機遮罩的步驟， 該製作該有機遮罩的步驟包含： 在該多晶矽層上製作有機層的步驟； 在該有機層上製作遮罩的步驟； 在該處理容器內，產生含有氧氣的第1氣體之電漿來蝕刻該有機層的步驟；及 在該處理容器內，產生含有氮氣及氫氣的第2氣體之電漿來蝕刻該有機層的步驟。
  7. 如申請專利範圍第6項之半導體元件之製造方法，其中，在該激發該第1氣體之電漿來蝕刻該有機層的步驟中，該第1氣體更含有HBr氣體，該處理容器內的壓力係設定在10.67Pa以上的壓力，該第1氣體係藉由微波來激發。
TW103128847A 2013-08-23 2014-08-21 半導體元件之製造方法 TWI633600B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013173027A JP2015041724A (ja) 2013-08-23 2013-08-23 半導体デバイスを製造する方法
JP2013-173027 2013-08-23

Publications (2)

Publication Number Publication Date
TW201523728A TW201523728A (zh) 2015-06-16
TWI633600B true TWI633600B (zh) 2018-08-21

Family

ID=51383647

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103128847A TWI633600B (zh) 2013-08-23 2014-08-21 半導體元件之製造方法

Country Status (5)

Country Link
US (1) US9034698B2 (zh)
EP (1) EP2840592B1 (zh)
JP (1) JP2015041724A (zh)
KR (1) KR102332886B1 (zh)
TW (1) TWI633600B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI741412B (zh) * 2019-07-31 2021-10-01 南亞科技股份有限公司 具有環狀半導體鰭片之半導體元件結構的製備方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020448B2 (en) * 2013-09-19 2018-07-10 Joled Inc. Method for manufacturing organic light-emitting device and method of manufacturing display unit
KR20180058757A (ko) * 2015-09-23 2018-06-01 난양 테크놀러지컬 유니버시티 반도체 장치 및 반도체 장치 형성 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040082184A1 (en) * 2002-09-27 2004-04-29 Tamito Suzuki Polysilicon etching method
US20090098705A1 (en) * 2007-10-16 2009-04-16 Tomoya Satonaka Method of fabricating semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3498764B2 (ja) * 1995-04-14 2004-02-16 松下電器産業株式会社 多結晶シリコン膜のエッチング方法
KR19990010660A (ko) * 1997-07-18 1999-02-18 윤종용 다결정 실리콘막의 테이퍼 식각 방법
US20040038537A1 (en) * 2002-08-20 2004-02-26 Wei Liu Method of preventing or suppressing sidewall buckling of mask structures used to etch feature sizes smaller than 50nm
US6869868B2 (en) * 2002-12-13 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a MOSFET device with metal containing gate structures
KR100792405B1 (ko) * 2007-01-03 2008-01-09 주식회사 하이닉스반도체 벌브형 리세스 패턴의 제조 방법
KR101190074B1 (ko) 2007-08-31 2012-10-11 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
US9287179B2 (en) * 2012-01-19 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Composite dummy gate with conformal polysilicon layer for FinFET device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040082184A1 (en) * 2002-09-27 2004-04-29 Tamito Suzuki Polysilicon etching method
US20090098705A1 (en) * 2007-10-16 2009-04-16 Tomoya Satonaka Method of fabricating semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI741412B (zh) * 2019-07-31 2021-10-01 南亞科技股份有限公司 具有環狀半導體鰭片之半導體元件結構的製備方法

Also Published As

Publication number Publication date
EP2840592B1 (en) 2018-12-26
TW201523728A (zh) 2015-06-16
US20150056773A1 (en) 2015-02-26
KR20150022703A (ko) 2015-03-04
KR102332886B1 (ko) 2021-11-30
US9034698B2 (en) 2015-05-19
JP2015041724A (ja) 2015-03-02
EP2840592A1 (en) 2015-02-25

Similar Documents

Publication Publication Date Title
TWI760555B (zh) 蝕刻方法
TWI627724B (zh) 在先進圖案化製程中用於間隔物沉積與選擇性移除的設備與方法
JP6199250B2 (ja) 被処理体を処理する方法
TW201933424A (zh) 具有雙嵌入式電極的基板支撐件
JP2016532313A (ja) 周期的エッチング工程を用いたエッチング停止層のエッチング方法
TW201526117A (zh) 蝕刻方法
TW202004911A (zh) 膜之蝕刻方法及電漿處理裝置
JP6086862B2 (ja) 酸化シリコンから構成された領域を選択的に除去する方法及びプラズマ処理装置
TW201939611A (zh) 添加氬至遠端電漿氧化
TW202129761A (zh) 基板處理方法及基板處理裝置
TWI633600B (zh) 半導體元件之製造方法
TWI597777B (zh) 蝕刻方法
JP2014003085A (ja) プラズマエッチング方法及びプラズマ処理装置
TW201535509A (zh) 蝕刻矽層之方法、以及電漿處理裝置
TWI633598B (zh) Plasma etching method
TWI615897B (zh) 蝕刻有機膜之方法
US9305795B2 (en) Plasma processing method
TWI818953B (zh) 被加工物之處理方法
JP6114622B2 (ja) エッチング方法
JP2020017569A (ja) エッチング方法及びエッチング装置
TWI840524B (zh) 蝕刻基板之膜之方法及電漿處理裝置
KR20200096142A (ko) 기판 처리 방법 및 기판 처리 장치