TWI818953B - 被加工物之處理方法 - Google Patents

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TWI818953B
TWI818953B TW108104908A TW108104908A TWI818953B TW I818953 B TWI818953 B TW I818953B TW 108104908 A TW108104908 A TW 108104908A TW 108104908 A TW108104908 A TW 108104908A TW I818953 B TWI818953 B TW I818953B
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etching
organic
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瀧野裕輔
藤田健太郎
柳沢佑典
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日商東京威力科創股份有限公司
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Abstract

於本發明之一實施形態之處理方法中，對被加工物之第1氮化區域進行蝕刻。第1氮化區域設置於矽製之第1凸部之上。被加工物進而具有第2凸部、第2氮化區域及有機區域。第2凸部為矽製，第2氮化區域包含矽及氮，且設置於第2凸部上。有機區域覆蓋第1及第2凸部、以及第1及第2氮化區域。於處理方法中，對有機區域進行局部蝕刻，使第1氮化區域露出。其次，以覆蓋自被加工物製作出之中間產物之表面之方式形成矽氧化膜。其次，以使第1氮化區域之上表面露出之方式對矽氧化膜進行蝕刻。其次，對第1氮化區域進行各向同性蝕刻。

Description

被加工物之處理方法
本發明之實施形態係關於一種被加工物之處理方法。
作為一種場效電晶體(FET，Field-Effect Transistor)，已知FinFET(Fin Field-Effect Transistor，鰭式場效電晶體)。於FinFET之製造中，藉由電漿蝕刻而形成鰭及閘極等要素。關於FinFET之製造，於日本專利特開2015-37091號公報中有所記載。
於FinFET之製造中，將遮罩形成於矽製之基板上。遮罩被圖案化，且包含大致相互平行地排列之複數個氮化區域。複數個氮化區域係由氮化矽形成。其次，藉由對基板進行蝕刻而形成複數個凸部、即複數個鰭。複數個凸部大致相互平行地排列。
於FinFET之製造中，要求選擇性去除複數個凸部中之若干個凸部。即，要求將第1凸部相對於第2凸部選擇性去除。因此，必須選擇性去除複數個氮化區域中之若干個氮化區域。作為用以選擇性去除氮化區域之方法，可考慮如下之方法。首先，以覆蓋複數個凸部之方式形成有機區域。有機區域係由包含碳之有機材料形成。其次，於有機區域上設置遮罩。遮罩係於應被去除之氮化區域(以下，稱為「第1氮化區域」)之上方使有機區域露出，且於應被保留之氮化區域(以下，稱為「第2氮化區域」)之上方覆蓋有機區域。其次，為使第1氮化區域之上表面露出而對有機區域進行蝕刻。繼而，對所露出之第1氮化區域進行蝕刻。於第1氮化區域之蝕刻中，要求將氮化矽相對於矽選擇性去除。於第1氮化區域之蝕刻中，可考慮採用使用有包含氫氟碳之處理氣體之電漿蝕刻。
此外，若因製造誤差而導致遮罩之邊界位置以位於應被去除之第1氮化區域之上方之方式偏移，則應被去除之第1氮化區域之一部分會被有機區域覆蓋，故於各向異性之電漿蝕刻中第1氮化區域之該一部分被保留。為了即便如上所述般遮罩之邊界位置偏移，亦能確實地去除第1氮化區域，需進行各向同性蝕刻。然而，若藉由削去有機區域而使應被保留之第2氮化區域略微露出，則於各向同性蝕刻中第2氮化區域亦會被蝕刻。基於該背景，要求維持應被保留之氮化區域，且確實地去除應被去除之氮化區域。
於一態樣中提供一種被加工物之處理方法。被加工物具有基底區域、第1凸部、第2凸部、第1氮化區域、第2氮化區域、有機區域及遮罩。第1凸部及第2凸部係由矽形成，且以自基底區域突出之方式延伸。第1凸部及第2凸部於基底區域上排列於一方向。第1氮化區域包含矽及氮，且設置於第1凸部之頂部上。第2氮化區域包含矽及氮，且設置於第2凸部之頂部上。有機區域包含碳，且以覆蓋第1凸部、第2凸部、第1氮化區域及第2氮化區域之方式設置。遮罩以使於第1凸部及第1氮化區域上延伸之有機區域之部分區域露出之方式設置於有機區域上。一態樣之被加工物之處理方法包含以下步驟：(i)以去除有機區域之部分區域而使第1氮化區域露出之方式對有機區域進行蝕刻；(ii)於藉由對有機區域進行蝕刻之步驟而自被加工物製作出之中間產物之表面上，共形形成矽氧化膜；(iii)以使第1氮化區域之上表面露出之方式對矽氧化膜進行蝕刻；及(iv)相對於矽氧化膜及第1凸部，選擇性且各向同性地蝕刻上述第1氮化區域。
於一態樣之處理方法中，使用各向同性蝕刻作為露出之第1氮化區域之蝕刻。根據各向同性蝕刻，即便因製造誤差而導致遮罩之邊界位置偏離設計位置，只要第1氮化區域至少局部露出，即可確實地去除第1氮化區域。因此，遮罩之容許製造誤差較大。又，藉由有機區域之蝕刻(即，有機區域之回蝕)、矽氧化膜之形成、及矽氧化膜之蝕刻(即，矽氧化膜之回蝕)，第1氮化區域露出，但有機區域、第2凸部及第2氮化區域受矽氧化膜保護。第1氮化區域之各向同性蝕刻實質上並未使用物理能量而是使用化學反應，故可抑制矽氧化膜之蝕刻。因此，有機區域、第2凸部及第2氮化區域等應被保留之部分受矽氧化膜保護並維持。
於一實施形態中，矽氧化膜係共形形成。於一實施形態中，矽氧化膜係藉由原子層沈積法而形成。
於一實施形態之對第1氮化區域進行蝕刻之步驟中，執行1次以上包含以下步驟之程序：(a)藉由含氫氣體之電漿，對包含第1氮化區域之表面之該第1氮化區域之至少一部分進行改質，自第1氮化區域之至少一部分形成改質區域；及(b)藉由含氟氣體之電漿，對改質區域進行蝕刻。
於一實施形態中，程序執行複數次。至少於包含使第1凸部露出之時間點之期間執行的程序包含以下步驟：藉由含氧氣體之電漿，使包含第1凸部之表面之該第1凸部之一部分氧化。根據該實施形態，可抑制藉由各向同性蝕刻而使第1凸部被蝕刻。於一實施形態中，執行對第1氮化區域之至少一部分進行改質之步驟之期間與執行使第1凸部之一部分氧化之步驟之期間亦可為相同之期間，或局部重疊。即，亦可於同一空間中同時產生含氫氣體與含氧氣體之混合氣體之電漿。於另一實施形態中，執行對第1氮化區域之至少一部分進行改質之步驟之期間與執行使第1凸部之一部分氧化之步驟之期間亦可互不相同。於該實施形態中，同一空間中並不同時產生含氫氣體之電漿與含氧氣體之電漿。
於一實施形態之對有機區域進行蝕刻之步驟中，亦能以使第1凸部周圍之有機區域之上表面之高度方向的位置與第1氮化區域和第1凸部之間之邊界之高度方向的位置相同，或低於該邊界之高度方向的位置之方式對有機區域進行蝕刻。根據該實施形態，即便將第1氮化區域完全去除，亦可維持有機區域被矽氧化膜覆蓋之狀態。
於一實施形態中，對有機區域進行蝕刻之步驟、形成矽氧化膜之步驟、對矽氧化膜進行蝕刻之步驟、及對第1氮化區域進行蝕刻之步驟均於被加工物收容於單個電漿處理裝置之單個腔室中之狀態下執行。
以下，參照圖式對各種實施形態詳細地進行說明。再者，各圖式中對於相同或相當之部分標註相同之符號。
圖1係表示一實施形態之被加工物之處理方法之流程圖。圖1所示之處理方法(以下，稱為「方法MT」)用於對被加工物之複數個氮化區域中之至少一個氮化區域進行選擇性蝕刻。
圖2(b)係應用圖1所示方法之被加工物之局部放大剖視圖。被加工物W例如具有圓盤形狀。如圖2(b)所示，被加工物W具有基底區域UR、複數個凸部SP、複數個氮化區域NR、有機區域OR及遮罩MK。被加工物W係FinFET之製造中製作出之中間產物。基底區域UR係由矽形成。複數個凸部SP以自基底區域UR突出之方式延伸。複數個凸部SP係由矽形成。複數個凸部SP構成FinFET中之鰭。複數個凸部SP包含一個以上第1凸部SP1及一個以上第2凸部SP2。一個以上第1凸部SP1及一個以上第2凸部SP2相互平行地排列於一方向(以下，稱為「X方向」)。再者，基底區域UR及複數個凸部SP可由單個矽基板形成。
複數個氮化區域NR分別設置於複數個凸部SP之頂部上。複數個氮化區域NR包含矽及氮。複數個氮化區域NR例如由氮化矽形成。複數個氮化區域NR包含一個以上第1氮化區域NR1及一個以上第2氮化區域NR2。一個以上第1氮化區域NR1設置於一個以上第1凸部SP1之頂部上。一個以上第2氮化區域NR2設置於一個以上第2凸部SP2之頂部上。再者，於圖示之例中，複數個凸部SP包含複數個第1凸部SP1及複數個第2凸部SP2，複數個氮化區域NR包含複數個第1氮化區域NR1及複數個第2氮化區域NR2，但其等之個數並不受限定。
有機區域OR以覆蓋複數個第1凸部SP1、複數個第2凸部SP2、複數個第1氮化區域NR1、及複數個第2氮化區域NR2之方式設置。有機區域OR亦被埋入相鄰之第1凸部SP1之間、相鄰之第2凸部SP2之間、及相鄰之第1凸部SP1與第2凸部SP2之間。有機區域OR係由有機材料形成，且包含碳。有機區域OR例如為碳硬質遮罩。
遮罩MK設置於有機區域OR上。遮罩MK係以使於複數個第1凸部SP1及複數個第1氮化區域NR1之上延伸之有機區域OR之部分區域露出之方式設置。於設計上，X方向之遮罩MK之邊界位置與和第1氮化區域NR1相鄰之第2氮化區域NR2之一對側面間之中央位置一致。再者，只要藉由下述步驟ST3之矽氧化膜之蝕刻而使複數個第1氮化區域NR1之上表面露出之後，埋入相鄰之第1凸部SP1與第2凸部SP2之間之有機區域OR及複數個第2氮化區域NR2被矽氧化膜遮住，則X方向之遮罩MK之邊界位置亦可偏離設計值。
於一實施形態中，方法MT可使用單個電漿處理裝置執行。圖3係概略表示可用以實施圖1所示方法之電漿處理裝置之圖。於圖3中，概略表示電漿處理裝置之縱剖面上之構造。
圖3所示之電漿處理裝置10具備腔室12。腔室12提供內部空間S。於內部空間S中進行對被加工物W之處理。腔室12可包含側壁12a、底部12b及頂部12c。
側壁12a具有大致圓筒形狀。側壁12a之中心軸線與於Z方向(鉛直方向)延伸之軸線AZ大體一致。側壁12a之內徑例如為540 mm。底部12b以將側壁12a之下端封住之方式延伸。側壁12a之上端開口。側壁12a之上端之開口被介電窗18封住。介電窗18夾持於側壁12a之上端與頂部12c之間。於介電窗18與側壁12a之上端之間亦可介置有密封構件SL1。密封構件SL1例如為O型環。密封構件SL1有助於腔室12之密閉。
電漿處理裝置10進而具備支持台20。支持台20於內部空間S中設置於介電窗18之下方。支持台20包含平板22、基台23及靜電吸盤24。
平板22為金屬製之構件，例如由鋁形成。平板22具有大致圓盤形狀。平板22由筒狀之支持部25支持。支持部25於內部空間S中自底部12b朝上方延伸。基台23設置於平板22上。基台23為金屬製之構件，例如由鋁形成。基台23具有大致圓盤形狀。基台23電性連接於平板22。
靜電吸盤24設置於基台23上。靜電吸盤24之上表面包含載置區域24R。載置區域24R係供被加工物W載置於其上之區域。載置區域24R可與被加工物W同樣地具有大致圓形之平面形狀。載置區域24R之中心位於軸線AZ上。
被加工物W載置於靜電吸盤24上，且由靜電吸盤24保持。靜電吸盤24具有本體及電極膜。靜電吸盤24之本體係由介電體形成，且具有大致圓盤形狀。靜電吸盤24之電極膜設置於該本體中。於靜電吸盤24之電極膜，經由開關SW及被覆線CL電性連接有直流電源DCS。若將來自直流電源DCS之直流電壓施加至靜電吸盤24之電極膜，則於被加工物W與靜電吸盤24之間產生靜電引力。被加工物W被所產生之靜電引力吸引至靜電吸盤24，且由靜電吸盤24保持。於靜電吸盤24之徑向外側，以呈環狀包圍被加工物W之邊緣之方式配置有聚焦環FR。
基台23構成高頻電極。基台23經由平板22、饋電棒PFR及匹配單元MU電性連接於高頻電源RFG。高頻電源RFG產生供給至基台23之高頻電力。高頻電源RFG所產生之高頻電力具有適宜控制自電漿饋入被加工物W中之離子之能量的頻率。該頻率例如為13.56 MHz以下之頻率。匹配單元MU收容有整合器，該整合器係用以取得高頻電源RFG側之阻抗與以電極、電漿、腔室12為主之負載側之阻抗之間的整合。該整合器包含自給偏壓產生用之阻隔電容器。
於基台23中設置有冷媒室23g。冷媒室23g於基台23中，例如呈螺旋狀延伸。自冷卻器單元經由配管PP1向冷媒室23g供給冷媒(例如冷卻水)。供給至冷媒室23g之冷媒經由配管PP3返回至冷卻器單元。藉由冷媒與基台23之熱交換，調整載置於靜電吸盤24上之被加工物W之溫度。於電漿處理裝置10中，來自傳熱氣體供給部之傳熱氣體、例如He氣體經由配管PP2供給至靜電吸盤24之上表面與被加工物W之間。藉由傳熱氣體，促進被加工物W與靜電吸盤24之間之熱交換。
電漿處理裝置10可進而具備加熱器HT、HS、HC及HE作為溫度控制機構。加熱器HT設置於頂部12c內，且以包圍天線14之方式呈環狀延伸。又，加熱器HS設置於側壁12a內，且以軸線AZ為中心於圓周方向延伸。加熱器HC及加熱器HE設置於支持台20內。加熱器HC及加熱器HE設置於基台23內或靜電吸盤24內。加熱器HC設置於上述載置區域24R之中央部分之下方、即與軸線AZ交叉之區域。加熱器HE以包圍加熱器HC之方式於圓周方向延伸。加熱器HE設置於上述載置區域24R之外緣部分之下方。
於支持台20之周圍設置有環狀之排氣路徑VL。於排氣路徑VL設置有擋板26。擋板26於支持台20之周圍沿著圓周方向延伸。於擋板26形成有複數個貫通孔。排氣路徑VL連接於提供排氣口28h之排氣管28。排氣管28安裝於腔室12之底部12b。於排氣管28連接有排氣裝置30。排氣裝置30具有壓力調整器、及渦輪分子泵等真空泵。藉由該排氣裝置30，可將內部空間S減壓至所需之真空度。又，藉由使排氣裝置30動作，可自支持台20之外周經由排氣路徑VL將氣體排出。
電漿處理裝置10進而具備天線14、同軸波導管16、介電窗18、微波產生器32、調諧器34、波導管36及模式轉換器38。微波產生器32例如產生2.45 GHz頻率之微波。微波產生器32經由調諧器34、波導管36及模式轉換器38連接於同軸波導管16之上部。同軸波導管16之中心軸線與軸線AZ大體一致。
同軸波導管16包含外側導體16a及內側導體16b。外側導體16a具有圓筒形狀。外側導體16a之下端電性連接於冷卻套40之上部之表面。冷卻套40具有導電性之表面。內側導體16b具有大致圓筒形狀。內側導體16b於外側導體16a之內側與外側導體16a同軸設置。內側導體16b之下端連接於天線14之槽板44。
於一實施形態中，天線14係放射狀線槽孔天線。天線14配置於頂部12c所形成之開口內，且設置於介電窗18之上表面之上。天線14包含介電體板42及槽板44。介電體板42係使微波之波長縮短者，具有大致圓盤形狀。介電體板42例如由石英或氧化鋁形成。介電體板42夾持於槽板44與冷卻套40之下表面之間。因此，天線14由介電體板42、槽板44、及冷卻套40之下表面構成。
圖4係表示槽板之一例之俯視圖。槽板44為薄板狀，且為圓盤狀。槽板44之板厚方向之兩面均平坦。圓形之槽板44之中心CS位於軸線AZ上。於槽板44設置有複數個槽對44p。複數個槽對44p各自包含沿著板厚方向貫通槽板44之兩個槽孔44a、44b。槽孔44a、44b各自之平面形狀為長孔形狀。於各槽對44p中，槽孔44a之長軸延伸之方向與槽孔44b之長軸延伸之方向相互交叉或正交。
於圖4所示之例中，複數個槽對44p大致分為內側槽對群ISP及外側槽對群OSP。內側槽對群ISP設置於以軸線AZ為中心之假想圓VC之內側。外側槽對群OSP設置於假想圓VC之外側。內側槽對群ISP包含複數個槽對44p。於圖4所示之例中，內側槽對群ISP包含七個槽對44p。內側槽對群ISP之複數個槽對44p相對於中心CS等間隔排列於圓周方向。內側槽對群ISP所包含之複數個槽孔44a係以該槽孔44a之重心位於以槽板44之中心CS為中心且半徑為r1之圓上之方式等間隔排列。內側槽對群ISP所包含之複數個槽孔44b係以該槽孔44b之重心位於以槽板44之中心CS為中心且半徑為r2之圓上之方式等間隔排列。半徑r2大於半徑r1。
外側槽對群OSP包含複數個槽對44p。於圖4所示之例中，外側槽對群OSP包含28個槽對44p。外側槽對群OSP之複數個槽對44p相對於中心CS等間隔排列於圓周方向。外側槽對群OSP所包含之複數個槽孔44a係以該槽孔44a之重心位於以槽板44之中心CS為中心且半徑為r3之圓上之方式等間隔排列。又，外側槽對群OSP所包含之複數個槽孔44b係以該槽孔44b之重心位於以槽板44之中心CS為中心且半徑為r4之圓上之方式等間隔排列。半徑r3大於半徑r2，半徑r4大於半徑r3。
內側槽對群ISP及外側槽對群OSP之各槽孔44a係以其等之長軸相對於連結中心CS與其等之重心之線段具有相同角度之方式形成。又，內側槽對群ISP及外側槽對群OSP之各槽孔44b係以其等之長軸相對於連結中心CS與其等之重心之線段具有相同角度之方式形成。
圖5係表示介電窗之一例之俯視圖，其表示自內部空間S側觀察該介電窗之狀態。圖6係沿著圖5之VI-VI線之剖視圖。介電窗18係由石英或氧化鋁等介電體形成，且具有大致圓盤形狀。於介電窗18之上表面18u上設置有槽板44。
於介電窗18之中央形成有貫通孔18h。貫通孔18h之上側部分係收容下述中央導入部50之噴射器50b之空間18s。貫通孔18h之下側部分係下述中央導入部50之中央導入口18i。再者，介電窗18之中心軸線與軸線AZ大體一致。
介電窗之與上表面18u為相反側之面、即下表面18b與內部空間S相接。下表面18b具有各種形狀。具體而言，下表面18b具有平坦面180。平坦面180設置於包圍中央導入口18i之中央區域。平坦面180係與軸線AZ正交之平坦之面。下表面18b劃分形成第1凹部181。第1凹部181於平坦面180之徑向外側區域呈環狀相連，且朝介電窗18之板厚方向內部側呈錐形凹陷。
第1凹部181由內側錐面181a、底面181b及外側錐面181c劃分形成。底面181b設置於相較平坦面180更靠上表面18u側，且與平坦面180平行地呈環狀延伸。內側錐面181a於平坦面180與底面181b之間呈環狀延伸，且相對於平坦面180傾斜。外側錐面181c於底面181b與下表面18b之周緣部之間呈環狀延伸，且相對於底面181b傾斜。再者，下表面18b之周緣區域成為與側壁12a相接之面。
下表面18b進而劃分形成複數個第2凹部182。複數個第2凹部182自平坦面180朝板厚方向內部側凹陷。於圖5及圖6所示之例中，複數個第2凹部182之個數為7個。複數個第2凹部182沿著圓周方向等間隔形成。複數個第2凹部182於與軸線AZ正交之面具有圓形之平面形狀。具體而言，劃分形成第2凹部182之內側面182a係沿著Z方向延伸之圓筒面。又，劃分形成第2凹部182之底面182b設置於相較平坦面180更靠上表面18u側，且為與平坦面180平行之圓形之面。
圖7係表示於圖5所示之介電窗上設置有圖4所示之槽板之狀態之俯視圖，其表示自下側觀察介電窗18之狀態。如圖7所示，於俯視下，即沿著Z方向觀察時，外側槽對群OSP之複數個槽孔44a及複數個槽孔44b、以及內側槽對群ISP之複數個槽孔44b與第1凹部181重疊。具體而言，於俯視下，外側槽對群OSP之複數個槽孔44b一部分與外側錐面181c重疊，一部分與底面181b重疊。又，於俯視下，外側槽對群OSP之複數個槽孔44a與底面181b重疊。又，於俯視下，內側槽對群ISP之複數個槽孔44b一部分與內側錐面181a重疊，一部分與底面181b重疊。
又，於俯視下，即沿著Z方向觀察時，內側槽對群ISP之複數個槽孔44a與第2凹部182重疊。具體而言，於俯視下，構成為複數個第2凹部182之底面之重心(中心)分別位於內側槽對群ISP之複數個槽孔44a內。
再次參照圖3。於電漿處理裝置10中，由微波產生器32產生之微波穿過同軸波導管16傳播至介電體板42，且自槽板44之槽孔44a及44b賦予給介電窗18。
於介電窗18中，微波之電場集中於第1凹部181及第2凹部182，微波之能量集中於第1凹部181及第2凹部182。因此，於第1凹部181及第2凹部182，穩定地產生電漿。因此，於介電窗18之正下方產生分佈於徑向及圓周方向之電漿。
電漿處理裝置10具備中央導入部50及周邊導入部52。中央導入部50包含導管50a、噴射器50b及中央導入口18i。導管50a穿過同軸波導管16之內側導體16b之內孔。導管50a之端部位於介電窗18之空間18s(參照圖6)中。空間18s於介電窗18中形成於與軸線AZ交叉之區域。於空間18s內且導管50a之端部之下方，收容有噴射器50b。於噴射器50b設置有沿著Z方向延伸之複數個貫通孔。於介電窗18形成有中央導入口18i。中央導入口18i於空間18s之下方連續，且沿著軸線AZ延伸。中央導入部50經由導管50a對噴射器50b供給氣體，且自噴射器50b經由中央導入口18i噴射氣體。因此，中央導入部50沿著軸線AZ朝介電窗18之正下方噴射氣體。即，中央導入部50將氣體導入電子溫度較高之電漿產生區域。
周邊導入部52包含複數個周邊導入口52i。複數個周邊導入口52i主要對被加工物W之邊緣區域供給氣體。複數個周邊導入口52i朝被加工物W之邊緣區域或載置區域24R之緣部開口。複數個周邊導入口52i於相較中央導入口18i更靠下方且支持台20之上方，沿著圓周方向排列。即，複數個周邊導入口52i於電子溫度較介電窗18之正下方低之區域(電漿擴散區域)，以軸線AZ為中心排列於圓周方向。該周邊導入部52自電子溫度較低之區域朝被加工物W供給氣體。因此，自周邊導入部52導入內部空間S之氣體之解離度相較自中央導入部50供給至內部空間S之氣體之解離度得到抑制。
周邊導入部52亦可進而包含環狀之管52p。複數個周邊導入口52i形成於管52p。環狀之管52p例如由石英形成。如圖3所示，環狀之管52p亦可沿著側壁12a之內壁面設置。換言之，環狀之管52p並未配置於連結介電窗18之下表面與載置區域24R、即被加工物W之路徑上。因此，環狀之管52p並不阻礙電漿之擴散。又，由於環狀之管52p沿著側壁12a之內壁面設置，故而由電漿導致之該環狀之管52p之消耗得到抑制，從而可減少該環狀之管52p之更換頻度。進而，由於環狀之管52p沿著可由加熱器進行溫度控制之側壁12a設置，故而自周邊導入部52導入內部空間S之氣體之溫度穩定。
複數個周邊導入口52i可朝被加工物W之邊緣區域開口。即，複數個周邊導入口52i以朝被加工物W之邊緣區域噴射氣體之方式相對於與軸線AZ正交之平面傾斜。由於周邊導入口52i如此地以朝被加工物W之邊緣區域傾斜之方式開口，故而自該周邊導入口52i噴射之氣體之活性種直接朝向被加工物W之邊緣區域。藉此，可將氣體之活性種不去活化地供給至被加工物W之邊緣。其結果，可降低被加工物W之沿著徑向之各區域的處理速度之差異。
於中央導入部50，經由第1流量控制單元群FCGa連接有第1氣體源群GSGa。第1氣體源群GSGa包含複數個第1氣體源。複數個第1氣體源係方法MT中使用之複數種氣體之源。第1流量控制單元群FCGa包含複數個第1流量控制單元。複數個第1流量控制單元例如各自包含兩個閥、及設置於該兩個閥間之流量控制器。流量控制器例如為質量流量控制器或壓力控制式流量控制器。複數個第1氣體源分別經由複數個第1流量控制單元連接於共通氣體管GLa。該共通氣體管GLa連接於中央導入部50。
於周邊導入部52，經由第2流量控制單元群FCGb連接有第2氣體源群GSGb。第2氣體源群GSGb包含複數個第2氣體源。複數個第2氣體源係方法MT中使用之複數種氣體之源。第2流量控制單元群FCGb包含複數個第2流量控制單元。複數個第2流量控制單元例如各自包含兩個閥、及設置於該兩個閥間之流量控制器。流量控制器例如為質量流量控制器或壓力控制式流量控制器。複數個第2氣體源分別經由複數個第2流量控制單元連接於共通氣體管GLb。該共通氣體管GLb連接於周邊導入部52。
於一實施形態中，如圖3所示，電漿處理裝置10可進而具備控制部Cnt。控制部Cnt可為能編程之電腦裝置。控制部Cnt可具有處理器、記憶體等記憶裝置、鍵盤或滑鼠等輸入裝置、顯示裝置、及信號之輸入輸出介面。於控制部Cnt之記憶裝置，記憶有控制程式及製程配方。控制部Cnt之處理器執行控制程式，且根據製程配方而控制電漿處理裝置10之各部。藉由此種控制部之動作，可執行方法MT。
再次參照圖1。以下，以使用電漿處理裝置10之情形為例，對方法MT進行說明。於以下之說明中，除圖1外，還參照圖2(a)、圖2(b)、圖2(c)、圖2(d)、圖8、圖9(a)、圖9(b)、圖9(c)及圖9(d)。圖2(a)係於圖1所示方法之準備階段製作出之被加工物之局部放大剖視圖，圖2(b)係應用圖1所示方法之步驟ST1之被加工物之局部放大剖視圖，圖2(c)係執行圖1所示方法之步驟ST1後之狀態下的被加工物之局部放大剖視圖，圖2(d)係執行圖1所示方法之步驟ST2後之狀態下的被加工物之局部放大剖視圖。圖8係表示圖1所示方法之步驟ST4之一實施形態之流程圖。圖9(a)係執行圖1所示方法之步驟ST3後之狀態下的被加工物之局部放大剖視圖，圖9(b)係執行圖8所示步驟ST41後之狀態下的被加工物之局部放大剖視圖，圖9(c)係執行圖8所示步驟ST43後之狀態下的被加工物之局部放大剖視圖，圖9(d)係執行圖8所示步驟ST42及步驟ST43後之狀態下的被加工物之局部放大剖視圖。
方法MT包含步驟ST1~步驟ST4。方法MT亦可進而包含步驟STa。步驟STa係於執行步驟ST1前執行。於步驟STa中，準備圖2(a)所示之被加工物W。先前說明之圖2(b)所示之上述被加工物W係自圖2(a)所示之被加工物W製作而成。於圖2(a)所示之被加工物W中，抗反射膜ACF設置於有機區域OR之整個表面之上。抗反射膜ACF係含有矽之抗反射膜。於抗反射膜ACF上設置有抗蝕遮罩PR。抗蝕遮罩PR具有藉由電漿蝕刻而轉印至抗反射膜ACF之圖案。具體而言，與遮罩MK同樣地，抗蝕遮罩PR係以使於有機區域OR之上述部分區域之上延伸之抗反射膜ACF之部分區域露出之方式設置。抗蝕遮罩PR係使用光微影技術而形成。抗反射膜ACF藉由電漿處理裝置10內產生之包含氟碳之氣體之電漿加以蝕刻。其結果，自抗反射膜ACF形成圖2(b)所示之遮罩MK。
於方法MT中，步驟ST1係對圖2(b)所示之被加工物W執行。於步驟ST1中，以使複數個第1氮化區域NR1露出之方式對有機區域OR進行蝕刻。於一實施形態中，步驟ST1係於圖2(b)所示之被加工物W載置於電漿處理裝置10之靜電吸盤24上之狀態下執行。於步驟ST1中，內部空間S中產生處理氣體之電漿。處理氣體可為含氧氣體。或者，處理氣體可為氫氣與氮氣之混合氣體。含氧氣體可為氧氣(O2 氣體)、CO氣體、CO2 氣體等。
於步驟ST1中，將上述處理氣體自中央導入部50及/或周邊導入部52供給至內部空間S。於步驟ST1中，藉由排氣裝置30將內部空間S中之壓力設定為指定之壓力。於步驟ST1中，自天線14將微波導入內部空間S。其結果，於內部空間S中產生處理氣體之電漿。於步驟ST1中，來自高頻電源RFG之高頻電力可供給至基台23，亦可不供給至基台23。於步驟ST1中，藉由來自處理氣體之電漿之活性種，對自遮罩MK露出之有機區域OR之部分區域如圖2(c)所示般進行蝕刻。其結果，複數個第1氮化區域NR1露出。於步驟ST1中，抗蝕遮罩PR亦被蝕刻。
於一實施形態之步驟ST1中，以使複數個第1凸部SP1周圍之有機區域OR之上表面之高度方向的位置與複數個第1氮化區域NR1和複數個第1凸部SP1之間之邊界BP之高度方向的位置相同，或低於邊界BP之高度方向的位置之方式對有機區域OR進行蝕刻。
繼而於步驟ST2中，在步驟ST1中製作出之中間產物、即圖2(c)所示之被加工物W之表面上，共形形成矽氧化膜OF(參照圖2(d))。於一實施形態中，步驟ST2係於圖2(c)所示之被加工物W載置於電漿處理裝置10之靜電吸盤24上之狀態下執行。於步驟ST2中，矽氧化膜OF例如藉由原子層沈積法或循環式電漿增強型CVD(cyclic plasma enhanced CVD)法等循環式沈積(cyclic deposition)法而形成。
於在步驟ST2中藉由原子層沈積法形成矽氧化膜OF之情形時，反覆執行包含對內部空間S供給原料氣體(例如胺基矽烷氣體)、沖洗內部空間S、利用內部空間S中產生之含氧氣體(例如氧氣)之電漿進行氧化處理、及沖洗內部空間S此等步驟之程序。於步驟ST2中，亦將氣體自中央導入部50及/或周邊導入部52供給至內部空間S。於步驟ST2中，亦藉由排氣裝置30將內部空間S中之壓力設定為指定之壓力。於步驟ST2之氧化處理中，為產生含氧氣體之電漿，自天線14將微波導入內部空間S。於步驟ST2之氧化處理中，來自高頻電源RFG之高頻電力可供給至基台23，亦可不供給至基台23。
於步驟ST2中，以使與第2氮化區域NR2相鄰之第1氮化區域NR1於下述步驟ST3之蝕刻後至少局部露出之方式調整矽氧化膜OF之膜厚。又，於步驟ST2中，以不使與第1氮化區域NR1相鄰之第2氮化區域NR2於步驟ST3之蝕刻後露出之方式調整矽氧化膜OF之膜厚。如圖2(d)所示，步驟ST2中形成之矽氧化膜OF具有側面OSW。側面OSW沿著遮罩MK之側面及有機區域OR之側面延伸。於步驟ST2之一實施形態中，以使X方向之側面OSW之位置位於彼此相鄰之第1氮化區域NR1與第2氮化區域NR2之間之方式調整矽氧化膜OF之膜厚。
繼而於步驟ST3中，以使複數個第1氮化區域NR1之上表面露出之方式對矽氧化膜OF進行蝕刻。於一實施形態中，步驟ST3係於圖2(d)所示之被加工物W載置於電漿處理裝置10之靜電吸盤24上之狀態下執行。於步驟ST3中，內部空間S中產生處理氣體之電漿，對矽氧化膜OF應用各向異性之電漿蝕刻。步驟ST3中使用之處理氣體可為含氟氣體。步驟ST3中使用之處理氣體例如包含氟碳氣體。步驟ST3中使用之處理氣體亦可進而包含稀有氣體等其他氣體。
於步驟ST3中，將上述處理氣體自中央導入部50及/或周邊導入部52供給至內部空間S。於步驟ST3中，藉由排氣裝置30將內部空間S中之壓力設定為指定之壓力。於步驟ST3中，自天線14將微波導入內部空間S。其結果，於內部空間S中產生處理氣體之電漿。於步驟ST3中，將來自高頻電源RFG之高頻電力供給至基台23。藉此，將來自電漿之離子饋入矽氧化膜OF中，於垂直方向對矽氧化膜OF進行蝕刻。其結果，如圖9(a)所示，複數個第1氮化區域NR1之上表面露出。再者，複數個第2氮化區域NR2及有機區域OR維持被矽氧化膜OF覆蓋之狀態。
其次，執行步驟ST4。於步驟ST4中，相對於矽氧化膜OF及複數個第1凸部SP1，選擇性且各向同性地蝕刻複數個第1氮化區域NR1。於一實施形態中，步驟ST4係於圖9(a)所示之被加工物W載置於電漿處理裝置10之靜電吸盤24上之狀態下執行。於步驟ST4中，利用離子之物理能量實施之蝕刻得到抑制，而進行可選擇性去除複數個第1氮化區域NR1之利用自由基實施之蝕刻。
於一實施形態之步驟ST4中，執行1次以上包含如圖8所示之步驟ST41及步驟ST43之程序。於一實施形態之步驟ST4中，反覆執行該程序。該程序可進而包含步驟ST42。
於步驟ST41中，藉由含氫氣體之電漿，對複數個第1氮化區域NR1各自之至少一部分進行改質。含氫氣體例如為氫氣(H2 氣體)。於步驟ST41中，除含氫氣體外，亦可將稀有氣體等其他氣體供給至內部空間S。複數個第1氮化區域NR1各自之至少一部分包含複數個第1氮化區域NR1各自之表面。於步驟ST41中，藉由氫之活性種，對複數個第1氮化區域NR1各自之至少一部分進行改質，從而如圖9(b)所示形成改質區域MR。
於步驟ST41中，將含氫氣體自中央導入部50及/或周邊導入部52供給至內部空間S。於步驟ST41中，藉由排氣裝置30將內部空間S中之壓力設定為指定之壓力。於步驟ST41中，自天線14將微波導入內部空間S。其結果，於內部空間S中產生含氫氣體之電漿。於步驟ST41中，將來自高頻電源RFG之高頻電力供給至基台23。於步驟ST41中，藉由來自含氫氣體之電漿之氫之活性種，如上所述，對複數個第1氮化區域NR1各自之至少一部分進行改質，從而形成改質區域MR。
於步驟ST43中，藉由含氟氣體之電漿，對改質區域MR進行蝕刻。含氟氣體可為NF3 氣體、SF6 氣體、氟碳氣體(例如CF4 氣體)中之任一者，或包含其等中之兩種以上氣體之混合氣體。於步驟ST43中，除含氟氣體外，亦可將稀有氣體等其他氣體供給至內部空間S。於步驟ST43中，如圖9(c)所示，藉由氟之自由基，對改質區域MR進行各向同性蝕刻。
於步驟ST43中，將含氟氣體自中央導入部50及/或周邊導入部52供給至內部空間S。於步驟ST43中，藉由排氣裝置30將內部空間S中之壓力設定為指定之壓力。於步驟ST43中，自天線14將微波導入內部空間S。其結果，於內部空間S中產生含氟氣體之電漿。於步驟ST43中，並不將來自高頻電源RFG之高頻電力供給至基台23，或將其設定為相較步驟ST41中供給至基台23之高頻電力低的電力。因此，於步驟ST43中，利用氟離子實施之物理蝕刻得到抑制，而進行利用自由基實施之蝕刻。其結果，對改質區域MR進行選擇性蝕刻。
於執行複數次程序之情形時，步驟ST42至少包含於在包含使複數個第1凸部SP1露出之時間點之期間執行的程序。步驟ST42亦可包含於執行複數次之各程序。於步驟ST42中，藉由含氧氣體之電漿，使複數個第1凸部SP1各自之一部分氧化。複數個第1凸部SP1各自之一部分包含複數個第1凸部SP1各自之表面。含氧氣體可為氧氣(O2 氣體)、CO氣體或CO2 氣體。於步驟ST42中，除含氧氣體外，亦可將稀有氣體等其他氣體供給至內部空間S。
於步驟ST42中，將含氧氣體自中央導入部50及/或周邊導入部52供給至內部空間S。於步驟ST42中，藉由排氣裝置30將內部空間S中之壓力設定為指定之壓力。於步驟ST42中，自天線14將微波導入內部空間S。其結果，於內部空間S中產生含氧氣體之電漿。於步驟ST42中，來自高頻電源RFG之高頻電力可供給至基台23，亦可不供給至基台23。於步驟ST42中，藉由來自電漿之氧之活性種，使複數個第1凸部SP1各自之一部分氧化。
於一實施形態中，執行步驟ST41之期間與執行步驟ST42之期間亦可為相同之期間，或局部重疊。即，亦可於內部空間S中同時產生含氫氣體與含氧氣體之混合氣體之電漿。於另一實施形態中，執行步驟ST41之期間與執行步驟ST42之期間亦可互不相同。於該實施形態中，內部空間S中並不同時產生含氫氣體之電漿與含氧氣體之電漿。因此，電漿處理裝置10無需滿足防爆規格。
於步驟ST44中，判定是否滿足停止條件。停止條件係於包含步驟ST41~步驟ST43之程序之執行次數達到特定次數時被判定為滿足。若於步驟ST44中判定為不滿足停止條件，則再次執行包含步驟ST41~步驟ST43之程序。另一方面，若於步驟ST44中判定為滿足停止條件，則方法MT結束。於方法MT結束時，如圖9(d)所示，複數個第1氮化區域NR1被去除。又，如圖9(d)所示，露出之複數個第1凸部SP1各自之一部分於步驟ST42中氧化而變為氧化區域MS。氧化區域MS不易藉由步驟ST43之各向同性蝕刻加以蝕刻。因此，可抑制於步驟ST43之各向同性蝕刻中複數個第1凸部SP1被蝕刻。
於以上所說明之方法MT中，使用各向同性蝕刻作為露出之複數個第1氮化區域NR1之蝕刻。根據各向同性蝕刻，即便因製造誤差而導致遮罩MK之邊界位置偏離設計位置，只要複數個第1氮化區域NR1各自至少局部露出，即可確實地去除複數個第1氮化區域NR1。因此，遮罩MK之容許製造誤差較大。
又，藉由步驟ST1之有機區域OR之蝕刻(即，有機區域OR之回蝕)、步驟ST2之矽氧化膜OF之形成、及步驟ST3之矽氧化膜OF之蝕刻(即，矽氧化膜OF之回蝕)，複數個第1氮化區域NR1露出，但有機區域OR、複數個第2凸部SP2、及複數個第2氮化區域NR2受矽氧化膜OF保護。又，步驟ST4之複數個第1氮化區域NR1之各向同性蝕刻實質上並未使用物理能量而是使用化學反應，故可抑制矽氧化膜OF之蝕刻。因此，有機區域OR、複數個第2凸部SP2、及複數個第2氮化區域NR2等應被保留之部分受矽氧化膜OF保護並維持。
於一實施形態之步驟ST1中，如上所述，以使複數個第1凸部SP1周圍之有機區域OR之上表面之高度方向的位置與複數個第1氮化區域NR1和複數個第1凸部SP1之間之邊界BP之高度方向的位置相同，或低於邊界BP之高度方向的位置之方式對有機區域OR進行蝕刻。根據該實施形態，於步驟ST4中，即便將複數個第1氮化區域NR1完全去除，亦可維持有機區域OR被矽氧化膜OF覆蓋之狀態。
於一實施形態中，步驟ST4包含步驟ST42。於步驟ST42中，利用含氧氣體之電漿。於執行步驟ST42時，因被加工物W之有機區域OR被矽氧化膜OF覆蓋，故可防止於步驟ST42中有機區域OR被蝕刻。
於一實施形態中，方法MT之所有步驟均使用電漿處理裝置10執行。即，方法MT之所有步驟均於被加工物W收容於單個電漿處理裝置10之單個腔室12中之狀態下執行。根據該實施形態，被加工物W朝內部空間S搬入及自內部空間S搬出之次數變少，處理量變高。
以上，對各種實施形態進行了說明，但並非限定於上述實施形態，而是可構成各種變化態樣。例如，用以執行方法MT之電漿處理裝置亦可為感應耦合型電漿處理裝置、電容耦合型電漿處理裝置等任意電漿處理裝置。又，方法MT之複數個步驟中之一個以上步驟亦可使用與其他步驟中所用之電漿處理裝置不同之電漿處理裝置執行。又，於步驟ST4中，複數個第1氮化區域NR1亦可藉由使用包含磷酸之溶液之濕式蝕刻而去除。
ACF‧‧‧抗反射膜 AZ‧‧‧軸線 BP‧‧‧邊界 CL‧‧‧被覆線 Cnt‧‧‧控制部 CS‧‧‧中心 DCS‧‧‧直流電源 FCGa‧‧‧第1流量控制單元群 FCGb‧‧‧第2流量控制單元群 GLa‧‧‧共通氣體管 GLb‧‧‧共通氣體管 GSGa‧‧‧第1氣體源群 GSGb‧‧‧第2氣體源群 HC‧‧‧加熱器 HE‧‧‧加熱器 HS‧‧‧加熱器 HT‧‧‧加熱器 ISP‧‧‧內側槽對群 MT‧‧‧處理方法 MK‧‧‧遮罩 MU‧‧‧匹配單元 NR‧‧‧氮化區域 NR1‧‧‧第1氮化區域 NR2‧‧‧第2氮化區域 OF‧‧‧矽氧化膜 OR‧‧‧有機區域 OSP‧‧‧外側槽對群 OSW‧‧‧側面 PFR‧‧‧饋電棒 PP1‧‧‧配管 PP2‧‧‧配管 PP3‧‧‧配管 PR‧‧‧抗蝕遮罩 RFG‧‧‧高頻電源 r1‧‧‧半徑 r2‧‧‧半徑 r3‧‧‧半徑 r4‧‧‧半徑 S‧‧‧內部空間 SL1‧‧‧密封構件 SP‧‧‧凸部 SP1‧‧‧第1凸部 SP2‧‧‧第2凸部 STa‧‧‧步驟 ST1‧‧‧步驟 ST2‧‧‧步驟 ST3‧‧‧步驟 ST4‧‧‧步驟 ST41‧‧‧步驟 ST42‧‧‧步驟 ST43‧‧‧步驟 ST44‧‧‧步驟 SW‧‧‧開關 UR‧‧‧基底區域 VC‧‧‧假想圓 VL‧‧‧排氣路徑 W‧‧‧被加工物 10‧‧‧電漿處理裝置 12‧‧‧腔室 12a‧‧‧側壁 12b‧‧‧底部 12c‧‧‧頂部 14‧‧‧天線 16‧‧‧同軸波導管 16a‧‧‧外側導體 16b‧‧‧內側導體 18‧‧‧介電窗 18b‧‧‧下表面 18h‧‧‧貫通孔 18i‧‧‧中央導入口 18s‧‧‧空間 18u‧‧‧上表面 20‧‧‧支持台 22‧‧‧平板 23‧‧‧基台 23g‧‧‧冷媒室 24‧‧‧靜電吸盤 24R‧‧‧載置區域 25‧‧‧支持部 26‧‧‧擋板 28‧‧‧排氣管 28h‧‧‧排氣口 30‧‧‧排氣裝置 32‧‧‧微波產生器 34‧‧‧調諧器 36‧‧‧波導管 38‧‧‧模式轉換器 40‧‧‧冷卻套 42‧‧‧介電體板 44‧‧‧槽板 44a‧‧‧槽孔 44b‧‧‧槽孔 44p‧‧‧槽對 50‧‧‧中央導入部 50a‧‧‧導管 50b‧‧‧噴射器 52‧‧‧周邊導入部 52i‧‧‧周邊導入口 52p‧‧‧管 180‧‧‧平坦面 181‧‧‧第1凹部 181a‧‧‧內側錐面 181b‧‧‧底面 181c‧‧‧外側錐面 182‧‧‧第2凹部 182a‧‧‧內側面 182b‧‧‧底面
圖1係表示一實施形態之被加工物之處理方法之流程圖。 圖2(a)係於圖1所示方法之準備階段製作出之被加工物之局部放大剖視圖，圖2(b)係應用圖1所示方法之步驟ST1之被加工物之局部放大剖視圖，圖2(c)係執行圖1所示方法之步驟ST1後之狀態下的被加工物之局部放大剖視圖，圖2(d)係執行圖1所示方法之步驟ST2後之狀態下的被加工物之局部放大剖視圖。 圖3係概略表示可用以實施圖1所示方法之電漿處理裝置之圖。 圖4係表示槽板之一例之俯視圖。 圖5係表示介電窗之一例之俯視圖。 圖6係沿著圖5之VI-VI線之剖視圖。 圖7係表示於圖5所示之介電窗上設置有圖4所示之槽板之狀態之俯視圖。 圖8係表示圖1所示方法之步驟ST4之一實施形態之流程圖。 圖9(a)係執行圖1所示方法之步驟ST3後之狀態下的被加工物之局部放大剖視圖，圖9(b)係執行圖8所示步驟ST41後之狀態下的被加工物之局部放大剖視圖，圖9(c)係執行圖8所示步驟ST43後之狀態下的被加工物之局部放大剖視圖，圖9(d)係執行圖8所示步驟ST42及步驟ST43後之狀態下的被加工物之局部放大剖視圖。
STa‧‧‧步驟
ST1‧‧‧步驟
ST2‧‧‧步驟
ST3‧‧‧步驟
ST4‧‧‧步驟

Claims (7)

  1. 一種被加工物之處理方法，其中，上述被加工物具有：基底區域；第1凸部及第2凸部，其等係由矽形成，以自上述基底區域突出之方式延伸，且於該基底區域上排列於一方向；第1氮化區域，其包含矽及氮，且設置於上述第1凸部之頂部上；第2氮化區域，其包含矽及氮，且設置於上述第2凸部之頂部上；有機區域，其包含碳，且以覆蓋上述第1凸部、上述第2凸部、上述第1氮化區域、及上述第2氮化區域之方式設置；及遮罩，其以使於上述第1凸部及上述第1氮化區域上延伸之上述有機區域之部分區域露出之方式設置於該有機區域上；且該處理方法包含以下步驟：以去除上述有機區域之上述部分區域而使上述第1氮化區域露出之方式對上述有機區域進行蝕刻；於藉由對上述有機區域進行蝕刻之上述步驟而自上述被加工物製作出之中間產物之表面上，共形(conformal)形成矽氧化膜；以使上述第1氮化區域之上表面露出之方式對上述矽氧化膜進行蝕刻；及相對於上述矽氧化膜及上述第1凸部，選擇性且各向同性地蝕刻上述第1氮化區域。
  2. 如請求項1之被加工物之處理方法，其中上述矽氧化膜係藉由原子層沈積法而形成。
  3. 如請求項1之被加工物之處理方法，其中於對上述第1氮化區域進行蝕刻之上述步驟中，執行1次以上包含以下步驟之程序：藉由含氫氣體之電漿，對包含上述第1氮化區域之表面之上述第1氮化區域之至少一部分進行改質，自該第1氮化區域之該至少一部分形成改質區域；及藉由含氟氣體之電漿，對上述改質區域進行蝕刻。
  4. 如請求項3之被加工物之處理方法，其中上述程序執行複數次，且至少於包含使上述第1凸部露出之時間點之期間執行的程序包含以下步驟：藉由含氧氣體之電漿，使包含上述第1凸部之表面之該第1凸部之一部分氧化。
  5. 如請求項4之被加工物之處理方法，其中執行對上述第1氮化區域之至少一部分進行改質之上述步驟之期間與執行使第1凸部之一部分氧化之上述步驟之期間互不相同。
  6. 如請求項1至5中任一項之被加工物之處理方法，其中於對上述有機區域進行蝕刻之上述步驟中，以使上述第1凸部周圍之上述有機區域之上表面之高度方向的位置與上述第1氮化區域和上述第1凸部之間之邊界之高度方向的位置相同，或低於該邊界之該高度方向的該位置之方式對上述有機區 域進行蝕刻。
  7. 如請求項1至5中任一項之被加工物之處理方法，其中對上述有機區域進行蝕刻之上述步驟、形成矽氧化膜之上述步驟、對上述矽氧化膜進行蝕刻之上述步驟、及對上述第1氮化區域進行蝕刻之上述步驟均於上述被加工物收容於單個電漿處理裝置之單個腔室中之狀態下執行。
TW108104908A 2018-02-19 2019-02-14 被加工物之處理方法 TWI818953B (zh)

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7090521B2 (ja) * 2018-09-26 2022-06-24 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160197160A1 (en) * 2014-07-18 2016-07-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of forming spacers for a gate of a transistor
US20170294519A1 (en) * 2016-04-07 2017-10-12 Globalfoundries Inc. Integrated circuit structure having thin gate dielectric device and thick gate dielectric device
US20170345655A1 (en) * 2016-05-27 2017-11-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for producing patterns

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480610B1 (ko) * 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US7977249B1 (en) * 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
US8569125B2 (en) * 2011-11-30 2013-10-29 International Business Machines Corporation FinFET with improved gate planarity
JP2015037091A (ja) 2013-08-12 2015-02-23 東京エレクトロン株式会社 エッチング方法
US8980758B1 (en) * 2013-09-17 2015-03-17 Applied Materials, Inc. Methods for etching an etching stop layer utilizing a cyclical etching process
JP6243722B2 (ja) * 2013-12-10 2017-12-06 東京エレクトロン株式会社 エッチング処理方法
JP6496320B2 (ja) * 2013-12-30 2019-04-03 キャノン・ナノテクノロジーズ・インコーポレーテッド サブ２０ｎｍの図案の均一なインプリントパターン転写方法
JP6059165B2 (ja) * 2014-02-19 2017-01-11 東京エレクトロン株式会社 エッチング方法、及びプラズマ処理装置
US9196499B2 (en) * 2014-03-26 2015-11-24 Globalfoundries Inc. Method of forming semiconductor fins
JP6494424B2 (ja) * 2015-05-29 2019-04-03 東京エレクトロン株式会社 エッチング方法
CN106571336B (zh) * 2015-10-12 2020-04-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN106847698B (zh) * 2015-12-07 2019-09-27 中芯国际集成电路制造(上海)有限公司 半导体器件以及改善半导体器件性能的方法
US10026827B2 (en) * 2016-04-10 2018-07-17 United Microelectronics Corp. Method for fabricating semiconductor device
US10008414B2 (en) * 2016-06-28 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for widening Fin widths for small pitch FinFET devices
JP6757624B2 (ja) * 2016-08-12 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160197160A1 (en) * 2014-07-18 2016-07-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of forming spacers for a gate of a transistor
US20170294519A1 (en) * 2016-04-07 2017-10-12 Globalfoundries Inc. Integrated circuit structure having thin gate dielectric device and thick gate dielectric device
US20170345655A1 (en) * 2016-05-27 2017-11-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for producing patterns

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