CN106847698B - 半导体器件以及改善半导体器件性能的方法 - Google Patents
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Abstract
一种半导体器件以及改善半导体器件性能的方法，改善半导体器件性能的方法包括：对栅极结构两侧的基底进行非晶化离子注入形成具有非晶层，包括第一非晶层、第二非晶层、以及第三非晶层，第一非晶层位于栅极结构下方的部分基底内；刻蚀去除第二非晶层以及位于第二非晶层下方的第二厚度的基底，在非晶层中形成第一凹槽，在第一凹槽下方形成相互贯穿的第二凹槽以及第三凹槽；在第三凹槽内填充满有机材料层；对第二凹槽侧壁进行刻蚀以形成sigma形凹陷；在第一凹槽、具有sigma形凹陷的第二凹槽、以及第三凹槽内填充满应力层。本发明提高了沟道区受到的应力，使得半导体器件的载流子迁移率得到提高，改善半导体器件的电学性能。
Description
技术领域
本发明涉及半导体制作技术领域，特别涉及一种半导体器件以及改善半导体器件性能的方法。
背景技术
随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能。
现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS晶体管中的电子，PMOS晶体管中的空穴)迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。
目前，采用嵌入式锗硅(Embedded SiGe)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS晶体管的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力，以提高PMOS晶体管的性能。采用嵌入式碳硅(Embedded SiC)技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS晶体管的源区和漏区；形成所述碳硅材料是为了引入硅和碳硅之间晶格失配形成的拉应力，以提高NMOS晶体管的性能。
嵌入式锗硅技术或嵌入式碳硅技术的引入在一定程度上可以提高半导体器件的载流子迁移率，但是在实际应用中发现，半导体器件的载流子迁移率仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件以及改善半导体器件性能的方法，提高半导体器件的载流子迁移率。
为解决上述问题，本发明提供一种改善半导体器件性能的方法，包括：提供基底，所述基底表面形成有栅极结构；对所述栅极结构两侧的基底进行非晶化离子注入，在所述栅极结构两侧的基底内形成具有第一厚度的非晶层，所述非晶层包括逐渐远离栅极结构的第一非晶层、与所述第一非晶层相邻接的第二非晶层、以及与所述第二非晶层相邻接的第三非晶层，其中，所述第一非晶层位于栅极结构下方的部分基底内；刻蚀去除所述第二非晶层以及位于第二非晶层下方的第二厚度的基底，在所述非晶层中形成第一凹槽，在所述第一凹槽下方形成相互贯穿的第二凹槽以及第三凹槽，其中，所述第三凹槽位于第二凹槽下方；在所述第三凹槽内填充满有机材料层；在形成所述有机材料层之后，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷；去除所述有机材料层；在所述第一凹槽、具有sigma形凹陷的第二凹槽、以及第三凹槽内填充满应力层。
可选的，所述非晶化离子注入的注入离子为硅离子或锗离子。
可选的，所述第一厚度为2纳米至6纳米。
可选的，所述第二厚度为8纳米至10纳米；所述第二凹槽的深度为6纳米至8纳米。
可选的，所述第一非晶层的宽度尺寸为1纳米至2纳米；所述第三非晶层的宽度尺寸为1纳米至2纳米。
可选的，形成所述非晶层的工艺步骤包括：形成覆盖所述栅极结构顶部表面和侧壁表面、以及基底表面的第二图形层，所述第二图形层内具有第一开口，所述第一开口暴露出栅极结构两侧的基底表面；以所述第二图形层为掩膜，对所述栅极结构两侧的基底进行所述非晶化离子注入。
可选的，所述非晶化离子注入的工艺参数包括：注入能量为3kev至6kev，注入剂量为1E14atom/cm2至5E15atom/cm2，注入角度为0度至20度。
可选的，以所述具有第一开口的第二图形层为掩膜，刻蚀去除所述第二非晶层以及位于第二非晶层下方的第二厚度的基底。
可选的，在形成所述应力层之前，对所述第一非晶层以及第三非晶层进行晶化处理，所述晶化处理适于使第一非晶层以及第三非晶层的材料转化为单晶态材料。
可选的，所述有机材料层的材料为ODL材料、BARC材料或DUO材料。
可选的，采用旋转涂覆工艺形成所述有机材料层；采用灰化工艺去除所述有机材料层。
可选的，采用各向同性刻蚀工艺，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷。
可选的，所述各向同性刻蚀工艺为湿法刻蚀，刻蚀液体为四甲基氢氧化铵溶液。
可选的，在形成所述应力层之前，还包括步骤：在所述第三凹槽底部和侧壁表面、具有sigma形凹陷的第二凹槽侧壁表面、以及第一凹槽侧壁表面形成扩散阻挡层。
可选的，采用外延工艺形成所述扩散阻挡层；所述扩散阻挡层的材料为掺杂有碳离子或者锗离子的硅。
可选的，采用外延工艺形成所述应力层。
可选的，所述应力层的材料为SiGe、SiB、SiGeB、SiC、SiP或SiCP。
可选的，所述应力层的材料为SiP或SiCP时，在形成应力层的过程中原位自掺杂P离子，其中，P离子浓度为1E21atom/cm3至5E22atom/cm3。
可选的，所述基底包括衬底以及位于衬底表面的分立的鳍部。
可选的，所述基底包括第一区域和第二区域，其中，所述第一区域和第二区域的区域类型不同。
本发明还提供一种半导体器件，包括：基底，所述基底表面形成有栅极结构；位于所述栅极结构两侧基底内的第一凹槽；位于所述第一凹槽下方的第二凹槽、以及位于所述第二凹槽下方的第三凹槽，其中，所述第一凹槽、第二凹槽以及第三凹槽相互贯穿，且所述第二凹槽侧壁具有伸入至栅极结构下方基底内的sigma型凹陷；填充满所述第一凹槽、具有sigma型凹陷的第二凹槽、以及第三凹槽的应力层。
可选的，所述第一凹槽深度为2纳米至6纳米；所述第二凹槽的深度为6纳米至8纳米；所述第三凹槽的深度为8纳米至10纳米；所述sigma型凹陷伸入至栅极结构下方基底内的宽度尺寸为1纳米至2纳米。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的改善半导体器件性能的方法的技术方案中，对栅极结构两侧的基底进行非晶化离子注入，在栅极结构两侧的基底内形成具有第一厚度的非晶层，所述非晶层包括逐渐远离栅极结构的第一非晶层、第二非晶层以及第三非晶层，且所述第一非晶层位于栅极结构下方的部分基底内；刻蚀去除第二非晶层以及位于第二非晶层下方的第二厚度的基底，在所述非晶层中形成第一凹槽，在所述第一凹槽下方形成相互贯穿的第二凹槽以及第三凹槽，其中，所述第三凹槽位于第二凹槽下方；然后在第三凹槽内填充满有机材料层；接着，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷，由于有机材料层的阻挡作用，所述刻蚀工艺不会对第三凹槽进行刻蚀，且由于第一非晶层和第二非晶层的阻挡作用，所述刻蚀工艺不会对第一凹槽侧壁进行刻蚀，避免sigma形凹陷过于靠近基底表面，还避免sigma形凹陷过于远离基底表面，使得形成的sigma形凹陷与沟道区的距离较近，进而使得应力层对沟道区施加的应力作用得到提高，改善半导体器件的载流子迁移率。并且，由于仅对第二凹槽进行刻蚀以形成sigma形凹陷，使得形成的sigma形凹陷伸入至栅极结构下方基底内的宽度尺寸较小，栅极结构下方基底被刻蚀去除的量相对较少，尤其对于鳍式场效应管而言，栅极结构下方的鳍部被刻蚀去除的量较少，避免栅极结构下方的鳍部发生断裂问题。
进一步，所述第一非晶层的宽度尺寸为1纳米至2纳米；所述第三非晶层的宽度尺寸为1纳米至2纳米，使得在刻蚀第二凹槽侧壁的过程中，所述第一非晶层和第三非晶层起到较强的刻蚀阻挡作用，避免所述刻蚀工艺对第一凹槽侧壁进行刻蚀。
更进一步，所述应力层的材料为SiP或SiCP时，在形成应力层的过程中原位自掺杂P离子，其中，P离子浓度为1E21atom/cm3至5E22atom/cm3，所述P离子对应力层的晶格常数产生影响，使得应力层的晶格常数与沟道区晶格常数之差进一步增加，从而进一步提高沟道区受到的应力作用，进一步提高半导体器件的载流子迁移率。
附图说明
图1至图14为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的载流子迁移率有待提高。
经研究发现，通常在栅极结构两侧的鳍部内形成方形凹槽或U形凹槽，然后在所述方形凹槽或U形凹槽内填充满应力层，位于方形凹槽或U形凹槽内的应力层对沟道区施加的应力作用有限，从而使得相应形成的半导体器件的载流子迁移率提高的程度有限。
为了使应力层对沟道区施加的应力作用增强，通常对方形凹槽或U形凹槽进行各向同性刻蚀，期望在所述凹槽侧壁形成sigma形凹陷，然而，形成的sigma形凹陷易对栅极结构下方的沟道区尺寸造成不良影响，使得形成的应力层对沟道区的应力作用仍有限。进一步研究发现，在鳍式场效应管的形成工艺中，若进一步对所述方形凹槽或U形凹槽进一步进行各向同性刻蚀，期望在所述凹槽侧壁形成sigma形凹陷时，容易导致栅极结构下方的鳍部宽度尺寸变得过小甚至导致栅极结构下方的鳍部断裂等问题。分析其原因，主要是由于：由于方形凹槽或U形凹槽的尺寸较大，对所述方形凹槽或U形凹槽进行各向同性刻蚀时，形成的sigma形凹陷伸入至栅极结构下方鳍部内的尺寸过大，继而导致栅极结构下方的鳍部宽度尺寸变得过小甚至断裂等问题。
为此，本发明提供一种改善半导体器件性能的方法，对栅极结构两侧的基底进行非晶化离子注入，在所述栅极结构两侧的基底内形成具有第一厚度的非晶层，所述非晶层包括逐渐远离栅极结构的第一非晶层、与所述第一非晶层相邻接的第二非晶层、以及与所述第二非晶层相邻接的第三非晶层，其中，所述第一非晶层位于栅极结构下方的部分基底内；刻蚀去除所述第二非晶层以及位于第二非晶层下方的第二厚度的基底，在所述非晶层中形成第一凹槽，在所述第一凹槽下方形成相互贯穿的第二凹槽以及第三凹槽，其中，所述第三凹槽位于第二凹槽下方；在所述第三凹槽内填充满有机材料层；在形成所述有机材料层之后，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷；去除所述有机材料层；在所述第一凹槽、具有sigma形凹陷的第二凹槽、以及第三凹槽内填充满应力层。由于仅对第二凹槽侧壁进行刻蚀形成sigma形凹陷，所述sigma形凹陷伸入至栅极结构下方基底内的宽度尺寸较小，避免所述sigma形凹陷对沟道区造成不良影响，且所述sigma形凹陷与基底表面之间具有一定的距离，使得所述sigma形凹陷与沟道区之间的距离较近，因此本发明形成的应力层对沟道区施加的应力作用得到提高，形成的半导体器件的载流子迁移率得到增加。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图14为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
参考图1，提供基底。
所述基底包括第一区域(未标示)和第二区域(未标示)，所述第一区域为NMOS区域或PMOS区域，所述第二区域为NMOS区域或PMOS区域。本实施例中，以形成的半导体器件为CMOS器件为例，所述第一区域和第二区域的区域类型不同，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
本实施例中，以形成的半导体器件为鳍式场效应管为例，所述基底包括：衬底101、以及位于衬底101表面的鳍部102。
在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。
本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层103以所述硬掩膜层103为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102。
在一个实施例中，形成所述硬掩膜层103的工艺步骤包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层103；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-alignedDouble Patterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
本实施例中，在形成所述鳍部102之后，保留位于鳍部102顶部表面的硬掩膜层103。所述硬掩膜层103的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层103顶部表面能够作为平坦化工艺的停止位置，起到保护鳍部102顶部的作用。
本实施例中，所述鳍部102的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的侧壁还能够与衬底表面相垂直，即鳍部的顶部尺寸等于底部尺寸。
参考图2，形成覆盖所述衬底101表面以及鳍部102表面的隔离膜104，所述隔离膜104顶部高于硬掩膜层103顶部。
在形成所述隔离膜104之前，还包括步骤：对所述衬底101和鳍部102进行氧化处理，在所述衬底101表面以及鳍部102表面形成线性氧化层。所述隔离膜104为后续形成隔离层提供工艺基础；所述隔离膜104的材料为绝缘材料，例如为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离膜104的材料为氧化硅。
为了提高形成隔离膜104工艺的填孔(gap-filling)能力，采用流动性化学气相沉积(FCVD，Flowable CVD)或高纵宽比化学气相沉积工艺(HARP CVD)，形成所述隔离膜104。
在形成所述隔离膜104之后，还包括步骤：对所述隔离膜104进行退火处理，提高所述隔离膜104的致密度。
参考图3，去除部分厚度的隔离膜104(参考图2)形成隔离层114，所述隔离层114位于衬底101表面且覆盖鳍部102部分侧壁表面，所述隔离层114顶部低于鳍部102顶部。
所述隔离层114的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层114的材料为氧化硅。
在一个实施例中，采用干法刻蚀工艺，刻蚀去除部分厚度的隔离膜104。在另一实施例中，采用湿法刻蚀工艺，刻蚀去除部分厚度的隔离膜104。
还包括步骤：刻蚀去除所述硬掩膜层103(参考图2)。
参考图4，在所述基底表面形成栅极结构105。
所述第一区域基底表面形成有栅极结构105，所述第二区域基底表面也形成有栅极结构105。本实施例中，所述第一区域和第二区域的栅极结构105为相互连接的，在其他实施例中，第一区域和第二区域的栅极结构还能够为相互独立的。
本实施例中，所述栅极结构105位于部分隔离层114表面，且所述栅极结构横跨鳍部102，覆盖鳍部102部分顶部表面和侧壁表面。
在一个实施例中，所述栅极结构105为伪栅结构(dummy gate)，在后续会去除所述栅极结构105，在所述栅极结构105所在的位置重新形成半导体器件的实际栅极结构。所述栅极结构105为单层结构或叠层结构，所述栅极结构105包括伪栅层，或者所述栅极结构105包括伪氧化层以及位于伪氧化层表面的伪栅层，其中，伪栅层的材料为多晶硅或无定形碳，所述伪氧化层的材料为氧化硅或氮氧化硅。所述栅极结构105还能够包括位于伪栅层侧壁表面的侧墙(未图示)。
在另一实施例中，所述栅极结构105还能够为半导体器件的实际栅极结构，所述栅极结构105包括栅介质层以及位于栅介质层表面的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。所述栅极结构105还能够包括位于栅电极层侧壁表面的侧墙(未图示)。
以所述栅极结构105为伪栅结构为例，形成所述栅极结构的工艺步骤包括：在所述隔离层114表面形成栅极膜，所述栅极膜横跨鳍部102，且覆盖鳍部102顶部表面和侧壁表面；在所述栅极膜顶部表面形成第一图形层106；以所述第一图形层106为掩膜，图形化所述栅极膜形成栅极结构105。
本实施例中，所述第一图形层106的材料为氮化硅；在形成所述栅极结构105之后，保留位于栅极结构105顶部表面的第一图形层106，所述第一图形层106起到保护栅极结构105顶部表面的作用，防止栅极结构105的图形形貌发生变化。
后续会在第一区域基底内形成第一应力层，在第二区域基底内形成第二应力层。本实施例中，以后续先在第二区域基底内形成第二应力层、后在第一区域基底内形成第一应力层作为示例，如无特别说明，后续工艺步骤提供的示意图为第二区域沿鳍部102延伸方向的剖面结构示意图。
参考图5，形成覆盖所述栅极结构105顶部和侧壁表面、以及基底表面的第二图形层107。
后续图形化所述第二图形层107，使得图形化后的第二图形层107暴露出第二区域栅极结构105两侧的基底表面。
本实施例中，所述第二图形层107覆盖栅极结构105侧壁表面以及第一图形层106顶部表面和侧壁表面，所述第二图形层107还位于隔离层114表面，且覆盖鳍部102顶部表面和侧壁表面。
所述第二图形层107的材料为氧化硅、氮化硅、氮氧化硅或氮化硼中的一种或多种。本实施例中，所述第二图形层107的材料为氮化硅，所述第二图形层107的厚度为100埃至500埃。
参考图6，在所述第二区域栅极结构105两侧的第二图形层107内形成第一开口108，所述第一开口108暴露出第二区域栅极结构105两侧的部分基底表面。
本实施例中，所述第一开口108暴露出第二区域栅极结构105两侧的部分鳍部102表面，后续会沿所述第一开口108向下刻蚀第二区域栅极结构105两侧的鳍部102，从而在第二区域栅极结构105两侧的鳍部102内形成凹槽，接着，在所述凹槽内填充满第二应力层。
在一个实施例中，形成所述第一开口108的工艺步骤包括：在所述第二图形层107表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀位于第二区域栅极结构105两侧的第二图形层107，直至暴露出第二区域栅极结构105两侧的部分基底表面。在一具体实施例中，所述图形化的光刻胶层除暴露出待形成的第一开口所在区域外，还暴露出第二区域105栅极结构上方的区域，因此刻蚀位于第二区域栅极结构105两侧的第二图形层107过程中，还会刻蚀去除位于第二区域栅极结构105上方的第二图形层107。
所述第一开口108的尺寸可以根据实际工艺需求来确定。
参考图7，以所述具有第一开口108(参考图6)的第二图形层107为掩膜，对所述栅极结构两侧的基底进行非晶化离子注入，在所述栅极结构两侧的基底内形成具有第一厚度的非晶层。
本实施例中，对所述第二区域栅极结构105两侧的鳍部102进行非晶化离子注入，在所述第二区域栅极结构105两侧的鳍部102内形成具有第一厚度的非晶层。
所述非晶层包括：逐渐远离第二区域栅极结构105的第一非晶层111、与所述第一非晶层111相邻接的第二非晶层112、以及与所述第二非晶层112相邻接的第三非晶层113，其中，所述第一非晶层111位于第二区域栅极结构105下方的部分基底内，具体到本实施例中，所述第一非晶层111位于第二区域栅极结构105下方的部分鳍部102内。
所述非晶化离子注入的注入离子包括硅离子或锗离子中的一种或多种，通过注入离子的轰击作用，使得部分厚度的鳍部102的材料性能由单晶态转化为非晶态，从而在鳍部102内形成非晶层。
本实施例中，所述第一开口108暴露出第二非晶层112表面，且第三非晶层113位于第二图形层107下方。后续会刻蚀去除被第一开口108暴露出的第二非晶层112，而第一非晶层111以及第三非晶层113不会被刻蚀去除，从而使得在后续的各向同性刻蚀工艺中，所述第一非晶层111以及第三非晶层113能够起到阻挡刻蚀的作用，使得后续形成的具有sigma形凹陷的第二凹槽与鳍部102顶部表面之间具有一定的距离。
本实施例中，所述非晶层具有第一厚度，所述第一厚度不宜过薄，否则后续形成的sigma形凹陷与鳍部102顶部之间的距离过小，所述第一厚度也不宜过厚，否则后续形成的sigma形凹陷与鳍部102之间的距离过大。为了保证后续形成的具有sigma形凹陷位于第二区域栅极结构105下方的沟道区内，且sigma形凹陷对第二区域器件的应力作用影响较强，所述第一厚度为2纳米至6纳米。
若所述非晶层伸入第二区域栅极结构105下方的鳍部102内的宽度尺寸过小，则在后续的各向同性刻蚀工艺过程中，所述第一非晶层111起到的阻挡刻蚀的作用不足，使得形成的sigma形凹陷与鳍部102顶部之间的距离过小；若所述非晶层伸入第二区域栅极结构105下方的鳍部102内的宽度尺寸过大，则所述第一非晶层111会对第二区域沟道区的电学性能造成不良影响。为此，本实施例中，所述非晶层伸入第二区域栅极结构105下方的鳍部102内的宽度尺寸为1纳米至2纳米，即在沿第一非晶层111、第二非晶层112以及第三非晶层113排列的方向上，所述第一非晶层111的宽度尺寸为1纳米至2纳米。
同样的，所述非晶层伸入第二图形层107下方的鳍部102内的宽度尺寸也不宜过小。本实施例中，所述非晶层伸入第二图形层107下方的鳍部102内的宽度尺寸为1纳米至2纳米，即在沿第一非晶层111、第二非晶层112以及第三非晶层113排列的方向上，所述第三非晶层113的宽度尺寸为1纳米至2纳米。
根据第一厚度、第一非晶化层111的宽度尺寸以及第三非晶化层113的宽度尺寸，能够确定非晶化离子注入的工艺参数，例如，确定非晶化离子注入的注入离子能量、注入离子剂量以及注入角度等工艺参数。
本实施例中，所述非晶化离子注入的工艺参数包括：注入能量为3kev至6kev，注入剂量为1E14atom/cm2至5E15atom/cm2，注入角度为0度至20度。
参考图8，刻蚀去除所述第二非晶层112(参考图7)以及位于第二非晶层112下方的第二厚度的基底，在所述非晶层中形成第一凹槽121，在所述第一凹槽121下方形成相互贯穿的第二凹槽122以及第三凹槽123，其中，所述第三凹槽123位于第二凹槽122下方。
图8中，第一凹槽121、第二凹槽122以及第三凹槽123中以虚线作为分界线进行区分。
所述第一凹槽121、第二凹槽122以及第三凹槽123构成的凹槽的剖面形状为方形或U形，采用各向异性刻蚀工艺，刻蚀所述第二非晶层112以及位于第二非晶层112下方的第二厚度的基底。所述各向异性刻蚀工艺对单晶硅和对非晶硅的刻蚀选择比小，使得各向异性刻蚀工艺对第二非晶层112以及鳍部102的刻蚀速率几乎一致。
具体的，以所述具有第一开口108(参考图6)的第二图形层107为掩膜，刻蚀去除被所述第二图形层107暴露出的第二非晶层112，接着，采用各向异性刻蚀工艺刻蚀去除位于第二非晶层112下方的第二厚度的鳍部102。
在一个具体实施例中，所述各向异性刻蚀为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF4、SF6和Ar，CF4流量为50sccm至100sccm，SF6流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。
所述第二厚度可以根据实际工艺需要确定，且所述第二凹槽122的深度不宜过小，否则后续难以形成sigma形凹陷，所述第二凹槽122的深度也不宜过大，否则后续形成的sigma形凹陷与第二区域栅极结构105之间的距离过大。为此，本实施例中，所述第二凹槽122的深度为6纳米至8纳米，所述第二厚度为14纳米至18纳米，所述第三凹槽123的深度为8纳米至10纳米。
参考图9，在所述第三凹槽123(参考图8)内填充满有机材料层124。
在后续对所述第二凹槽122进行各向同性刻蚀时，所述各向同性刻蚀工艺对有机材料层124的刻蚀速率小甚至为零，且所述有机材料层124的材料还为易于被去除的材料。
本实施例中，所述有机材料层124的材料为ODL(Organic Dielectric Layer)材料、BARC(Bottom Anti-Reflective Coating)材料或DUO(Deep UV Light AbsorbingOxide)材料；采用旋转涂覆工艺形成所述有机材料层124。其中，所述DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。
所述有机材料层124的厚度与第三凹槽123的深度一致，本实施例中，所述有机材料层124的厚度为8纳米至10纳米。
参考图10，在形成所述有机材料层124之后，对所述第二凹槽122侧壁进行刻蚀以形成sigma形凹陷。
本实施例中，采用各向同性刻蚀工艺，对所述第二凹槽122侧壁进行刻蚀。由于所述第二凹槽122下方为有机材料层124，且所述第一凹槽121侧壁为第一非晶层111以及第三非晶层113，所述各向同性刻蚀工艺不会对有机材料层124、第一非晶层111以及第三非晶层113造成刻蚀，因此所述各向同性刻蚀工艺仅对第二凹槽122侧壁进行刻蚀。
所述各向同性刻蚀工艺对沿(100)晶面和(110)晶面的刻蚀塑料大于沿(111)晶面的刻蚀速率，因此，在所述各向同性刻蚀工艺完成后，在第二凹槽122侧壁形成sigma形凹陷，靠近第二区域栅极结构105的sigma形凹陷伸入至沟道区内，从而使得后续形成的第二应力层与沟道区之间的应力作用更强；且远离第二区域栅极结构105的sigma形凹陷的形成，有利于增加后续形成的第二应力层的体积，从而使得第二应力层对第二区域沟道区的应力作用进一步增强。
本实施例中，所述各向同性刻蚀工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为四甲基氢氧化铵(TMAH)溶液。
由前述分析可知，由于第一凹槽121侧壁表面形成有第一非晶层111和第三非晶层113，使得各向同性刻蚀工艺无法对第一凹槽121侧壁进行刻蚀，因此第一凹槽121侧壁不会形成sigma形凹陷，使得位于第二凹槽122侧壁的sigma形凹陷与鳍部102顶部具有一定的距离，进而使得sigma形凹陷对沟道区的应力大小起到的作用更显著，避免sigma形凹陷过于靠近鳍部102顶部表面。并且，由于第三凹槽123被有机材料层124所填充，因此第三凹槽123侧壁也不会形成sima形凹陷，使得本实施例形成的sigma形凹陷与鳍部102顶部的距离适中，避免形成的sigma形凹陷与鳍部102顶部之间的距离过远。
同时，由于第一非晶层111、第三非晶层113的阻挡作用，以及有机材料层124的阻挡作用，使得各向同性刻蚀工艺仅对第二凹槽122侧壁进行刻蚀，使得形成的sigma形凹陷伸入至栅极结构下方鳍部102内的宽度尺寸相对较小，因此在形成所述sigma形凹陷之后，栅极结构下方鳍部102的宽度尺寸仍较大，防止栅极结构下方的鳍部102宽度尺寸过小或发生断裂等问题，使得栅极结构下方的鳍部102保持良好的性能。
若直接对第一凹槽、第二凹槽和第三凹槽进行各向同性刻蚀以形成sigma形凹陷，则一方面，所述sigma形凹陷与鳍部顶部之间的距离较远，甚至导致sigma形凹陷不再位于沟道区内，则sigma形凹陷的形成对沟道区受到的应力作用起到的有益效果有限；另一方面，由于各向同性刻蚀工艺的刻蚀目标面积较大，使得形成的sigma形凹陷伸入至栅极结构下方鳍部内的宽度尺寸较大，栅极结构下方的鳍部被刻蚀去除的量较大，易造成栅极结构下方的鳍部发生断裂。
参考图11，去除所述有机材料层124(参考图10)。
本实施例中，采用灰化工艺去除所述有机材料层124，所述灰化工艺采用的气体包括O2。
参考图12，在所述第一凹槽121侧壁表面、具有sigma形凹陷的第二凹槽122侧壁表面、以及第三凹槽123侧壁表面和底部表面形成扩散阻挡层125。
本实施例中，采用外延工艺形成所述扩散阻挡层125。所述扩散阻挡层125的材料为掺杂有锗离子或碳离子的硅。
所述扩散阻挡层125的作用包括：后续形成的第二应力层中含有磷离子或硼离子，所述扩散阻挡层125有利于抑制磷离子或硼离子向沟道区内扩散，从而改善短沟道效应问题。
本实施例中，所述扩散阻挡层125的厚度为1纳米至2纳米，所述扩散阻挡层125中锗离子浓度为1E19atom/cm3至1E20atom/cm3，所述扩散阻挡层125中碳离子浓度为1E19atom/cm3至1E21atom/cm3。
在形成所述扩散阻挡层125之前或者在形成所述扩散阻挡层125的过程中，还包括步骤：对所述第一非晶层111(参考图11)以及第三非晶层113(参考图11)进行晶化处理，所述晶化处理适于使第一非晶层111以及第三非晶层113的材料转化为单晶态材料。
所述晶化处理的作用在于：使第一凹槽121侧壁的材料性能由非晶态转化为单晶态，为在第一凹槽121侧壁进行外延生长形成扩散阻挡层125以及第二应力层提供良好的界面基础，从而使得在第一凹槽121侧壁形成的扩散阻挡层125、以及后续在第一凹槽121内形成的第二应力层的材料性能趋于单晶态，提高后续形成的第二应力层的质量。所述晶化处理能够为烘焙处理(bake)，烘焙处理的处理温度为750摄氏度至850摄氏度。
参考图13至图14，图13为在图12基础上的示意图，图14为沿垂直于鳍部102延伸方向切割的剖面结构示意图，在所述第一凹槽121(参考图12)、具有sigma形凹陷的第二凹槽122(参考图12)、以及第三凹槽123(参考图12)内填充满第二应力层126。
所述第二应力层126的材料为SiGe、SiB、SiGeB、SiC、SiP或SiCP。
在一个实施例中，第二区域为NMOS区域时，所述第二应力层126的材料为SiC、SiP或SiCP，所述第二应力层126为NMOS区域的沟道区提供拉应力作用，从而提高NMOS区域载流子迁移率。在另一实施例中，第二区域为PMOS区域时，所述第二应力层126的材料为SiGe、SiB或SiGeB，所述第二应力层126为PMOS区域的沟道区提供压应力作用。
以第二区域为NMOS区域作示范性说明，所述第二应力层126的材料为SiC、SiP或SiCP。
本实施例中，所述第二应力层126的材料为SiCP或SiP，其中，P离子浓度为1E21atom/cm3至5E22atom/cm3，采用选择性外延工艺形成所述第二应力层126，且在形成所述第二应力层126的过程中，原位自掺杂P离子，且由于第二应力层126中磷离子浓度较高，使得P离子对第二应力层126材料的晶格常数产生影响，使得形成的第二应力层126对第二区域的沟道区提供拉应力作用。
并且，由于第二凹槽122侧壁具有sigma形凹陷，使得第二应力层126与第二区域沟道区的距离更近，所述第二应力层126对第二区域沟道区施加的拉应力作用更强，提高第二区域形成的器件的电子迁移率。
在另一实施例中，所述第二区域为PMOS区域时，所述第二应力层126的材料为SiGe、SiGeB或SiB。采用选择性外延工艺形成所述第二应力层126。所述第二应力层126的材料为SiGeB或SiB时，在形成所述第二应力层126的过程中，原位自掺杂B离子，使得B离子对第二应力层126材料的晶格常数产生影响，使得形成的第二应力层126对第二区域I的沟道区提供压应力作用。并且，由于第二凹槽122侧壁具有sigma形凹陷，使得第二应力层126与第二区域沟道区的距离更近，所述第二应力层126对第二区域沟道区施加的压应力作用更强，提高第二区域形的器件的空穴迁移率。
后续还包括步骤：对所述第一区域栅极结构105两侧的基底进行非晶化离子注入，在所述第一区域栅极结构105两侧的基底内形成具有第一厚度的非晶层，所述非晶层包括逐渐远离栅极结构的第一非晶层、与所述第一非晶层相邻接的第二非晶层、以及与所述第二非晶层相邻接的第三非晶层，其中，所述第一非晶层位于第一区域栅极结构105下方的部分基底内；刻蚀去除所述第二非晶层以及位于第二非晶层下方的第二厚度的基底，在所述非晶层中形成第一凹槽，在所述第一凹槽下方形成相互贯穿的第二凹槽以及第三凹槽，其中，所述第三凹槽位于第二凹槽下方；在所述第三凹槽内填充满有机材料层；在形成所述有机材料层之后，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷；接着，去除所述有机材料层；在所述第一凹槽、具有sigma形凹陷的第二凹槽、以及第三凹槽内填充满第一应力层，其中，所述第一应力层的应力类型与第二应力层126的应力类型相反。
本发明还提供一种半导体器件，参考图13及图14，所述半导体器件包括：
基底，所述基底表面形成有栅极结构105；
位于所述栅极结构105两侧基底内的第一凹槽；
位于所述第一凹槽下方的第二凹槽、以及位于所述第二凹槽下方的第三凹槽，其中，所述第一凹槽、第二凹槽以及第三凹槽相互贯穿，且所述第二凹槽侧壁具有伸入至栅极结构下方基底内的sigma型凹陷；
填充满所述第一凹槽、具有sigma型凹陷的第二凹槽、以及第三凹槽的应力层。
以下将对提供的半导体器件进行详细说明。
所述基底包括衬底101以及位于衬底101表面的鳍部102。在其他实施例中，所述基底还能够为平面基底。本实施例中，所述基底包括第一区域和第二区域，其中，第一区域和第二区域的区域类型不同，所述第一区域为PMOS区域或NMOS区域，所述第二区域为PMOS区域或NMOS区域。
本实施例以第二区域为NMOS区域，第一区域为PMOS区域为例。第二区域栅极结构105两侧的基底内具有第一凹槽，所述第一凹槽的剖面形状为方形，所述第一凹槽的深度为2纳米至6纳米。所述第二凹槽深度为6纳米至8纳米，所述第二凹槽侧壁的sigma型凹陷伸入至栅极结构105下方基底内的宽度尺寸为1纳米至2纳米，具体到本实施例中，所述第二凹槽侧壁的sigma型凹陷伸入至栅极结构105下方的鳍部102内。所述第三凹槽的深度为8纳米至10纳米。上述深度设置以及宽度尺寸设置，使得第二凹槽与基底表面之间的距离适中，避免第二凹槽中的sigma型凹陷与基底表面之间的距离过近或过远，且第二凹槽中sigma型凹陷与沟道区之间的距离较近，从而提高应力层对沟道区施加的应力作用。并且，所述第二凹槽中sigma型凹陷伸入至栅极结构105下方鳍部102内的宽度尺寸较小，使得栅极结构105下方鳍部102保持良好的性能，防止鳍部102发生断裂。
需要说明的是，本实施例仅示出了第二区域栅极结构105两侧的基底内的第一凹槽、第二凹槽以及第三凹槽，实际上第一区域栅极结构105两侧的基底内也具有第一凹槽、第二凹槽以及第三凹槽。
本实施例中示出的应力层为位于第二区域栅极结构105两侧的第二应力层126，所述第二应力层126的材料为SiC、SiP或SiCP。所述应力层还包括：位于第一区域栅极结构105两侧的第一应力层，所述第一应力层的材料为SiGe、SiGeB或SiB。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种改善半导体器件性能的方法，其特征在于，包括：
提供基底，所述基底表面形成有栅极结构；
对所述栅极结构两侧的基底进行非晶化离子注入，在所述栅极结构两侧的基底内形成具有第一厚度的非晶层，所述非晶层包括逐渐远离栅极结构的第一非晶层、与所述第一非晶层相邻接的第二非晶层、以及与所述第二非晶层相邻接的第三非晶层，其中，所述第一非晶层位于栅极结构下方的部分基底内；
刻蚀去除所述第二非晶层以及位于第二非晶层下方的第二厚度的基底，在所述非晶层中形成第一凹槽，在所述第一凹槽下方形成相互贯穿的第二凹槽以及第三凹槽，其中，所述第三凹槽位于第二凹槽下方；
在所述第三凹槽内填充满有机材料层；
在形成所述有机材料层之后，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷；
去除所述有机材料层；
在所述第一凹槽、具有sigma形凹陷的第二凹槽、以及第三凹槽内填充满应力层。
2.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述非晶化离子注入的注入离子为硅离子或锗离子。
3.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述第一厚度为2纳米至6纳米。
4.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述有机材料层的厚度为8纳米至10纳米；所述第二凹槽的深度为6纳米至8纳米。
5.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述第一非晶层的宽度尺寸为1纳米至2纳米；所述第三非晶层的宽度尺寸为1纳米至2纳米。
6.如权利要求1所述改善半导体器件性能的方法，其特征在于，形成所述非晶层的工艺步骤包括：形成覆盖所述栅极结构顶部表面和侧壁表面、以及基底表面的第二图形层，所述第二图形层内具有第一开口，所述第一开口暴露出栅极结构两侧的基底表面；以所述第二图形层为掩膜，对所述栅极结构两侧的基底进行所述非晶化离子注入。
7.如权利要求1或6所述改善半导体器件性能的方法，其特征在于，所述非晶化离子注入的工艺参数包括：注入能量为3kev至6kev，注入剂量为1E14atom/cm2至5E15atom/cm2，注入角度为0度至20度。
8.如权利要求6所述改善半导体器件性能的方法，其特征在于，以所述具有第一开口的第二图形层为掩膜，刻蚀去除所述第二非晶层以及位于第二非晶层下方的第二厚度的基底。
9.如权利要求1所述改善半导体器件性能的方法，其特征在于，在形成所述应力层之前，对所述第一非晶层以及第三非晶层进行晶化处理，所述晶化处理适于使第一非晶层以及第三非晶层的材料转化为单晶态材料。
10.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述有机材料层的材料为ODL材料、BARC材料或DUO材料。
11.如权利要求1所述改善半导体器件性能的方法，其特征在于，采用旋转涂覆工艺形成所述有机材料层；采用灰化工艺去除所述有机材料层。
12.如权利要求1所述改善半导体器件性能的方法，其特征在于，采用各向同性刻蚀工艺，对所述第二凹槽侧壁进行刻蚀以形成sigma形凹陷。
13.如权利要求12所述改善半导体器件性能的方法，其特征在于，所述各向同性刻蚀工艺为湿法刻蚀，刻蚀液体为四甲基氢氧化铵溶液。
14.如权利要求1所述改善半导体器件性能的方法，其特征在于，在形成所述应力层之前，还包括步骤：在所述第三凹槽底部和侧壁表面、具有sigma形凹陷的第二凹槽侧壁表面、以及第一凹槽侧壁表面形成扩散阻挡层。
15.如权利要求14所述改善半导体器件性能的方法，其特征在于，采用外延工艺形成所述扩散阻挡层；所述扩散阻挡层的材料为掺杂有碳离子或者锗离子的硅。
16.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述应力层的材料为SiGe、SiB、SiGeB、SiC、SiP或SiCP。
17.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述应力层的材料为SiP或SiCP时，在形成应力层的过程中原位自掺杂P离子，其中，P离子浓度为1E21atom/cm3至5E22atom/cm3。
18.如权利要求1所述改善半导体器件性能的方法，其特征在于，所述基底包括衬底以及位于衬底表面的分立的鳍部。
19.一种半导体器件，其特征在于，所述半导体器件由权利要求1～18任意一项所述的方法形成，包括：
基底，所述基底表面形成有栅极结构；
位于所述栅极结构两侧基底内的第一凹槽；
位于所述第一凹槽下方的第二凹槽、以及位于所述第二凹槽下方的第三凹槽，其中，所述第一凹槽、第二凹槽以及第三凹槽相互贯穿，且所述第二凹槽侧壁具有伸入至栅极结构下方基底内的sigma型凹陷；
填充满所述第一凹槽、具有sigma型凹陷的第二凹槽、以及第三凹槽的应力层。
20.如权利要求19所述半导体器件，其特征在于，所述第一凹槽深度为2纳米至6纳米；所述第二凹槽的深度为6纳米至8纳米；所述第三凹槽的深度为8纳米至10纳米；所述sigma型凹陷伸入至栅极结构下方基底内的宽度尺寸为1纳米至2纳米。
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