JP5569354B2 - キャパシタおよび半導体装置 - Google Patents
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Description
図1Aは、第1の実施形態によるMIMキャパシタ10の構成を示す平面図、図1Bは前記図1Aの平面図中、線A−A’に沿った断面図、図1Cは前記図1Aの平面図中、線B−B’に沿った断面図、図1Dは前記図1Aの平面図中、線C−C’に沿った断面図、図1Eは前記図1Aの平面図中、線D−D’に沿った断面図を示す。
図11は第2の実施形態によるMIMキャパシタ20の構成を示す平面図である。また図12は前記MIMキャパシタ20の電極パターンの配列を示す平面図である。なおMIMキャパシタ20の断面図は、先の実施形態によるMIMキャパシタ10の断面図と同様であり、説明を省略する。
図15A〜図15Dは、第3の実施形態によるMIMキャパシタ30の構成を示す。ここで図15Aは前記MIMキャパシタ30を示す平面図、図15Bは前記MIMキャパシタ30の、図15A中の線A−A’に沿った断面図を、図15Cは図15Aの線B−B’に沿った断面図を、図15Dは図15Aの線C−C’に沿った断面図を示す。図中、先に説明した部分に対応する部分には対応する参照符号を付し、説明を省略する。
図16A〜図16Dは、第4の実施形態によるMIMキャパシタ40の構成を示す。ここで図16Aは前記MIMキャパシタ40を示す平面図、図16Bは前記MIMキャパシタ40の、図16A中線A−A’に沿った断面図を、図16Cは図16A中、線B−B’に沿った断面図を示す。図中、先に説明した部分に対応する部分には対応する参照符号を付し、説明を省略する。
図17A〜図17Dは、第5の実施形態によるMIMキャパシタ50の構成を示す。ここで図17Aは前記MIMキャパシタ40を示す平面図、図17Bは前記MIMキャパシタ40の、図17A中線A−A’に沿った断面図を、図17Cは図17A中、線B−B’に沿った断面図を示す。図中、先に説明した部分に対応する部分には対応する参照符号を付し、説明を省略する。
図18A〜図18Gは、第6の実施形態によるMIMキャパシタ60の構成を示す。このうち図18Aは平面図を、図18Bは図18A中、線A−A’に沿った断面図を、図18Cは図18A中、線B−B’に沿った断面図を、図18Dは図18A中、線C−C’に沿った断面図を示す。図中、先に説明した部分に対応する部分には対応する参照符号を付し、説明を省略する。
図19A〜図19Eは、第7の実施形態によるMIMキャパシタ70の構成を示す。このうち図19Aは平面図を、図19Bは図19A中、線A−A’に沿った断面図を、図19Cは図19A中、線B−B’に沿った断面図を、図19Dは図19A中、線C−C’に沿った断面図を示す。また図19Eは、MIMキャパシタンス70の最下層を示す平面図である。図中、先に説明した部分に対応する部分には対応する参照符号を付し、説明を省略する。
図20は、第8の実施形態による半導体装置80の構成を示す断面図である。
図21は、上記半導体装置80を使って構成した回路の例として、4ビットA/D変換器110の回路図を示す。
(付記1)
平面上に交互に配列した、直線状で第1の長さを有し第1の方向に延在する第1の電極パターンと、直線状で前記第1の長さより短い第2の長さを有し、前記第1の方向に延在する第2の電極パタ―ンと、
前記第1の電極パターンに第1の電圧を、第1のビアプラグを介して供給する第1の配線パタ―ンと、
前記第2の電極パターンに第2の電圧を、第2のビアプラグを介して供給する第2の配線パタ―ンと、を備え、
前記第1および第2の電極パターンをそれぞれの前記第1の方向で比較した場合、前記第1の電極パターンの第1の端部が、前記第1の端部に対応する前記第2の電極パターンの第2の端部よりも突出しており、前記第1の電極パターンの前記第1の端部に対向する第3の端部が、前記第3の端部に対応する前記第2の電極パターンの第4の端部よりも突出している構成を有するキャパシタ。
(付記2)
前記第1の電極パターンと前記第2の電極パターンとは同一の幅を有し、前記幅と同一の間隔で交互に配列されており、前記第1の端部は前記第2の端部に対し、前記第1および第2の電極パターンの間隔に対して3倍以上の距離だけ突出することを特徴とする付記1記載のキャパシタ。
(付記3)
前記第1の端部は前記第2の端部に対し、前記第1および第2の電極パターンの間隔に対して3.6倍以上の距離だけ突出することを特徴とする付記2記載のキャパシタ。
(付記4)
前記第1および第2の電極パタ―ンは1μm〜100μmの範囲の同一長さを有し、前記幅および間隔は、10nm〜200nmの範囲であることを特徴とする付記2または3記載のキャパシタ。
(付記5)
前記第2の配線パタ―ンは、前記第2の電極パタ―ンに一つおきに前記第2の電圧を、前記第2のビアプラグを介して供給し、さらに前記第2の電極パターンの残りに第3の電圧を、第3のビアプラグを介して一つおきに供給する第3の配線を有することを特徴とする付記1〜4のうち、いずれか一項記載のキャパシタ。
(付記6)
前記第2の電極パタ―ンは、間に介在する第1の電極パターンを隔てて、その長手方向に交互にずらして配置されていることを特徴とする付記1〜5のうち、いずれか一項記載のキャパシタ。
(付記7)
前記第2の配線パタ―ンは前記第2の電極パターンに、前記第2の端部近傍に形成されたビアプラグにより電気的に接続されており、前記第3の配線パタ―ンは、前記第2の電極パターンから、これに隣接する第1の電極パターンを隔てて隣接する別の第2の電極パターンに、前記別の第2の電極パターンのうち第4の端部近傍に形成された別のビアプラグにより電気的に接続されており、前記第1の配線パタ―ンは前記第1の電極パターンの各々の中央部に、それぞれのビアプラグにより接続されることを特徴とする付記5または6記載のキャパシタ。
(付記8)
前記第1および第2の配線パタ―ンは、前記第1および第2の電極パタ―ンが形成された配線層の上方または下方の配線層に形成されることを特徴とする付記1〜7のうち、いずれか一項記載のキャパシタ。
(付記9)
前記第1および第2の電極パタ―ンは、順次積層された複数の配線層の各々に形成されており、一の配線層中における第1の電極パタ―ンは次の配線層中における次の第1の電極パタ―ンの直下に形成され、前記一の配線層中における第2の電極パタ―ンは、前記次の配線層中における次の第2の電極パタ―ンの直下に形成され、前記一の配線層中における前記第1の電極パタ―ンと前記次の配線層中における前記次の第1の電極パタ―ンとはビアプラグにより電気的に接続されており、前記一の配線層中における前記第2の電極パタ―ンと前記次の配線層中における前記次の第2の電極パタ―ンとは、別のビアプラグにより電気的に接続されていることを特徴とする付記8記載のキャパシタ。
(付記10)
前記第1および第2の配線パタ―ンは、前記複数の配線層のさらに上またはさらに下の配線層に形成されていることを特徴とする付記9記載のキャパシタ。
(付記11)
前記第1および第2の配線パタ―ンは、前記複数の配線層のさらに上の配線層、および前記複数の配線層のさらに下の配線層に形成されていることを特徴とする付記9記載のキャパシタ。
(付記12)
前記第1および第2の電極パターンは、順次積層された第1〜第3の配線層のうち、第1の配線層および第3の配線層に形成されており、前記第1の配線層中における前記第1の電極パタ―ンは、前記第3の配線層中における次の第1の電極パタ―ンの下方に形成され、前記第1の配線層中における前記第2の電極パタ―ンは、前記第3の配線層中における次の第2の電極パタ―ンの下方に形成され、前記第1の配線パタ―ンおよび前記第2の配線パタ―ンは前記第2の配線層中に形成されており、前記第1の配線パタ―ンは前記第1の配線層中の第1の電極パターンおよび前記第3の配線層中の第1の電極パターンに、それぞれのビアプラグにより電気的に接続されており、前記第2の配線パタ―ンは前記第1の配線層中の第2の電極パターンおよび前記第3の配線層中の第2の電極パターンに、それぞれのビアプラグにより電気的に接続されていることを特徴とする付記1〜7のうち、いずれか一項記載のキャパシタ。
(付記13)
前記第1および第2の配線パタ―ンは、前記複数の配線層のさらに上または下の配線層に形成されており、前記第1および第2の配線パタ―ンが形成された配線層には、前記第1および第2の配線層を避けて第1の接地パタ―ンが、前記第1の電極パターンに対応して形成されており、前記第1の接地パタ―ンが前記複数の配線層のさらに上層の配線層に形成されている場合には、前記複数の配線層のさらに下の配線層に、また前記第1の接地パタ―ンが前記複数の配線層のさらに下層の配線層に形成されている場合には、前記複数の配線層のさらに上層の配線層に、前記第1の電極パタ―ンに対応して、第2の接地パタ―ンが形成されていることを特徴とする付記9記載のMIMキャパシタ。
(付記14)
前記第1の接地パタ―ンは、前記第1および第2の配線パタ―ンに沿って、前記第1および第2の電極パターンを覆って延在し、また前記第2の接地パタ―ンは、前記第1および第2の電極パターンを覆って延在することを特徴とする付記13記載のキャパシタ。
(付記15)
多層配線構造を有し、前記多層配線構造中に、付記1〜14のうち、いずれか一項記載のキャパシタを、前記多層配線構造の一部として含むことを特徴とする半導体装置。
(付記16)
前記多層配線構造は、層間絶縁膜が第1の比誘電率を有する上部と、層間絶縁膜が前記第1の比誘電率よりも低い第2の比誘電率を有する下部とよりなり、前記キャパシタは前記上部に形成されていることを特徴とする付記15記載の半導体装置。
3A1,3A2,3B1,3B2,13A1,13A2,13B1,13B2,21A1,21A2,21B1,21B2,21B3,21B4 電極パターン端部
3C,22Gs,22Gt,22Gu,22Gv 接地パタ―ン
3b,3c 延出部
10,20,30,40,50,60,70 MIMキャパシタ
11,81 シリコン基板
12 熱酸化膜
13,14 層間絶縁膜
13C,14A,14B,22A,22B,22C,85A,85B,86A,86B,86C,87A,87B,88A,89A,90A 配線パタ―ン
13G 接地電極パターン
13a,13b,14a,14b バリアメタル膜
14Va,14Vb,14Va1,14Vb1,14Va2,14Vb2 ビアプラグ
31N,32N,33N,34N,35N,36N,37N,38N エッチングストッパ膜
31,32,33,34,35,36,37,88,89,90 層間絶縁膜
80 半導体装置
81,84,85,86,87 低誘電率層間絶縁膜
81A 素子領域
81a,81b ソース/ドレインエクステンション領域
81c,81d ソース/ドレイン領域
81B 素子分離領域
82 ゲート絶縁膜
83 ゲート電極
83a,83b 側壁絶縁膜
84P,84Q コンタクトプラグ
86P,86Q,87P,87Q ビアプラグ
91 パッシベーション膜
100 比較対照例MIMキャパシタ
110 A/D変換器
Claims (9)
- 平面上に交互に配列した、直線状で第1の長さを有し第1の方向に延在する第1の電極パターンと、直線状で前記第1の長さより短い第2の長さを有し、前記第1の方向に延在する第2の電極パターンと、
前記第1の電極パターンに第1の電圧を、第1のビアプラグを介して供給する第1の配線パターンと、
前記第2の電極パターンに第2の電圧を、第2のビアプラグを介して供給する第2の配線パターンと、を備え、
前記第1および第2の電極パターンをそれぞれの前記第1の方向で比較した場合、前記第1の電極パターンの第1の端部が、前記第1の端部に対応する前記第2の電極パターンの第2の端部よりも突出しており、前記第1の電極パターンの前記第1の端部に対向する第3の端部が、前記第3の端部に対応する前記第2の電極パターンの第4の端部よりも突出しており、
前記第2の配線パターンは、前記第2の電極パターンに一つおきに前記第2の電圧を、前記第2のビアプラグを介して供給し、さらに前記第2の電極パターンの残りに第3の電圧を、第3のビアプラグを介して供給する第3の配線を有することを特徴とするキャパシタ。 - 平面上に交互に配列した、直線状で第1の長さを有し第1の方向に延在する第1の電極パターンと、直線状で前記第1の長さより短い第2の長さを有し、前記第1の方向に延在する第2の電極パターンと、
前記第1の電極パターンに第1の電圧を、第1のビアプラグを介して供給する第1の配線パターンと、
前記第2の電極パターンに第2の電圧を、第2のビアプラグを介して供給する第2の配線パターンと、を備え、
前記第1および第2の電極パターンをそれぞれの前記第1の方向で比較した場合、前記第1の電極パターンの第1の端部が、前記第1の端部に対応する前記第2の電極パターンの第2の端部よりも突出しており、前記第1の電極パターンの前記第1の端部に対向する第3の端部が、前記第3の端部に対応する前記第2の電極パターンの第4の端部よりも突出しており、
前記第2の電極パターンは、間に介在する第1の電極パターンを隔てて、その長手方向に交互にずらして配置されていることを特徴とするキャパシタ。 - 平面上に交互に配列した、直線状で第1の長さを有し第1の方向に延在する第1の電極パターンと、直線状で前記第1の長さより短い第2の長さを有し、前記第1の方向に延在する第2の電極パターンと、
前記第1の電極パターンに第1の電圧を、第1のビアプラグを介して供給する第1の配線パターンと、
前記第2の電極パターンに第2の電圧を、第2のビアプラグを介して供給する第2の配線パターンと、を備え、
前記第1および第2の電極パターンをそれぞれの前記第1の方向で比較した場合、前記第1の電極パターンの第1の端部が、前記第1の端部に対応する前記第2の電極パターンの第2の端部よりも突出しており、前記第1の電極パターンの前記第1の端部に対向する第3の端部が、前記第3の端部に対応する前記第2の電極パターンの第4の端部よりも突出しており、
前記第1および第2の電極パターンは、順次積層された第1〜第3の配線層のうち、第1の配線層および第3の配線層に形成されており、前記第1の配線層中における前記第1の電極パターンは、前記第3の配線層中における次の第1の電極パターンの下方に形成され、前記第1の配線層中における前記第2の電極パターンは、前記第3の配線層中における次の第2の電極パターンの下方に形成され、前記第1の配線パターンおよび前記第2の配線パターンは前記第2の配線層中に形成されており、前記第1の配線パターンは前記第1の配線層中の第1の電極パターンおよび前記第3の配線層中の第1の電極パターンに、それぞれのビアプラグにより電気的に接続されており、前記第2の配線パターンは前記第1の配線層中の第2の電極パターンおよび前記第3の配線層中の第2の電極パターンに、それぞれのビアプラグにより電気的に接続されていることを特徴とするキャパシタ。 - 前記第1の電極パターンと前記第2の電極パターンとは同一の幅を有し、前記幅と同一の間隔で交互に配列されており、前記第1の端部は前記第2の端部に対し、前記第1および第2の電極パターンの間隔に対して3倍以上の距離だけ突出することを特徴とする請求項1〜3のうち、何れか一項記載のキャパシタ。
- 前記第1の端部は前記第2の端部に対し、前記第1および第2の電極パターンの間隔に対して3.6倍以上の距離だけ突出することを特徴とする請求項4記載のキャパシタ。
- 前記第1および第2の配線パターンは、前記第1および第2の電極パターンが形成された配線層の上方または下方の配線層に形成されることを特徴とする請求項1〜5のうち、いずれか一項記載のキャパシタ。
- 前記第1および第2の電極パターンは、順次積層された複数の配線層の各々に形成されており、一の配線層中における第1の電極パターンは次の配線層中における次の第1の電極パターンの直下に形成され、前記一の配線層中における第2の電極パターンは、前記次の配線層中における次の第2の電極パターンの直下に形成され、前記一の配線層中における前記第1の電極パターンと前記次の配線層中における前記次の第1の電極パターンとはビアプラグにより電気的に接続されており、前記一の配線層中における前記第2の電極パターンと前記次の配線層中における前記次の第2の電極パターンとは、別のビアプラグにより電気的に接続されていることを特徴とする請求項6記載のキャパシタ。
- 前記第1および第2の配線パターンは、前記複数の配線層のさらに上または下の配線層に形成されており、前記第1および第2の配線パターンが形成された配線層には、前記第1および第2の配線パターンを避けて第1の接地パターンが、前記第1の電極パターンに対応して形成されており、前記第1の接地パターンが前記複数の配線層のさらに上層の配線層に形成されている場合には、前記複数の配線層のさらに下の配線層に、また前記第1の接地パターンが前記複数の配線層のさらに下層の配線層に形成されている場合には、前記複数の配線層のさらに上層の配線層に、前記第1の電極パターンに対応して、第2の接地パターンが形成されていることを特徴とする請求項7記載のキャパシタ。
- 多層配線構造を有し、前記多層配線構造中に、請求項1〜8のうち、いずれか一項記載のキャパシタを、前記多層配線構造の一部として含むことを特徴とする半導体装置。
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