KR20220056084A - 트렌치 커패시터 수율 개선을 위한 트렌치 패턴 - Google Patents
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Abstract
본 개시의 다양한 실시 예는 수율 향상을 위한 트렌치 패턴을 가지는 트렌치 커패시터에 관한 것이다. 트렌치 커패시터는 기판 상에 있고 복수의 커패시터 세그먼트를 포함한다. 커패시터 세그먼트는 트렌치 패턴에 따라 기판 내로 연장되며 축 상에서 피치를 가지고 이격된다. 복수의 커패시터 세그먼트는 트렌치 커패시터의 에지에 있는 에지 커패시터 세그먼트와 트렌치 커패시터의 중심에 있는 중심 커패시터 세그먼트를 포함한다. 에지 커패시터 세그먼트는 중심 커패시터 세그먼트보다 더 큰 폭을 가지고/가지거나, 피치는 중심 커패시터 세그먼트에서보다 에지 커패시터 세그먼트에서 더 크다. 폭이 클수록 응력 흡수가 촉진되고 피치가 클수록 열팽창 응력이 가장 큰 경우 트렌치 커패시터의 에지에서 기판 강성이 증가하며, 이에 의해 수율 향상을 위해 기판 굽힘 및 트렌치 소손을 줄일 수 있다.
Description
관련 출원에 대한 참조
본 출원은 2020년 10월 27일에 출원된 미국 가출원 번호 제63/106,028호의 이익을 주장하며, 그 내용은 그 전체가 본 명세서에 참조로 포함된다.
집적 수동 소자(integrated passive device, IPD)는 반도체 기판 상에 집적된 하나 이상의 수동 소자(passive device)의 모음이다. 수동 소자는 예를 들어 커패시터, 저항기, 인덕터 등을 포함할 수 있다. IPD는 반도체 제조 공정을 사용하여 형성되며 집적 회로(integrated circuit, IC)로서 패키징된다. 이로 인해 개별 수동 소자에 비해 크기가 줄어들고 비용이 절감되며 기능 밀도가 증가한다. IPD는 무엇보다도 모바일 디바이스 및 애플리케이션 프로세서를 가진 애플리케이션을 찾습니다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면 다양한 피처가 축척에 따라 그려지지 않는다는 것을 유의한다. 사실, 논의의 명확성을 위해 다양한 피처의 치수를 임의로 늘리거나 줄일 수 있다.
도 1은 수율 향상을 위한 트렌치 패턴을 가지는 트렌치 커패시터의 일부 실시 예의 단면도를 도시한다.
도 2는 도 1의 트렌치 커패시터의 일부 대안적인 실시 예의 단면도를 도시하며 여기서 트렌치 커패시터는 추가 트렌치내 커패시터 세그먼트(in-trench capacitor segment) 및 추가 기판 세그먼트를 가진다.
도 3은 도 2의 트렌치내 커패시터 세그먼트의 일부 실시 예의 상부 레이아웃을 도시한다.
도 4a-4e는 도 3의 트렌치내 커패시터 세그먼트의 일부 대안적인 실시 예의 상부 레이아웃을 도시한다.
도 5-9는 트렌치 패턴이 변경되는, 도 2의 트렌치 커패시터의 일부 대안적인 실시 예의 단면도를 도시한다.
도 10은 도 2의 일부 대안적인 실시 예의 단면도를 도시하며 여기서 트렌치 커패시터가 트렌치내 커패시터 세그먼트에 걸쳐 확산된 복수의 트렌치 커패시터로 대체된다.
도 11-15는 피처가 제거되거나 추가되는 도 2의 트렌치 커패시터의 일부 대안적인 실시 예의 단면도를 도시한다.
도 16은 도 2의 트렌치 커패시터를 포함하는 집적 수동 소자(IPD) 패키지의 일부 실시 예의 단면도를 도시한다.
도 17은 도 16의 IPD 패키지를 포함하는 집적 팬-아웃 패키지 온 패키지(integrated fan-out package on package, InFO-PoP) 구조의 일부 실시 예의 단면도를 도시한다.
도 18은 도 2의 트렌치 커패시터를 포함하는 인터포저(interposer)의 일부 실시 예의 단면도를 도시한다.
도 19는 도 18의 인터포저를 포함하는 CoWoS(chip-on-wafer-on-substrate) 패키지를 도시한다.
도 20-31은 수율 향상을 위한 트렌치 패턴을 가지는 트렌치 커패시터를 형성하기 위한 방법의 일부 실시 예의 일련의 단면도를 도시한다.
도 32는 도 20-31의 방법의 일부 실시 예의 블록도를 도시한다.
도 1은 수율 향상을 위한 트렌치 패턴을 가지는 트렌치 커패시터의 일부 실시 예의 단면도를 도시한다.
도 2는 도 1의 트렌치 커패시터의 일부 대안적인 실시 예의 단면도를 도시하며 여기서 트렌치 커패시터는 추가 트렌치내 커패시터 세그먼트(in-trench capacitor segment) 및 추가 기판 세그먼트를 가진다.
도 3은 도 2의 트렌치내 커패시터 세그먼트의 일부 실시 예의 상부 레이아웃을 도시한다.
도 4a-4e는 도 3의 트렌치내 커패시터 세그먼트의 일부 대안적인 실시 예의 상부 레이아웃을 도시한다.
도 5-9는 트렌치 패턴이 변경되는, 도 2의 트렌치 커패시터의 일부 대안적인 실시 예의 단면도를 도시한다.
도 10은 도 2의 일부 대안적인 실시 예의 단면도를 도시하며 여기서 트렌치 커패시터가 트렌치내 커패시터 세그먼트에 걸쳐 확산된 복수의 트렌치 커패시터로 대체된다.
도 11-15는 피처가 제거되거나 추가되는 도 2의 트렌치 커패시터의 일부 대안적인 실시 예의 단면도를 도시한다.
도 16은 도 2의 트렌치 커패시터를 포함하는 집적 수동 소자(IPD) 패키지의 일부 실시 예의 단면도를 도시한다.
도 17은 도 16의 IPD 패키지를 포함하는 집적 팬-아웃 패키지 온 패키지(integrated fan-out package on package, InFO-PoP) 구조의 일부 실시 예의 단면도를 도시한다.
도 18은 도 2의 트렌치 커패시터를 포함하는 인터포저(interposer)의 일부 실시 예의 단면도를 도시한다.
도 19는 도 18의 인터포저를 포함하는 CoWoS(chip-on-wafer-on-substrate) 패키지를 도시한다.
도 20-31은 수율 향상을 위한 트렌치 패턴을 가지는 트렌치 커패시터를 형성하기 위한 방법의 일부 실시 예의 일련의 단면도를 도시한다.
도 32는 도 20-31의 방법의 일부 실시 예의 블록도를 도시한다.
본 개시는 이 개시의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예 또는 예를 제공한다. 본 개시를 단순화하기 위해 부품 및 배열의 특정 예가 아래에 설명된다. 물론 이것들은 단지 예일 뿐이며 제한하려는 의도는 없다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시 예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 디바이스는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향에서 회전될 수도 있음), 본 명세서에서 사된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
집적 수동 소자(IPD)는 기판 및 기판 상의 트렌치 커패시터를 포함할 수 있다. 트렌치 커패시터는 복수의 커패시터 전극 및 복수의 커패시터 유전체 층을 포함한다. 커패시터 전극 및 커패시터 유전체 층은 기판 위에 교대로 적층되고 복수의 트렌치내 커패시터 세그먼트를 정의한다. 트렌치내 커패시터 세그먼트는 기판 내로 연장되고 기판의 세그먼트에 의해 서로로부터 측면으로 분리된다. 트렌치내 커패시터 세그먼트와 기판 세그먼트는 평행하게 길쭉한 라인 형상의(line-shaped) 상부 레이아웃을 가지며 균일한 폭을 가진다.
트렌치 커패시터의 문제점은 기판, 커패시터 유전체 층 및 커패시터 전극이 상이한 열팽창 계수를 가질 수 있다는 것이다. 예를 들어, 트렌치 커패시터의 금속 재료는 기판보다 열팽창 계수가 더 높을 수 있다. 고온 공정 또는 고전압 공정 동안, 상이한 열팽창 계수로 인해 트렌치내 커패시터 세그먼트가 기판보다 더 빠르게 확장될 수 있다. 그 결과, 트렌치내 커패시터 세그먼트는 기판에 응력을 가할 수 있다. 트렌치 커패시터의 대칭 및 따라서 응력 패턴의 대칭으로 인해 트렌치 커패시터의 중심(center)에서 응력이 중립적이다. 그러나, 응력은 트렌치 커패시터의 중심으로부터 트렌치 커패시터의 에지로 트렌치내 커패시터 세그먼트와 기판 세그먼트가 연장되는 방향을 가로지르는 방향으로 증가한다. 응력은 특히 트렌치 커패시터의 에지에서 기판 세그먼트의 굽힘(bending) 및/또는 트렌치 소손(burnout)을 초래할 수 있다. 예를 들어, 트렌치 소손은 응력로 인한 커패시터 유전체 층의 얇아짐으로 인한 커패시터 유전체 층의 유전체 파괴(breakdown)에 대응할 수 있다. 더욱이, 응력은 기판 세그먼트와 트렌치 세그먼트가 점점 더 작아질수록 악화될 것으로 예상된다. 기판 세그먼트의 굽힘 및/또는 트렌치 소손은 결과적으로 벌크 제조 수율을 저하시킨다.
본 개시의 다양한 실시 예는 수율 향상을 위한 트렌치 패턴을 가지는 트렌치 커패시터를 형성하는 방법 및 결과적인 트렌치 커패시터에 관한 것이다. 일부 실시 예에 따르면, 트렌치 커패시터는 기판 상에 있고 복수의 트렌치내 커패시터 세그먼트를 포함한다. 복수의 트렌치내 커패시터 세그먼트는 트렌치 커패시터의 에지에 있는 에지 트렌치내 커패시터 세그먼트 및 트렌치 커패시터의 중심에 있는 중심 트렌치내 커패시터 세그먼트를 포함한다. 트렌치내 커패시터 세그먼트는 기판 내로 확장되며 축 상에서 피치를 가지고 이격된다. 에지 트렌치내 커패시터 세그먼트는 중심 트렌치내 커패시터 세그먼트보다 더 큰 폭을 가지고/가지거나, 피치가 중심 트렌치내 커패시터 세그먼트에서보다 에지 트렌치내 커패시터 세그먼트에서 더 크다.
에지 트렌치내 커패시터 세그먼트가 중심 트렌치내 커패시터 세그먼트보다 더 큰 폭을 가지는 경우, 에지 트렌치내 커패시터 세그먼트는 응력이 가장 큰 경우 응력 흡수를 위한 큰 갭을 가질 수 있다. 피치가 중심 트렌치내 커패시터 세그먼트에서보다 에지 트렌치내 커패시터 세그먼트에서 더 큰 경우, 기판이 더 단단하고 따라서 응력이 가장 큰 경우 구부러지는 경향이 적다. 따라서, 에지 트렌치내 커패시터 세그먼트가 더 큰 폭을 가지고/가지거나 피치가 에지 트렌치내 커패시터 세그먼트에서 더 크기 때문에, 기판의 굽힘 및/또는 트렌치 소손이 감소되어 벌크 제조 수율이 증가할 수 있다.
도 1을 참조하면, 수율 향상을 위한 트렌치 패턴을 가지는 트렌치 커패시터(102)의 일부 실시 예의 단면도(100)가 제공된다. 트렌치 커패시터(102)는 집적 회로(IC), IPD 또는 어떤 다른 적절한 구조일 수 있거나 그 일부일 수 있다. 트렌치 커패시터(102)는 기판(104) 위에 놓이고 복수의 트렌치내 커패시터 세그먼트(106)를 가진다. 트렌치내 커패시터 세그먼트(106)는 축(A)을 따라 피치(P)를 가지고 측 방향으로 분리되고 트렌치 패턴에 따라 돌출되거나 그렇지 않으면 기판(104) 내로 연장된다. 또한, 트렌치내 커패시터 세그먼트(106)는 기판(104) 내로 리세스된 개별 갭(108)을 정의한다. 대안적인 실시 예에서, 갭(108) 중 하나, 일부 또는 모두가 생략된다.
트렌치 커패시터(102)와 유사하게, 기판(104)은 복수의 기판 세그먼트(110)를 가진다. 기판 세그먼트(110)는 축(A)을 따라 측 방향으로 분리된다. 또한, 기판 세그먼트(110)는 트랜치내 커패시터 세그먼트(106)를 분리하기 위하여 트렌치내 커패시터 세그먼트(106) 사이에서 돌출되거나 그렇지 않으면 위쪽으로 연장된다. 예를 들어, 이웃하는 트렌치내 커패시터 세그먼트의 각 쌍에서 트렌치내 커패시터 세그먼트는 대응하는 기판 세그먼트에 의해 분리될 수 있다. 기판(104)은 예를 들어 벌크 실리콘 기판, 벌크 산화물 기판, 또는 어떤 다른 적절한 유형의 기판일 수 있다.
일부 실시 예에서, 트렌치내 커패시터 세그먼트(106)는 트렌치내 커패시터 핑거(finger)로서 간주될 수 있고, 기판 세그먼트(110)는 트렌치내 커패시터 핑거와 맞물리는 기판 핑거로서 간주될 수 있다. 또한, 일부 실시 예에서, 트렌치내 커패시터 세그먼트(106) 및 기판 세그먼트(110)는 라인 형상이고 위에서 아래로 볼 때 축(A)을 가로지르는 방향으로 평행하게 연장된다. 이러한 실시 예 중 적어도 일부에서, 트렌치내 커패시터 세그먼트(106) 및 기판 세그먼트(110)는 각각 트렌치내 커패시터 라인 및 기판 라인으로서 간주될 수 있다.
복수의 트렌치내 커패시터 세그먼트(106)는 한 쌍의 에지 트렌치내 커패시터 세그먼트(106e) 및 복수의 내부 트렌치내 커패시터 세그먼트(106i)를 포함한다. 에지 트렌치내 커패시터 세그먼트(106e)는 각각 트렌치 커패시터(102)의 대향 에지에 있고, 내부 트렌치내 커패시터 세그먼트(106i)는 에지 트렌치내 커패시터 세그먼트(106e) 사이에 있다. 에지 트렌치내 커패시터 세그먼트(106e)는 개별 커패시터 에지 폭(Wce)을 가지고, 내부 트렌치내 커패시터 세그먼트(106i)는 커패시터 에지 폭(Wce)보다 작은 개별 커패시터 내부 폭(Wci)을 가진다. 커패시터 에지 폭(Wce)은 동일하고 커패시터 내부 폭(Wci)은 동일하다. 다른 실시 예에서, 커패시터 에지 폭(Wce)은 상이하고/상이하거나, 커패시터 내부 폭(Wci)은 상이하다.
복수의 기판 세그먼트(110)는 한 쌍의 에지 기판 세그먼트(110e) 및 복수의 내부 기판 세그먼트(110i)를 포함한다. 에지 기판 세그먼트(110e)는 에지 트렌치내 커패시터 세그먼트(106e) 사이에 있고 각각 그 경계에 있고, 내부 기판 세그먼트(110i)는 에지 기판 세그먼트(110e) 사이에 있다. 에지 기판 세그먼트(110e)는 개별 기판 에지 폭(Wse)을 가지고, 내부 기판 세그먼트(110i)는 기판 에지 폭(Wse)보다 작은 개별 기판 내부 폭(Wsi)을 가진다. 기판 에지 폭(Wse)은 동일하고 기판 내부 폭(Wsi)은 동일하다. 다른 실시 예에서, 기판 에지 폭(Wse)은 상이하고/하거나, 기판 내부 폭(Wsi)은 상이하다. 기판 에지 폭(Wse)이 기판 내부 폭(Wsi)보다 크기 때문에, 피치(P)는 내부 기판 세그먼트(110i)에서보다 에지 기판 세그먼트(110e)에서 더 크다. 피치(P)는 에지 기판 세그먼트(110e)에서 동일하고 내부 기판 세그먼트(110i)에서 동일하다. 다른 실시 예에서, 피치(P)는 에지 기판 세그먼트(110e)에서 상이하고/하거나, 내부 기판 세그먼트(110i)에서 상이하다.
트렌치내 커패시터 세그먼트(106)는 기판 세그먼트(110)보다 더 큰 열팽창 계수를 가질 수 있어서, 트렌치내 커패시터 세그먼트(106)는 고온 공정 및/또는 고전압 공정 동안 기판 세그먼트(110)보다 더 많은 양만큼 팽창할 수 있다. 그 결과, 트렌치내 커패시터 세그먼트(106)는 기판 세그먼트(110)에 응력을 가할 수 있다. 응력은 트렌치 커패시터(102)의 대칭 및 따라서 응력 패턴의 대칭으로 인해 트렌치 커패시터(102)의 중심에서 중립이다. 그러나, 응력은 트렌치 커패시터(102)의 중심으로부터 축(A)을 따라 트렌치 커패시터(102)의 에지까지 증가한다. 에지 트렌치내 커패시터 세그먼트(106e)의 더 큰 폭과 에지 기판 세그먼트(110e)의 더 큰 폭이 없으면, 응력은 에지 기판 세그먼트(110e)의 굽힘 및/또는 에지 트렌치내 커패시터 세그먼트(106e)에서의 트렌치 소손을 야기할 수 있다.
기판 에지 폭(Wse)이 기판 내부 폭(Wsi)보다 크기 때문에, 에지 기판 세그먼트(110e)는 내부 기판 세그먼트(110i)보다 더 큰 강성(rigidity)을 가진다. 결과적으로, 에지 기판 세그먼트(110e)는 구부러지는 경향이 적고, 에지 트렌치내 커패시터 세그먼트(106e)에서의 트렌치 소손이 감소된다. 커패시터 에지 폭(Wce)이 커패시터 내부 폭(Wci)보다 크기 때문에, 에지 트렌치내 커패시터 세그먼트(106e)의 갭(108)은 내부 트렌치내 커패시터 세그먼트(106i)의 갭(108)보다 크다. 갭(108)은 응력 흡수를 용이하게 하고, 에지 트렌치내 커패시터 세그먼트(106e)에서의 더 큰 갭은 응력이 가장 큰 경우 트렌치 커패시터(102)의 에지에서 증가된 응력 흡수를 제공한다. 결과적으로, 에지 기판 세그먼트(110e)는 구부러지는 경향이 적고, 에지 트렌치내 커패시터 세그먼트(106e)에서의 트렌치 소손이 감소된다. 에지 트렌치내 커패시터 세그먼트(106e)의 더 큰 폭과 에지 기판 세그먼트(110e)의 더 큰 폭은 굽힘 및 트렌치 소손을 감소시키기 때문에, 벌크 제조 수율이 증가될 수 있다.
트렌치 커패시터(102)는 유전체 라이너 층(112), 커패시터 유전체 층(114) 및 한 쌍의 커패시터 전극(116)을 포함한다. 유전체 라이너 층(112), 커패시터 유전체 층(114) 및 커패시터 전극(116)은 적층되고 트렌치내 커패시터 세그먼트(106)를 정의한다. 커패시터 유전체 층(114)은 커패시터 전극(116) 사이에 있고, 커패시터 유전체 층(114) 및 커패시터 전극(116)은 유전체 라이너 층(112) 위에 놓인다. 유전체 라이너 층(112), 커패시터 유전체 층(114) 및 커패시터 전극(116)은 트렌치 커패시터(102)의 맨 아래로부터 트렌치 커패시터(102)의 상부까지 폭이 감소한다. 유전체 라이너 층(112)은 트렌치 커패시터(102)에 국한되고 커패시터 전극(116) 중 맨 아래 전극과 동일한 폭을 가진다. 다른 실시 예에서, 유전체 라이너 층(112)은 기판(104)의 상부를 뒤덮고 커패시터 전극(116) 중 맨 아래 전극보다 더 큰 폭을 가진다. 커패시터 유전체 층(114) 및 커패시터 전극(116) 중 상부 전극은 커패시터 전극(116) 중 맨 아래 전극의 폭보다 작은 동일한 폭을 가진다. 다른 실시 예에서, 커패시터 유전체 층(114) 및 커패시터 전극(116) 중 맨 아래 전극은 커패시터 전극(116) 중 상부 전극의 폭보다 더 큰 동일한 폭을 가진다.
유전체 라이너 층(112)은 예를 들어 실리콘 산화물 및/또는 어떤 다른 적절한 유전체(들)이거나 이를 포함할 수 있다. 커패시터 유전체 층(114)은 예를 들어, 실리콘 산화물, 고유전율(high k) 유전체 층, 어떤 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 고유전율 유전체 층은 예를 들어 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈럼 산화물, 티타늄 산화물, 어떤 다른 적합한 금속 산화물(들), 어떤 다른 적합한 고유전율 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 커패시터 전극(116)은 예를 들어, 도핑된 폴리실리콘, 티타늄 질화물, 탄탈럼 질화물, 알루미늄 구리, 어떤 다른 적절한 금속(들) 및/또는 전도성 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
일부 실시 예에서, 기판(104)은 실리콘이거나 이를 포함하고, 유전체 라이너 층(112)은 실리콘 산화물이거나 이를 포함하고, 커패시터 유전체 층(114)은 하프늄 산화물이거나 이를 포함하고, 커패시터 전극(116)은 티타늄 질화물이거나 이를 포함한다. 그러나, 다른 적절한 재료도 사용할 수 있다. 일부 실시 예에서, 커패시터 전극(116) 및 커패시터 유전체 층(114)은 유전체 라이너 층(112) 및 기판(104)보다 더 큰 열팽창 계수를 가진다. 예를 들어, 기판(104)은 약 2.5×10-6/K의 열팽창 계수를 가질 수 있고, 유전체 라이너 층(112)은 약 0.5×10-6/K의 열팽창 계수를 가질 수 있고, 커패시터 유전체 층(114)은 약 5.6×10-6/K의 열팽창 계수를 가질 수 있으며, 커패시터 전극(116)은 약 10.3×10-6/K의 열팽창 계수를 가질 수 있다. 그러나, 다른 적절한 열팽창 계수도 적용 가능하다. 일부 실시 예에서, 커패시터 에지 폭(Wce) 및 커패시터 내부 폭(Wci)은 각각 약 0.2-0.6 마이크로미터, 약 0.2-0.4 마이크로미터, 약 0.4-0.6 마이크로미터, 약 0.4 마이크로미터, 또는 약 0.3 마이크로미터이다. 그러나, 다른 적절한 값도 적용 가능하다.
도 1의 트렌치 레이아웃(예를 들어, 도 1의 트렌치내 커패시터 세그먼트(106)가 차지하는 영역)이 트렌치 커패시터(102)에 초점을 맞추고 있지만, 트렌치 레이아웃이 트렌치내 세그먼트를 가진 금속 절연체 금속(metal-insulator-metal, MIM) 구조를 사용하는 다른 적합한 디바이스에 적용 가능하다는 것을 이해해야 한다. 예를 들어, DRAM(dynamic random-access memory) 디바이스 및 MEMS(micro-electromechanical system) 디바이스는 이러한 MIM 구조를 가질 수 있다.
도 2를 참조하면, 도 1의 트렌치 커패시터(102)의 일부 대안적인 실시 예의 단면도(200)가 제공되며, 여기서 트렌치 커패시터(102)는 추가 트렌치내 커패시터 세그먼트(106) 및 추가 기판 세그먼트(110)를 가진다. 예를 들어, 5 개의 트렌치내 커패시터 세그먼트(106) 및 4 개의 기판 세그먼트(110) 대신에, 트렌치 커패시터(102)는 7 개의 트렌치내 커패시터 세그먼트(106) 및 6 개의 기판 세그먼트(110)를 가질 수 있다. 다른 실시 예에서, 트렌치 커패시터(102)는 N 개의 트렌치내 커패시터 세그먼트(106) 및 N-1 개의 기판 세그먼트(110)를 가질 수 있고, 여기서 N은 1보다 큰 정수 변수이다.
도 3을 참조하면, 도 2의 트렌치내 커패시터 세그먼트(106)의 일부 실시 예의 상부 레이아웃(300)이 제공된다. 예를 들어, 상부 레이아웃(300)은 도 2의 축(A)을 따라 취해질 수 있고/있거나 도 2의 단면도(200)는 예를 들어 도 3의 축(A)을 따라 취해질 수 있다. 트렌치내 커패시터 세그먼트(106) 및 기판 세그먼트(110)는 라인 형상이고 축(A)에 직교하거나 그렇지 않으면 가로지르는 방향으로 평행하게 연장된다. 또한, 기판(104)은 트렌치내 커패시터 세그먼트(106)에 개별적으로 트렌치내 커패시터 세그먼트(106)를 각각 둘러싸는 복수의 폐쇄 경로로 연장된다. 그 결과, 트렌치내 커패시터 세그먼트(106)는 도 3의 상부 레이아웃(300)에서 연결되지 않는다.
도 4a-4e을 참조하면, 도 3의 트렌치내 커패시터 세그먼트(106)의 일부 대안적인 실시 예의 상부 레이아웃(400A-400E)이 제공된다. 예를 들어, 상부 레이아웃(400A-400E) 중 임의의 것이 도 2에서 축(A)을 따라 취해질 수 있고/있거나 도 2의 단면도(200)가 예를 들어 도 4a-4e 중 임의의 것에서 축(A)을 따라 취해질 수 있다.
도 4a에서, 트렌치내 커패시터 세그먼트(106)는 복수의 행에 있다. 예를 들어, 트렌치내 커패시터 세그먼트(106)는 2 개의 행에 있을 수 있다. 다른 실시 예에서, 트렌치내 커패시터 세그먼트(106)는 더 많은 행에 있다.
도 4b에서, 트렌치내 커패시터 세그먼트(106)는 축(A)을 따라 구불구불한(serpentine) 트렌치 패턴으로 연결된다.
도 4c에서, 트렌치내 커패시터 세그먼트(106)는 기판 세그먼트(110)에 개별적으로 기판 세그먼트(110)를 각각 둘러싸는 복수의 폐쇄 경로로 연장되는 패턴으로 연결된다. 그 결과, 기판 세그먼트(110)는 도 4c의 상부 레이아웃(400C)에서 연결되지 않는다.
도 4d에서, 트렌치내 커패시터 세그먼트(106)는 길이 방향의 중심에서 연결된다. 트렌치내 커패시터 세그먼트(106)의 길이는 트렌치내 커패시터 세그먼트(106)가 평행하게 연장되는 방향의 치수에 대응한다. 위와 같이 이러한 방향은 축(A)에 직교하거나 그렇지 않으면 축(A)을 가로지른다.
도 4e에서, 트렌치내 커패시터 세그먼트(106)는 그리드 트렌치 패턴으로 연결된다. 그 결과, 기판 세그먼트(110)는 복수의 행과 복수의 열에 있고, 그리드 트렌치 패턴은 기판 세그먼트(110)에 개별적으로 기판 세그먼트(110)를 각각 둘러싸는 복수의 폐쇄 경로로 연장된다. 또한, 그리드 트렌치 패턴은 그리드 트렌치 패턴의 중심 주위로 90도 회전된다면 변경되지 않으므로, 그리드 트렌치 패턴은 회전 대칭을 갖는다. 회전 대칭 때문에, 도 2의 단면도(200)는 또한 축(A)에 직교하는 축(B)을 따라 취해질 수도있다.
도 5를 참조하면, 도 2의 트렌치 커패시터(102)의 일부 대안적인 실시 예의 단면도(500)가 제공되며, 여기서 기판 에지 폭(Wse) 및 기판 내부 폭(Wsi)이 동일하다. 다시 말해서 피치(P)는 트렌치 커패시터(102)의 중심으로부터 트렌치 커패시터(102)의 에지까지 균일하다. 또한, 커패시터 에지 폭(Wce)은 트렌치 커패시터(102)의 에지에서 응력 흡수를 향상시키기 위해 커패시터 내부 폭(Wci)보다 더 크게 유지된다. 전술한 바와 같이, 이것은 트렌치 커패시터(102)의 에지에서 기판 굽힘 및/또는 트렌치 소손을 완화할 수 있고 따라서 벌크 제조 수율을 증가시킬 수 있다.
도 6을 참조하면, 도 2의 트렌치 커패시터(102)의 일부 대안적인 실시 예의 단면도(600)가 제공되며, 여기서 커패시터 에지 폭(Wce) 및 커패시터 내부 폭(Wci)이 동일하다. 또한, 기판 에지 폭(Wse)은 트렌치 커패시터(102)의 에지에서 증가된 강성을 위해 기판 내부 폭(Wsi)보다 더 크게 유지된다. 전술한 바와 같이, 이것은 트렌치 커패시터(102)의 에지에서 기판 굽힘 및/또는 트렌치 소손을 완화할 수 있으며, 따라서 벌크 제조 수율을 증가시킨다.
도 7을 참조하면, 도 2의 트렌치 커패시터(102)의 일부 대안적인 실시 예의 단면도(700)가 제공되며, 여기서 트렌치내 커패시터 세그먼트(106)의 개별 커패시터 폭(Wc)이 트렌치 커패시터(102)의 중심으로부터 축(A)을 따라 트렌치 커패시터(102)의 에지까지 점진적으로 증가한다. 또한, 기판 세그먼트(110)의 개별 기판 폭(Ws)은 트렌치 커패시터(102)의 중심으로부터 축(A)을 따라 트렌치 커패시터(102)의 에지까지 점차적으로 증가한다. 다시 말해서, 피치(P)는 트렌치 커패시터(102)의 중심으로부터 축(A)을 따라 트렌치 커패시터(102)의 에지까지 점진적으로 증가한다.
커패시터 폭(Wc)에 초점을 맞추면, 중심 트렌치내 커패시터 세그먼트(106c)는 중심 트렌치내 커패시터 세그먼트(106c)에 이웃하고 사이에 중심 트렌치내 커패시터 세그먼트(106c)가 배열되는 제1 내부 트렌치내 커패시터 세그먼트(106i1)보다 더 작은 폭을 가진다. 제1 내부 트렌치내 커패시터 세그먼트(106i1)는 제1 내부 트렌치내 커패시터 세그먼트(106i1)에 각각 이웃하고 사이에 제1 내부 트렌치내 커패시터 세그먼트(106i1)가 배열되는 제2 내부 트렌치내 커패시터 세그먼트(106i2)보다 더 작은 폭을 가진다. 제2 내부 트렌치내 커패시터 세그먼트(106i2)는 제2 내부 트렌치내 커패시터 세그먼트(106i2)에 각각 이웃하고 사이에 제2 내부 트렌치내 커패시터 세그먼트(106i2)가 배열되는 에지 트렌치내 커패시터 세그먼트(106e)보다 더 작은 폭을 가진다. 제1 내부 트렌치내 커패시터 세그먼트(106i1)의 커패시터 폭(Wc)은 동일하고, 제2 내부 트렌치내 커패시터 세그먼트(106i2)의 커패시터 폭(Wc)은 동일하며, 에지 트렌치내 커패시터 세그먼트(106e)의 커패시터 폭(Wc)은 동일하다. 다른 실시 예에서, 제1 내부 트렌치내 커패시터 세그먼트(106i1)의 커패시터 폭(Wc)은 상이하고, 제2 내부 트렌치내 커패시터 세그먼트(106i2)의 커패시터 폭(Wc)은 상이하고, 에지 트렌치내 커패시터 세그먼트(106e)의 커패시터 폭(Wc)은 상이하거나 전술한 것의 임의의 조합이다.
기판 폭(Ws)에 초점을 맞추면, 중심 기판 세그먼트(110c)는 중심 기판 세그먼트(110c)에 각각 이웃하고 사이에 중심 기판 세그먼트(110c)가 배열되는 제1 내부 기판 세그먼트(110i1)보다 더 작은 폭을 가진다. 제1 내부 기판 세그먼트(110i1)는 제1 내부 기판 세그먼트(110i1)에 각각 이웃하고 사이에 제1 내부 기판 세그먼트(110i1)가 배열되는 에지 기판 세그먼트(110e)보다 더 작은 폭을 가진다. 중심 기판 세그먼트(110c)의 기판 폭(Ws)은 동일하고, 제1 내부 기판 세그먼트(110i1)의 기판 폭(Ws)은 동일하며, 에지 기판 세그먼트(110e)의 기판 폭(Ws)은 동일하다. 다른 실시 예에서, 중심 기판 세그먼트(110c)의 기판 폭(Ws)은 상이하고, 제1 내부 기판 세그먼트(110i1)의 기판 폭(Ws)은 상이하고, 에지 기판 세그먼트(110e)의 기판 폭(Ws)은 상이하거나, 전술한 것의 임의의 조합이다.
트렌치내 커패시터 세그먼트(106)는 기판 세그먼트(110)보다 더 큰 열팽창 계수를 가질 수 있어서, 트렌치내 커패시터 세그먼트(106)는 고온 공정 및/또는 고전압 공정 동안 기판 세그먼트(110)보다 더 많은 양만큼 팽창할 수 있다. 그 결과, 트렌치내 커패시터 세그먼트(106)는 기판 세그먼트(110)에 응력을 가할 수 있다. 트렌치 커패시터(102)의 대칭으로 인해 트렌치 커패시터(102)의 중심에서 응력이 중립적이다. 그러나, 응력은 트렌치 커패시터(102)의 중심으로부터 축(A)을 따라 트렌치 커패시터(102)의 에지까지 증가한다.
기판 폭(Ws)이 트렌치 커패시터(102)의 중심으로부터 트렌치 커패시터(102)의 에지까지 증가하기 때문에, 기판 세그먼트(110)는 트렌치 커패시터(102)의 중심으로부터 트렌치 커패시터(102)의 에지까지 강성이 증가한다. 그 결과, 기판 세그먼트(110)는 열팽창 응력이 증가함에 따라 강도가 증가한다. 이것은 기판 세그먼트(110)가 구부러질 가능성을 감소시키고 트렌치 소손의 가능성을 또한 감소시킨다. 커패시터 폭(Wc)이 트렌치 커패시터(102)의 중심으로부터 트렌치 커패시터(102)의 에지까지 증가하기 때문에, 트렌치 커패시터 세그먼트(106)의 갭(108)이 트렌치 커패시터(102)의 중심으로부터 트렌치 커패시터(102)의 에지까지 증가한다. 갭(108)은 응력 흡수를 용이하게 하고, 갭(108)의 증가하는 크기는 열팽창 응력이 증가함에 따라 증가하는 응력 흡수를 제공한다. 그 결과, 기판 세그먼트(110)는 구부러지는 경향이 적고 트렌치내 커패시터 세그먼트(106)에서의 트렌치 소손이 감소된다. 증가하는 커패시터 폭(Wc) 및 증가하는 기판 폭(Ws)은 기판 굽힘 및 트렌치 소손을 감소시키기 때문에, 벌크 제조 수율이 증가될 수 있다.
도 8을 참조하면, 도 7의 트렌치 커패시터(102)의 일부 대안적인 실시 예의 단면도(800)가 제공되며, 여기서 기판 폭(Ws)이 동일하다. 다시 말해서, 피치(P)는 트렌치 커패시터(102)의 중심으로부터 트렌치 커패시터(102)의 에지까지 균일하다. 또한, 커패시터 폭(Wc)은 응력이 증가함에 따라 향상된 응력 흡수를 위해 트렌치 커패시터(102)의 중심으로부터 트렌치 커패시터(102)의 에지까지 점진적으로 증가하면서 지속된다. 전술한 바와 같이, 이것은 기판 굽힘 및/또는 트렌치 소손을 완화할 수 있고 따라서 벌크 제조 수율을 증가시킬 수 있다.
도 9를 참조하면, 도 7의 트렌치 커패시터(102)의 일부 대안적인 실시 예의 단면도(900)가 제공되며, 여기서 커패시터 폭(Wc)이 동일하다. 그러나, 기판 폭(Ws)은 응력이 증가함에 따라 강화된 강성을 위해 트렌치 커패시터(102)의 중심으로부터 트렌치 커패시터(102)의 에지까지 점진적으로 증가하면서 지속된다. 전술한 바와 같이, 이것은 기판 굽힘 및/또는 트렌치 소손을 완화할 수 있고 따라서 벌크 제조 수율을 증가시킬 수 있다.
도 10을 참조하면, 도 2의 일부 대안적인 실시 예의 단면도(1000)가 제공되며, 여기서 트렌치 커패시터(102)가 트렌치내 커패시터 세그먼트(106)에 걸쳐 확산된 복수의 트렌치 커패시터(102)로 대체된다. 왼쪽에서 오른쪽으로, 트렌치 커패시터(102)는 각각 2 개의 트렌치내 커패시터 세그먼트, 하나의 트렌치내 커패시터 세그먼트, 3 개의 트렌치내 커패시터 세그먼트 및 하나의 트렌치내 커패시터 세그먼트를 포함한다. 대안적인 실시 예에서, 더 많거나 적은 트렌치 커패시터가 트렌치내 커패시터 세그먼트(106)에 걸쳐 확산된다. 또한, 대안적인 실시 예에서, 트렌치 커패시터(102)는 상이한 개수의 트렌치내 커패시터 세그먼트를 포함한다.
도 11을 참조하면, 도 2의 트렌치 커패시터(102)의 일부 대안적인 실시 예의 단면도(1100)가 제공되며, 여기서 갭(108)은 에지 트렌치내 커패시터 세그먼트(106e) 및 내부 트렌치내 커패시터 세그먼트(106i)로부터 제거된다.
도 12를 참조하면, 도 2의 트렌치 커패시터(102)의 일부 대안적인 실시 예의 단면도(1200)가 제공되며, 여기서 갭(108)은 내부 트렌치 커패시터 세그먼트(106i)로부터 제거되지만 에지 트렌치내 커패시터 세그먼트(106e)에서 지속된다. 에지 트렌치내 커패시터 세그먼트(106e)에서 갭(108)은 응력이 가장 큰 경우 트렌치 커패시터(102)의 에지에서 응력 흡수를 용이하게 한다.
도 13을 참조하면, 도 2의 트렌치 커패시터(102)의 일부 대안적인 실시 예의 단면도(1300)가 제공되며, 여기서 트렌치 커패시터(102)가 도핑된 웰(1302)을 더 포함한다. 도핑된 웰(1302)은 P 형 또는 N 형 도핑을 가진 기판(104)의 도핑된 반도체 영역에 대응한다. 그 후, 도핑된 웰(1302)은 커패시턴스 밀도를 증가시키기 위해 추가적인 커패시터 전극으로서 사용될 수 있다. 예를 들어, 도핑된 웰(1302), 유전체 라이너 층(112), 및 커패시터 전극(116) 중 맨 아래 전극은 제1 커패시터를 정의할 수 있는 반면, 커패시터 전극(116) 및 커패시터 유전체 층(114)은 제2 커패시터를 정의할 수 있다. 도핑된 웰(1302)과 커패시터 전극(116) 중 상부 전극을 트렌치 커패시터(102)의 제1 단자에 전기적으로 결합하고, 커패시터 전극(116) 중 맨 아래 전극을 트렌치 커패시터(102)의 제2 단자에 전기적으로 결합함으로써, 제1 및 제2 커패시터는 전기적으로 병렬로 결합된다. 이와 같이, 트렌치 커패시터(102)의 커패시턴스는 제1 및 제2 커패시터의 개별 커패시턴스의 합이다.
도 14를 참조하면, 도 2의 트렌치 커패시터(102)의 일부 대안적인 실시 예의 단면도(1400)가 제공되며, 여기서 유전체 라이너 층(112)은 커패시터 전극(116) 및 커패시터 유전체 층(114)보다 큰 폭으로 기판(104)의 상부를 뒤덮는다. 또한, 커패시터 유전체 층(114)과 커패시터 전극(116) 중 맨 아래 전극은 공통 폭을 공유한다.
도 15를 참조하면, 도 2의 트렌치 커패시터(102)의 일부 대안적인 실시 예의 단면도(1500)가 제공되며, 여기서 트렌치 커패시터(102)가 추가 커패시터 전극(116) 및 추가 커패시터 유전체 층(114)을 포함한다. 예를 들어, 2 개의 커패시터 전극(116) 및 하나의 커패시터 유전체 층(114) 대신에, 트렌치 커패시터(102)는 4 개의 커패시터 전극(116) 및 3 개의 커패시터 유전체 층(114)을 포함할 수 있다. 다른 실시 예에서, 트렌치 커패시터(102)는 M 개의 커패시터 전극(116) 및 M-1 개의 커패시터 유전체 층(114)을 가질 수 있고, 여기서 M은 1보다 큰 정수 변수이다.
커패시터 전극(116) 및 커패시터 유전체 층(114)은 대응물로서 도 2에 기술되어 있다. 또한, 커패시터 전극(116) 및 커패시터 유전체 층(114)은 유전체 라이너 층(112) 위에 교대로 적층된다. 커패시터 전극(116) 및 커패시터 유전체 층(114)은 트렌치 커패시터(102)의 맨 아래로부터 트렌치 커패시터(102)의 상부까지 감소하는 폭을 가진다. 또한, 각각의 커패시터 유전체 층은 일부 실시 예에서 바로 위에 있는 커패시터 전극과 실질적으로 동일한 폭을 가진다. 다른 실시 예에서, 각각의 커패시터 유전체 층은 바로 아래에 있는 커패시터 전극과 실질적으로 동일한 폭을 가진다.
도 3 및 4a-4e는 도 2와 관련하여 트렌치내 커패시터 세그먼트(106)의 상부 레이아웃을 설명하고 있지만, 상부 레이아웃은 도 5-15 중 임의의 것에 적용 가능하다는 것을 이해해야 한다. 예를 들어, 도 7의 트렌치내 커패시터 세그먼트(106)는 도 4b와 관련하여 설명된 바와 같이 구불구불한 트렌치 패턴으로 배열될 수 있다. 도 5-9는 트렌치 패턴이 변경되는 도 2의 변형을 설명하지만, 변형은 도 3, 4a-4e 및 10-15 중 임의의 것에 적용될 수 있음을 이해해야 한다. 도 10은 트렌치 커패시터(102)가 다수의 트렌치 커패시터(102)로 대체되는 도 2의 변형을 설명하지만, 이 변형은 도 3, 4a-4e, 5-9 및 10-15 중 임의의 것에 적용 가능하다는 것을 이해해야 한다. 도 11-15는 피처가 제거되거나 추가되는 도 2의 변형을 설명하지만, 임의의 변형 또는 그 조합이 도 3, 4a-4e 및 10-15 중 임의의 것에 적용될 수 있음을 이해해야 한다. 예를 들어, 갭(108)은 도 11과 관련하여 설명된 바와 같이 도 5로부터 제거될 수 있다.
도 16을 참조하면, 도 2의 트렌치 커패시터(102)를 포함하는 IPD 패키지의 일부 실시 예의 단면도(1600)가 제공된다. 상호 연결 구조(interconnect structure)(1602)는 트렌치 커패시터(102) 위에 놓이고 이에 전기적으로 결합된다. 상호 연결 구조(1602)는 복수의 컨택트(1604) 및 복수의 와이어(1606)를 포함한다. 컨택트(1604) 및 와이어(1606)는 커패시터 전극(116)에 대응하고, 컨택트(1604)는 와이어(1606)로부터 각각 커패시터 전극(116)으로 각각 연장된다. 컨택트(1604) 및 와이어(1606)는 금속 및/또는 어떤 다른 적절한 전도성 재료(들)이거나 이를 포함한다. 대안적인 실시 예에서, 복수의 추가 와이어 및 복수의 비아가 교대로 컨택트(1604) 위에 적층되고 컨택트(1604)에 전기적으로 결합된다.
유전체 구조는 컨택트(1604) 및 와이어(1606)를 둘러싼다. 유전체 구조는 층간 유전체(interlayer dielectric, ILD) 층(1608), 금속간 유전체(intermetal dielectric, IMD) 층(1610), 패시베이션 층(1612) 및 복수의 에칭 정지 층(1614)을 포함한다. 패시베이션 층(1612)은 IMD 층(1610) 및 와이어(1606) 위에 놓이고 에칭 정지 층(1614) 중 대응하는 것에 의해 IMD 층(1610)으로부터 분리된다. 또한, 패시베이션 층(1612)은 와이어(1606)에 개별적으로 와이어(1606)를 각각 노출시키는 개구(1616)를 정의한다. IMD 층(1610)은 ILD 층(1608) 및 컨택트(1604) 위의 와이어(1606)를 둘러싼다. 또한, IMD 층(1610)은 에칭 정지 층(1614) 중 대응하는 것에 의해 ILD 층(1608)으로부터 분리된다. ILD 층(1608)은 트렌치 커패시터(102) 위의 컨택트(1604)를 둘러싼다. 또한 ILD 층(1608)은 에칭 정지 층(1614) 중 대응하는 것에 의해 트렌치 커패시터(102)로부터 분리된다. 에칭 정지 층(1614)은 유전체이고, 각각은 바로 위에 놓인 유전체 층과 상이한 재료 유형일 수 있다. 예를 들어, 에칭 정지 층(1614) 중 상부 층은 패시베이션 층(1612)과 상이한 재료 유형이다.
하드 마스크(1618) 및 캡 구조(1620)는 유전체 구조의 밑에 있고 커패시터 전극(116) 중 상부 전극 상에 국한된다. 캡 구조(1620)는 하드 마스크(1618) 사이에 있으며 트렌치 커패시터(102)의 갭(108)을 부분적으로 채운다. 대안적인 실시 예에서, 캡 구조(1620)는 갭(108)을 완전히 채운다.
일부 실시 예에서, 캡 구조(1620)는 유전체이다. 예를 들어, 캡 구조(1620)는 실리콘 산화물 및/또는 어떤 다른 적절한 유전체(들)일 수 있다. 다른 실시 예에서, 캡 구조(1620)는 전도성이다. 예를 들어, 캡 구조(1620)는 순수/원소 티타늄, 어떤 다른 적합한 금속(들), 금속 재료, 티타늄 질화물, 탄탈럼 질화물, 어떤 다른 적합한 금속 질화물(들), 어떤 다른 적합한 전도성 재료(들), 또는 이들의 조합이거나 이를 포함할 수 있다. 일부 실시 예에서, 하드 마스크(1618)는 실리콘 질화물, 실리콘 산화물, 폴리머, 바닥 반사 방지 코팅(bottom anti-reflective coating, BARC), 어떤 다른 적절한 하드 마스크 재료(들), 또는 이들의 임의의 조합이거나 이를 포함한다.
도 17을 참조하면, 도 16의 IPD 패키지(이하 1702로 표시됨)를 포함하는 집적된 팬 아웃 패키지 온 패키지(InFO-PoP) 구조의 일부 실시 예의 단면도(1700)가 제공된다. IPD 패키지(1702)는 제1 범프 어레이(1708)를 가지는 집적된 팬 아웃 구조(1704)의 하부에 있다. 결과적으로, IPD 패키지(1702)의 트렌치 커패시터(102)는 또한 LSC(land-side capacitor)로 지칭될 수 있다.
집적된 팬 아웃 구조(1704)는 비아(1712)를 통한 몰딩 컴파운드(1710) 및 복수의 재분배 층(redistribution layer, RDL)(1714)을 포함한다. 몰딩 컴파운드(1710)는 제1 IC 칩 패키지(1716)의 측벽 상의 제1 IC 칩 패키지(1716)에 인접해 있고, RDL(1714)은 제1 범프 어레이(1708)와 제1 IC 칩 패키지(1716) 사이에 있다. 제1 IC 칩 패키지(1716)는 예를 들어 시스템 온 칩(SoC) 패키지 또는 어떤 다른 적절한 유형의 IC 칩 패키지일 수 있다. 관통 비아(1712)는 대응하는 RDL로부터 집적된 팬 아웃 구조(1704)의 상부 측에 있는 제2 범프 어레이(1718)까지 몰딩 화합물(1710)을 통해 연장된다. RDL(1714)은 팬 아웃 유전체 층(1720)에 있고 제1 범프 어레이(1708), 관통 비아(1712), 제1 IC 칩 패키지(1716)의 패드(1722), 및 IPD 패키지(1702)를 서로 연결하는 전도성 경로를 정의한다. IPD 패키지(1702)는 예를 들어 전도성 물질(1724)에 의해 대응하는 RDL에 전기적으로 결합될 수 있다.
제2 IC 칩 패키지(1726)는 제2 범프 어레이(1718)를 통해 집적된 팬 아웃 구조(1704) 위에 놓이고 이에 전기적으로 결합된다. 제2 IC 칩 패키지(1726)는 제1 IC 칩 패키지(1716)보다 큰 크기를 가지며, 예를 들어, DRAM 칩 패키지, 어떤 다른 적절한 유형의 메모리 칩 패키지, 또는 어떤 다른 적절한 유형의 IC 칩 패키지일 수 있다.
도 18을 참조하면, 도 2의 트렌치 커패시터(102)를 포함하는 인터포저의 일부 실시 예의 단면도(1800)가 제공된다. 인터포저는 인터포저 기판(1802), 인터포저 상호 연결 구조(1804) 및 관통 기판 비아(through substrate via, TSV)(1806)을 포함한다. 인터포저 기판(1802)은 TSV(1806) 및 트렌치 커패시터(102)를 수용한다. 또한, 인터포저 기판(1802)은 인터포저 상호 연결 구조(1804)의 밑에 있다. 인터포저 기판(1802)은 예를 들어 벌크 실리콘 기판 또는 어떤 다른 적절한 유형의 기판이거나 이를 포함할 수 있다.
인터포저 상호 연결 구조(1804)는 TSV(1806) 및 트렌치 커패시터(102) 위에 놓이고 이에 전기적으로 결합된다. 인터포저 상호 연결 구조(1804)는 복수의 와이어(1808) 및 복수의 비아(1810)를 포함한다. 와이어(1808) 및 비아(1810)는 교대로 적층되어, TSV(1806) 및 트렌치 커패시터(102)로부터 유도되는 전도성 경로를 정의한다. 또한, 와이어(1808) 및 비아(1810)는 인터포저 유전체 층(1812)에 교대로 적층된다. 인터포저 유전체 층(1812)은 인터포저 상호 연결 구조(1804)의 상부 와이어에 개별적으로, 인터포저 상호 연결 구조(1804)의 상부 와이어를 각각 노출시키는 개구(1814)를 정의한다.
도 19를 참조하면, 도 18의 인터포저(이하 1902로 표시됨)를 포함하는 CoWoS(chip-on-wafer-on-substrate) 패키지의 일부 실시 예의 단면도(1900)가 제공된다. 도 19는 인터포저(1902)가 복수의 TSV(1806) 및 복수의 트렌치 커패시터(102)를 포함하는 인터포저(1902)의 확대도를 제공한다는 점에 유의한다. 도 18은 예를 들어 박스(C) 내의 인터포저(1902)의 부분에 대응할 수 있다.
인터포저(1902)는 제1 범프 어레이(1906)에 의해 패키지 기판(1904) 위에 놓이고 이에 전기적으로 결합된다. 또한, 인터포저(1902)는 제2 범프 어레이(1910)에 의해 한 쌍의 IC 칩 패키지(1908)의 밑에 놓여 있고 이에 전기적으로 결합된다. IC 칩 패키지(1908)는 예를 들어 SoC 패키지 및 DRAM 패키지에 대응할 수 있다. 대안적으로, IC 칩 패키지(1908) 중 하나 또는 둘 모두는 다른 적절한 유형의 IC 패키지에 대응할 수 있다. 패키지 기판(1904)은 패키지 기판(1904)의 밑면상의 제1 범프 어레이(1906)로부터 제3 범프 어레이(1914)로의 전도성 경로를 정의하는 복수의 전도성 트레이스(1912)를 포함한다.
도 16-19는 도 2의 트렌치 커패시터(102)의 실시 예를 사용하여 도시되지만, 도 5-15 중 임의의 것에서 트렌치 커패시터(102)의 실시 예가 대안적으로 사용될 수 있다. 다시 말해서, 도 16-19 중 임의의 것에서 트렌치 커패시터(102)는 도 5-15 중 임의의 것의 트렌치 커패시터(102)로 대체될 수 있다.
도 20-31을 참조하면, 수율 향상을 위한 트렌치 패턴을 가지는 트렌치 커패시터를 형성하는 방법의 일부 실시 예의 일련의 단면도(2000-3100)가 제공된다. 이 방법은 도 15의 트렌치 커패시터의 실시 예를 사용하여 예시된다. 그러나, 이 방법은 또한 도 1, 2, 3, 4a-4e 및 5-14 중 임의의 것의 트렌치 커패시터의 실시 예 또는 트렌치 커패시터의 다른 적절한 실시 예를 형성하는 데에도 사용될 수 있다.
도 20의 단면도(2000)에 의해 예시된 바와 같이, 기판(104)은 트렌치 패턴(2002)으로 패터닝되어 복수의 트렌치 세그먼트(2004) 및 복수의 기판 세그먼트(110)를 형성한다. 일부 실시 예에서, 트렌치 세그먼트(2004)는 단면도(2000) 외부에서 분리되어 있고, 독립적인 트렌치로서 간주될 수 있다. 다른 실시 예에서, 트렌치 세그먼트(2004)는 단면도(2000) 외부에서 연결되어 있고 공통 트렌치의 부분으로서 간주될 수 있다. 기판(104)은 예를 들어 벌크 실리콘 기판, 벌크 산화물 기판, 또는 어떤 다른 적절한 유형의 기판일 수 있다.
일부 실시 예에서, 기판(104)을 패터닝하기 위한 공정은 1) 기판(104) 위에 그리고 트렌치 패턴(2002)으로 하드 마스크(2006)를 형성하는 단계; 및 2) 하드 마스크(2006)를 제자리에 두고 기판(104) 내로 에칭을 수행하는 단계를 포함한다. 그러나, 다른 공정이 기판(104)을 패터닝하기 위해 적용 가능하다. 일부 실시 예에서, 하드 마스크(2006)를 형성하기 위한 공정은 1) 기판(104) 위에 하드 마스크 층을 성막하는 단계; 2) 포토리소그래피를 사용하여 하드 마스크 층 위에 포토레지스트 마스크를 형성하는 단계; 3) 포토레지스트 마스크를 제자리에 두고 하드 마스크 층 내로 에칭을 수행하는 단계; 및 4) 에칭 후 포토레지스트 마스크를 제거하는 단계를 포함한다. 그러나, 다른 공정이 하드 마스크(2006)를 형성하기 위해 적용 가능하다.
트렌치 세그먼트(2004)는 축(A)을 따라 피치(P)를 가지고 측 방향으로 분리되고 기판(104)의 상부 내로 연장된다. 일부 실시 예에서, 트렌치 세그먼트(2004)는 기판(104) 내로 약 1-30 마이크로미터, 약 1-15 마이크로미터, 약 15-30 나노미터, 또는 다른 적절한 값(들)인 깊이 D까지 연장된다. 트렌치 세그먼트(2004)와 유사하게, 기판 세그먼트(110)는 축(A)을 따라 측 방향으로 분리된다. 또한, 기판 세그먼트(110)는 트렌치 세그먼트(2004)를 분리하기 위해 트렌치 세그먼트(2004) 사이에서 돌출되거나 그렇지 않으면 위쪽으로 연장된다. 예를 들어, 이웃하는 트렌치 세그먼트의 각 쌍에서 트렌치 세그먼트는 대응하는 기판 세그먼트에 의해 분리될 수 있다.
일부 실시 예에서, 트렌치 패턴(2002)의 상부 레이아웃은 도 3 및 4a-4e 중 임의의 것에서와 같다. 이해되어야 하는 바와 같이, 트렌치 패턴(2002)은 도 3 및 4a-4e에서 트렌치 커패시터(102)가 차지하는 영역에 대응한다. 따라서, 트렌치 패턴(2002)은 예를 들어, 도 3에 도시된 바와 같이 복수의 평행선을 가질 수 있다. 다른 예로서, 트렌치 패턴(2002)은 도 4b 및 4e에 각각 도시된 바와 같이 구불구불하거나 그리드 형상일 수 있다.
복수의 트렌치 세그먼트(2004)는 한 쌍의 에지 트렌치 세그먼트(2004e) 및 복수의 내부 트렌치 세그먼트(2004i)를 포함한다. 에지 트렌치 세그먼트(2004e)는 각각 트렌치 패턴(2002)의 대향 에지 상에 있고, 내부 트렌치 세그먼트(2004i)는 에지 트렌치 세그먼트(2004e) 사이에 있다. 에지 트렌치 세그먼트(2004e)는 개별 트렌치 에지 폭(Wte)을 가지고, 내부 트렌치 세그먼트(2004i)는 트렌치 에지 폭(Wte)보다 작은 개별 트렌치 내부 폭(Wti)을 가진다. 트렌치 에지 폭(Wte)은 동일하고 트렌치 내부 폭(Wti)은 동일하다. 다른 실시 예에서, 트렌치 에지 폭(Wte)은 상이하고/하거나 트렌치 내부 폭(Wti)은 상이하다. 예를 들어, 트렌치 내부 폭(Wti)은 트렌치 패턴(2002)의 중심으로부터 트렌치 패턴(2002)의 에지까지 점진적으로 증가할 수 있다. 도 7 및 8은 트렌치 패턴(2002)이 트렌치내 커패시터 세그먼트(106)가 차지하는 영역에 대응하는 이러한 점진적인 증가의 예를 제공한다.
복수의 기판 세그먼트(110)는 한 쌍의 에지 기판 세그먼트(110e) 및 복수의 내부 기판 세그먼트(110i)를 포함한다. 에지 기판 세그먼트(110e)는 에지 트렌치내 커패시터 세그먼트(106e) 사이에 있고 각각 그 경계에 있고, 내부 기판 세그먼트(110i)는 에지 기판 세그먼트(110e) 사이에 있다. 에지 기판 세그먼트(110e)는 개별 기판 에지 폭(Wse)을 가지고, 내부 기판 세그먼트(110i)는 기판 에지 폭(Wse)보다 작은 개별 기판 내부 폭(Wsi)을 가진다. 기판 에지 폭(Wse)은 동일하고 기판 내부 폭(Wsi)은 동일하다. 다른 실시 예에서, 기판 에지 폭(Wse)은 상이하고/하거나 기판 내부 폭(Wsi)은 상이하다. 예를 들어, 기판 내부 폭(Wsi)은 트렌치 패턴(2002)의 중심으로부터 트렌치 패턴(2002)의 에지까지 점진적으로 증가할 수 있다. 도 7 및 9는 트렌치 패턴(2002)이 트렌치내 커패시터 세그먼트(106)가 차지하는 영역에 대응하는 이러한 점진적인 증가의 예를 제공한다. 기판 에지 폭(Wse)이 기판 내부 폭(Wsi)보다 크기 때문에, 피치(P)는 내부 기판 세그먼트(110i)에서보다 에지 기판 세그먼트(110e)에서 더 크다. 피치(P)는 에지 기판 세그먼트(110e)에서 동일하고 내부 기판 세그먼트(110i)에서 동일하다. 다른 실시 예에서, 피치(P)는 에지 기판 세그먼트(110e)에서 상이하고/하거나 내부 기판 세그먼트(110i)에서 상이하다.
전술한 바와 같이, 트렌치 패턴(2002)은 기판 에지 폭(Wse)이 기판 내부 폭(Wsi)보다 크고 트렌치 에지 폭(Wte)이 트렌치 내부 폭(Wti)보다 더 크도록 되어 있다. 그러나, 대안적인 실시 예에서, 기판 에지 폭(Wse)은 기판 내부 폭(Wsi)과 동일하거나 트렌치 에지 폭(Wte)은 트렌치 내부 폭(Wti)과 동일하다. 도 5 및 도 6은 트렌치 패턴(2002)이 트렌치내 커패시터 세그먼트(106)가 차지하는 영역에 대응하는 비제한적인 예를 제공한다.
도 21의 단면도(2100)에 의해 도시된 바와 같이, 하드 마스크(2006)(예를 들어, 도 20 참조)가 제거된다. 제거는 예를 들어 에칭 공정 또는 어떤 다른 적절한 제거 공정에 의해 수행될 수 있다.
또한, 도 21의 단면도(2100)에 의해 예시된 바와 같이, 유전체 라이너 층(112)이 성막되어 기판(104)을 덮고 트렌치 세그먼트(2004)를 추가로 라이닝하고 부분적으로 채운다. 일부 실시 예에서, 유전체 라이너 층(112)은 실리콘 산화물, 고유전율 유전체, 어떤 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이들을 포함한다. 유전체 라이너 층(112)은 예를 들어 기상 성막, 열 산화, 어떤 다른 적절한 성막 공정(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 복수의 전극 유전체 층(2202) 및 복수의 전극 층(2204)이 성막된다. 전극 유전체 층(2202) 및 전극 층(2204)은 유전체 라이너 층(112) 위에 성막되어 교대로 적층된다. 또한, 전극 유전체 층(2202) 및 전극 층(2204)이 성막되어 트렌치 세그먼트(2004)의 나머지를 라이닝하고 부분적으로 채운다. 전극 유전체 층(2202) 및 전극 층(2204)은 트렌치 세그먼트(2004)의 나머지를 부분적으로 채우기 때문에, 갭(108)은 트렌치 세그먼트(2004)에서 유지된다. 갭(108)은 트렌치 세그먼트(2004)의 채워지지 않은 부분에 대응하며, 예를 들어 또한 에어 갭, 공극(void), 캐비티, 또는 어떤 다른 적절한 이름(들)로서 알려져 있을 수 있다. 전극 유전체 층(2202) 및 전극 층(2204)은 예를 들어 기상 성막 및/또는 어떤 다른 적절한 성막 공정(들)에 의해 형성될 수 있다.
일부 실시 예에서, 전극 유전체 층(2202)은 실리콘 산화물, 고유전율 유전체, 어떤 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함한다. 고유전율 유전체는 예를 들어, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈럼 산화물, 티타늄 산화물, 어떤 다른 적절한 고유율 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시 예에서, 전극 층(2204)은 티타늄 질화물, 탄탈럼 질화물, 알루미늄 구리, 어떤 다른 적절한 전도성 재료(들) 및/또는 금속(들), 또는 이들의 임의의 조합이거나 이를 포함한다.
유전체 라이너 층(112), 전극 유전체 층(2202) 및 전극 층(2204)은 복수의 트렌치내 커패시터 세그먼트(106)를 정의한다. 트렌치내 커패시터 세그먼트(106)는 트렌치 세그먼트(2004)에 대해 개별적이며 트렌치 세그먼트(2004)에 각각 있다. 또한, 트렌치내 커패시터 세그먼트(106)는 트렌치 패턴(2002)에 따라 배열되고, 일부 실시 예에서, 도 3 및 4a-4e 중 임의의 것에서와 같이 상부 레이아웃을 가진다. 예를 들어, 트렌치내 커패시터 세그먼트(106)는 도 4b에서와 같이 구불구불한 프로파일을 가질 수 있다.
트렌치내 커패시터 세그먼트(106)는 기판 세그먼트(110)보다 더 큰 열팽창 계수를 가질 수 있어서, 트렌치내 커패시터 세그먼트(106)는 고온 공정 및/또는 고전압 공정 동안 기판 세그먼트(110)보다 더 많은 양만큼 팽창할 수 있다. 그 결과, 트렌치내 커패시터 세그먼트(106)는 기판 세그먼트(110)에 응력을 가할 수 있다. 트렌치 패턴(2002)의 대칭으로 인해 트렌치 패턴(2002)의 중심에서 응력이 중립적이다. 그러나, 응력은 트렌치 패턴(2002)의 중심으로부터 축(A)을 따라 트렌치 패턴(2002)의 에지까지 증가한다.
도 20과 관련하여 논의된 바와 같이, 트렌치 패턴(2002)의 에지에 있는 기판 세그먼트(110)는 트렌치 패턴(2002)의 내부에 있는 기판 세그먼트(110)보다 더 큰 폭을 가진다. 예를 들어, 도 20의 에지 기판 세그먼트(110e)와 도 20의 내부 기판 세그먼트(110i)를 비교한다. 트렌치 패턴(2002)의 에지에 있는 기판 세그먼트(110)가 트렌치 패턴(2002)의 내부에 있는 기판 세그먼트(110)보다 더 큰 폭을 가지기 때문에, 트렌치 패턴(2002)의 에지에 있는 기판 세그먼트(110)는 트렌치 패턴(2002)의 내부에 있는 기판 세그먼트(110)보다 더 큰 강성을 가진다. 트렌치 패턴(2002)의 에지에서 응력이 가장 크기 때문에, 더 큰 강성은 트렌치 패턴(2002)의 에지에 있는 기판 세그먼트(110)가 구부러질 가능성을 감소시킨다. 이는 결국 트렌치 소손 가능성을 줄이고 제조 수율을 증가시킨다.
또한, 도 20과 관련하여 논의된 바와 같이, 트렌치 패턴(2002)의 에지에 있는 트렌치 세그먼트(2004)는 트렌치 패턴(2002)의 내부에 있는 트렌치 세그먼트(2004)보다 더 큰 폭을 가진다. 예를 들어, 도 20의 에지 트렌치 세그먼트(2004e)와 도 20의 내부 트렌치 세그먼트(2004i)를 비교한다. 트렌치 패턴(2002)의 에지에 있는 트렌치 세그먼트(2004)가 트렌치 패턴(2002)의 내부에 있는 트렌치 세그먼트(2004)보다 더 큰 폭을 갖기 때문에, 트렌치 패턴(2002)의 에지에 있는 갭(108)은 트렌치 패턴(2002)의 내부에 있는 갭(108)보다 더 크다. 갭(108)은 응력 흡수를 용이하게 하고, 트렌치 패턴(2002)의 에지에 있는 더 큰 갭은 응력이 가장 큰 경우 트렌치 패턴(2002)의 에지에서 증가된 응력 흡수를 제공한다. 그 결과, 트렌치 패턴(2002)의 에지에 있는 기판 세그먼트(110)는 구부러지는 경향이 적고 트렌치 패턴(2002)의 에지에서 트렌치 소손의 가능성이 감소된다. 이는 결국 제조 수율을 증가시킨다.
도 23의 단면도(2300)에 의해 예시된 바와 같이, 캡 층(2302)이 성막된다. 캡 층(2302)이 성막되어 전극 유전체 층(2202) 및 전극 층(2204)을 덮는다. 또한, 캡 층(2302)이 성막되어 갭(108)을 채운다(예를 들어, 도 22 참조). 일부 실시 예에서, 캡 층(2302)은 갭(108)을 완전히 채운다. 다른 실시 예에서, 캡 층(2302)은 갭(108)을 부분적으로만 채운다.
일부 실시 예에서, 캡 층(2302)은 유전체이다. 예를 들어, 캡 층(2302)은 실리콘 산화물 및/또는 어떤 다른 적절한 유전체(들)일 수 있다. 캡 층(2302)이 유전체인 일부 실시 예에서, 캡 층(2302)은 원자 층 성막(atomic layer deposition, ALD) 또는 어떤 다른 적절한 성막 공정에 의해 성막된다. 다른 실시 예에서, 캡 층(2302)은 전도성이다. 예를 들어, 캡 층(2302)은 순수/원소 티타늄, 어떤 다른 적합한 금속(들), 금속 재료, 티타늄 질화물, 탄탈럼 질화물, 어떤 다른 적합한 금속 질화물(들), 어떤 다른 적합한 전도성 재료(들), 또는 이들의 조합이거나 이를 포함할 수 있다. 캡 층(2302)이 전도성인 일부 실시 예에서, 캡 층(2302)은 금속 유기 화학 기상 성막(metal-organic chemical vapor deposition, MOCVD) 또는 어떤 다른 적절한 성막 공정에 의해 성막된다.
도 24의 단면도(2400)에 의해 예시된 바와 같이, 캡 층(2302)은 트렌치 패턴(2002) 위에 국한된 캡 구조(1620)를 형성하도록 패터닝된다. 일부 실시 예에서, 캡 층(2302)을 패터닝하기 위한 공정은: 1) 포토리소그래피에 의해 캡 층(2302) 위에 포토레지스트 마스크(2402)를 형성하는 단계; 2) 포토레지스트 마스크(2402)를 제자리에 두고 캡 층(2302) 내로 에칭을 수행하는 단계; 및 3) 포토레지스트 마스크(2402)를 제거하는 단계를 포함한다. 그러나, 다른 공정도 가능하다.
도 25의 단면도(2500)에 의해 도시된 바와 같이, 하드 마스크 층(2502)은 캡 구조(1620), 전극 유전체 층(2202) 및 전극 층(2204) 위에 성막된다. 하드 마스크 층(2502)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드, BARC, 어떤 다른 적절한 하드 마스크 재료(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 하드 마스크 층(2502)은 예를 들어 기상 성막, 스핀 온 코팅, 또는 어떤 다른 적절한 성막 공정에 의해 형성될 수 있다. 일부 실시 예에서, 하드 마스크 층(2502)은 BARC이거나 BARC를 포함하고, 스핀 온 코팅에 의해 성막되어, 하드 마스크 층(2502)의 상부 표면이 중력 하에서 자체 수평이 된다(self-level).
도 26의 단면도(2600)에 의해 도시된 바와 같이, 하드 마스크 층(2502), 전극 층(2204) 중 상부 층, 및 전극 유전체 층(2202) 중 상부 층이 함께 패터닝된다. 패터닝은 하드 마스크(1618), 커패시터 전극(116) 및 커패시터 유전체 층(114)을 형성한다. 하드 마스크(1618)는 캡 구조(1620) 위에 놓인다. 커패시터 전극(116)은 하드 마스크(1618), 캡 구조(1620) 밑에 놓이고, 커패시터 유전체 층(114)은 커패시터 전극(116) 밑에 놓인다. 일부 실시 예에서, 패터닝를 수행하기 위한 공정은 1) 포토리소그래피를 사용하여 하드 마스크 층(2502) 위에 포토레지스트 마스크(2602)를 형성하는 단계; 2) 포토레지스트 마스크(2602)를 제자리에 두고 하드 마스크 층(2502), 전극 층(2204) 중 상부 층, 및 전극 유전체 층(2202) 중 상부 층 내로 에칭을 수행하는 단계; 및 3) 포토레지스트 마스크(2602)를 제거하는 단계를 포함한다. 그러나, 다른 공정도 가능하다.
도 27-29의 단면 뷰(2700-2900)에 의해 예시된 바와 같이, 전극 유전체 층(2202)의 나머지, 전극 층(2204)의 나머지, 및 유전체 라이너 층(112)은 위에서 아래로 순차적으로 패터닝된다. 나머지 전극 층과 바로 아래에 있는 전극 유전체 층은 함께 패터닝된다. 또한, 유전체 라이너 층(112) 및 바로 위에 있는 전극 층이 함께 패터닝된다. 대안적인 실시 예에서, 유전체 라이너 층(112)은 패터닝되지 않고 대신 바로 위에 있는 전극 층에 대한 에칭 정지부로서 사용된다. 패터닝은 유전체 라이너 층(112)을 트렌치 패턴(2002)에 국한시키고 유전체 라이너 층(112) 위에 교대로 적층된 추가 커패시터 전극(116) 및 추가 커패시터 유전체 층(114)을 형성한다.
일부 실시 예에서, 나머지 전극 층 및 바로 아래에 있는 유전체 층의 패터닝은 1) 포토리소그래피를 사용하여 전극 층 위에 포토레지스트 마스크를 형성하는 단계; 2) 포토레지스트 마스크가 제자리에 있는 상태에서 전극 층 및 유전체 층 내로 에칭을 수행하는 단계; 및 3) 포토레지스트 마스크를 제거하는 단계를 포함한다. 그러나, 다른 공정도 가능하다. 포토레지스트 마스크의 예는 도 27의 제1 포토레지스트 마스크(2702), 도 28의 제2 포토레지스트 마스크(2802) 및 도 29의 제3 포토레지스트 마스크(2902)를 포함한다.
도 26-29의 패터닝을 완료한 후, 복수의 커패시터 유전체 층(114) 및 복수의 커패시터 전극(116)이 남아 있다. 커패시터 유전체 층(114) 및 커패시터 전극(116)은 교대로 적층되고 트렌치내 커패시터 세그먼트(106)를 포함하는 트렌치 커패시터(102)를 정의한다. 또한 도 26-29는 각각의 전극 층 및 바로 아래에 있는 전극 유전체 층을 함께 패터닝하는 반면, 각 전극 층 및 바로 위에 있는 전극 유전체 층은 대안적으로 함께 패터닝될 수 있다.
도 30의 단면도(3000)에 의해 예시된 바와 같이, 한 쌍의 컨택트 에칭 정지 층(1614c)이 트렌치 커패시터(102) 위에 성막된다. 대안적인 실시 예에서, 더 많은 컨택트 에칭 정지 층이 성막된다. 대안적인 실시 예에서, 단지 하나의 컨택트 에칭 정지 층이 성막된다. 컨택트 에칭 정지 층(1614c)은 상이한 유전체 재료이고, 예를 들어 산화물, 실리콘 질화물, 어떤 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시 예에서, 컨택트 에칭 정지 층(1614c) 중 맨 아래 층은 실리콘 산화물인 반면, 컨택트 에칭 정지 층(1614c) 중 상부 층은 실리콘 질화물이다. 그러나, 다른 적절한 재료도 사용할 수 있다. 컨택트 에칭 정지 층(1614c)은 예를 들어 기상 성막 및/또는 어떤 다른 적절한 성막 공정(들)에 의해 형성될 수 있다.
도 31의 단면도(3100)에 의해 예시된 바와 같이, 상호 연결 구조(1602)가 컨택트 에칭 정지 층(1614c) 위에 형성된다. 상호 연결 구조(1602)는 복수의 컨택트(1604), 복수의 와이어(1606) 및 복수의 비아(3102)를 포함한다. 컨택트(1604)는 커패시터 전극(116)으로부터 연장되고, 와이어(1606) 및 비아(3102)는 컨택트(1604) 위에 교대로 적층되고 컨택트(1604)에 전기적으로 결합된다.
유전체 구조는 컨택트(1604), 와이어(1606) 및 비아(3102)를 둘러싼 다. 유전체 구조는 ILD 층(1608), 복수의 IMD 층(1610), 패시베이션 층(1612), 및 복수의 에칭 정지 층(1614)을 포함한다. 패시베이션 층(1612)은 와이어(1606) 위에 놓이고 상부 와이어를 노출하는 개구(1616)를 정의한다. IMD 층(1610)은 패시베이션 층(1612) 아래에 있고 와이어(1606) 및 비아(3102)를 둘러싼다. ILD 층(1608)은 IMD 층(1610) 아래에 있고 컨택트(1604)를 둘러싼다. 에칭 정지 층(1614)은 ILD 층(1608), IMD 층(1610) 및 패시베이션 층(1612)을 서로로부터 분리한다.
도 20-31은 방법을 참조하여 설명되었으나, 도 20-31에 도시된 구조가 방법에 국한되지 않고 방법과 별도로 독립할 수 있다는 것을 인식할 것이다. 또한, 도 20-31은 일련의 동작으로 설명되지만, 이러한 동작은 동작의 순서가 다른 실시 예에서 변경될 수 있다는 점에서 제한되지 않으며, 개시된 방법은 또한 다른 구조에 적용될 수 있음을 이해할 것이다. 다른 실시 예에서, 예시되고/되거나 설명된 일부 동작은 전체적으로 또는 부분적으로 생략될 수 있다.
도 32를 참조하면, 도 20-31의 방법의 일부 실시 예의 블록도(3200)가 제공된다.
3202에서, 기판이 패터닝되어 기판에 트렌치 패턴을 형성하고, 여기서 트렌치 패턴은 축을 따라 피치만큼 이격된 복수의 트렌치 세그먼트를 포함하고, 복수의 트렌치 세그먼트는 트렌치 패턴의 에지 및 트렌치 패턴의 중심에 각각 있는 에지 트렌치 세그먼트 및 중심 트렌치 세그먼트를 포함하고, 에지 트렌치 세그먼트는 중심 트렌치 세그먼트보다 더 큰 폭을 가지고/가지거나 피치가 중심 트렌치 세그먼트에서보다 에지 트렌치 세그먼트에서 더 크다. 예를 들어, 도 20을 참조하라.
3204에서, 유전체 라이너 층, 하부 전극 층, 전극 유전체 층 및 상부 전극 층이 성막되어 기판 위에 적층되고 또한 트렌치 세그먼트를 라이닝하고 부분적으로 채운다. 예를 들어, 도 21 및 22를 참조하라.
3206에서, 캡 구조가 상부 전극 층 위에 형성되고 상부 전극 층에 전기적으로 결합되며, 여기서 캡 구조는 트렌치 세그먼트의 채워지지 않은 부분을 밀봉하거나 그렇지 않으면 채운다. 예를 들어, 도 23 및 24를 참조하라.
3208에서, 하드 마스크 층이 성막되어 캡 구조 및 상부 전극 층을 덮는다. 예를 들어, 도 25를 참조하라.
3210에서, 하드 마스크 층, 상부 전극 층 및 커패시터 유전체 층은 공통 패턴으로 함께 패터닝되어 하드 마스크, 상부 커패시터 전극 및 커패시터 유전체 층을 형성한다. 예를 들어, 도 26을 참조하라.
3212에서, 하부 전극 층이 패터닝되어 상부 커패시터 전극 아래에 있는 하부 커패시터 전극을 형성한다. 예를 들어, 도 27-29를 참조하라. 3210에서 설명한 바와 같이, 커패시터 유전체 층과 상부 전극 층은 공통 패턴으로 함께 패터닝된다. 대안적인 실시 예에서, 커패시터 유전체 층 및 하부 전극 층은 공통 패턴으로 함께 패터닝된다.
3214에서, 컨택트 에칭 정지 층이 상부 및 하부 커패시터 전극 위에 성막된다. 예를 들어, 도 30을 참조하라.
3216에서, 상호 연결 구조가 컨택트 에칭 정지 층 위에 형성되고, 상호 연결 구조는 복수의 컨택트, 복수의 와이어 및 복수의 비아를 포함하고, 컨택트는 각각 하부 및 상부 커패시터 전극으로부터 연장되며, 와이어 및 비아는 교대로 컨택트 위에 적층되고 컨택트에 전기적으로 결합된다. 예를 들어, 도 31을 참조하라.
도 32의 블록도(3200)가 여기에서 일련의 동작 또는 사건으로 예시되고 설명되었지만, 그러한 동작 또는 사건의 예시된 순서는 제한적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 일부 동작은 본 명세서에 예시되고/되거나 설명된 것과는 별개로 상이한 순서로 및/또는 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서에서 설명의 하나 이상의 측면 또는 실시 예를 구현하기 위해 예시된 모든 동작이 필요한 것은 아니며, 본 명세서에서 설명된 동작 중 하나 이상이 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
일부 실시 예에서, 본 개시는 집적 칩을 제공하고, 집적 칩은 기판; 및 상기 기판 내로 연장되는 복수의 커패시터 세그먼트를 포함하는, 상기 기판 상의 트렌치 커패시터를 포함하고, 상기 복수의 커패시터 세그먼트는 상기 트렌치 커패시터의 에지에 있는 에지 커패시터 세그먼트 및 상기 트렌치 커패시터의 중심에 있는 중심 커패시터 세그먼트를 포함하고, 상기 커패시터 세그먼트는 축 상에서 피치를 가지고 이격되고, 상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지고/갖거나 상기 피치는 상기 중심 커패시터 세그먼트보다 상기 에지 커패시터 세그먼트에서 더 크다. 일부 실시 예에서, 상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지고, 상기 피치는 상기 중심 커패시터 세그먼트에서보다 상기 에지 커패시터 세그먼트에서 더 크다. 일부 실시 예에서, 상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지고, 상기 피치는 상기 에지 커패시터 세그먼트로부터 상기 중심 커패시터 세그먼트까지 균일하다. 일부 실시 예에서, 상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트와 동일한 폭을 가지며, 상기 피치는 상기 중심 커패시터 세그먼트에서보다 상기 에지 커패시터 세그먼트에서 더 크다. 일부 실시 예에서, 상기 복수의 커패시터 세그먼트는 상기 에지 및 상기 중심 커패시터 세그먼트 사이에 중간 커패시터 세그먼트를 포함하고, 상기 에지 커패시터 세그먼트는 상기 중간 커패시터 세그먼트보다 더 큰 폭을 가지고, 상기 중간 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가진다. 일부 실시 예에서, 상기 복수의 커패시터 세그먼트는 상기 에지 및 상기 중심 커패시터 세그먼트 사이에 중간 커패시터 세그먼트를 포함하고, 상기 피치는 상기 중간 커패시터 세그먼트와 상기 중심 커패시터 세그먼트 사이에서보다 상기 에지 커패시터 세그먼트와 상기 중간 커패시터 세그먼트 사이에서 더 크다. 일부 실시 예에서, 상기 커패시터 세그먼트는 라인 형상의 상부 레이아웃을 가진다.
일부 실시 예에서, 본 개시는 집적 칩을 제공하고, 집적 칩은 제1 기판 세그먼트 및 제2 기판 세그먼트를 포함하는 기판; 및 중심 커패시터 세그먼트, 중간 커패시터 세그먼트 및 에지 커패시터 세그먼트를 포함하는, 상기 기판 상의 트렌치 커패시터를 포함하고, 상기 중심, 중간 및 에지 커패시터 세그먼트는 상기 기판 내로 연장되고, 상기 중심 및 에지 커패시터 세그먼트는 각각 상기 트렌치 커패시터의 중심과 상기 트렌치 커패시터의 에지에 있고, 상기 중간 커패시터 세그먼트는 상기 중심 및 에지 커패시터 세그먼트 사이에 있고, 상기 제1 및 제2 기판 세그먼트는 상기 중심 및 에지 커패시터 세그먼트로부터 각각 상기 중간 커패시터 세그먼트를 분리하며, 상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지고/가지거나, 상기 제2 기판 세그먼트는 상기 제1 기판 세그먼트보다 더 큰 폭을 가진다. 일부 실시 예에서, 상기 중간 커패시터 세그먼트는 상기 중심 커패시터 세그먼트와 동일한 폭을 가지고, 상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가진다. 일부 실시 예에서, 상기 중간 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지고, 상기 에지 커패시터 세그먼트는 상기 중간 커패시터 세그먼트보다 더 큰 폭을 가진다. 일부 실시 예에서, 상기 제2 기판 세그먼트는 상기 제1 기판 세그먼트보다 더 큰 폭을 가진다. 일부 실시 예에서, 상기 중심, 중간 및 에지 커패시터 세그먼트는 상기 기판에서 구불구불한 패턴을 적어도 부분적으로 정의한다. 일부 실시 예에서, 상기 중심, 중간 및 에지 커패시터 세그먼트는 상기 기판에서 그리드 패턴을 부분적으로 정의한다. 일부 실시 예에서, 상기 트렌치 커패시터는 복수의 커패시터 전극 및 복수의 커패시터 유전체 층을 포함하고, 상기 커패시터 전극 및 상기 커패시터 유전체 층은 상기 중심, 중간 및 에지 커패시터 세그먼트에서 상기 기판 내로 함몰되고(depressed), 상기 커패시터 전극 및 상기 커패시터 유전체 층은 상기 제1 및 제2 기판 세그먼트의 상부 주위를 감싼다.
일부 실시 예에서, 본 개시는 트렌치 커패시터를 형성하는 방법을 제공하며, 상기 방법은 기판을 패터닝하여, 축을 따라 피치만큼 이격된 복수의 트렌치 세그먼트를 포함하는 트렌치 패턴을 상기 기판에 형성하는 단계; 상기 기판 위에 적층되고 상기 트렌치 세그먼트를 라이닝하는 하부 전극 층, 전극 유전체 층 및 상부 전극 층을 성막하는 단계; 및 복수의 커패시터 전극 및 커패시터 유전체 층을 각각 형성하기 위해 상기 하부 및 상부 전극 층 및 상기 유전체 전극 층을 패터닝하는 단계를 포함하고, 상기 복수의 트렌치 세그먼트는 상기 트렌치 패턴의 에지 및 상기 트렌치 패턴의 중심에서 각각 에지 트렌치 세그먼트 및 중심 트렌치 세그먼트를 포함하고, 상기 에지 트렌치 세그먼트는 상기 중심 트렌치 세그먼트보다 더 큰 폭을 가지고/가지거나 상기 피치는 상기 중심 트렌치 세그먼트에서보다 상기 에지 트렌치 세그먼트에서 더 크고, 상기 유전체 전극 층은 상기 하부 및 상부 전극 층 사이에 있다. 일부 실시 예에서, 상기 에지 및 중심 트렌치 세그먼트는 상기 축을 가로지르는 방향으로 평행하게 연장된 라인 형상의 상부 레이아웃을 가진다. 일부 실시 예에서, 상기 에지 트렌치 세그먼트는 상기 중심 트렌치 세그먼트보다 더 큰 폭을 가지고, 상기 피치는 상기 중심 트렌치 세그먼트에서보다 상기 에지 트렌치 세그먼트에서 더 크다. 일부 실시 예에서, 상기 복수의 트렌치 세그먼트는 상기 축을 따라 상기 중심 트렌치 세그먼트로부터 이격되고 상기 에지 트렌치 세그먼트로서 상기 중심 트렌치 세그먼트의 대향 측면 상에 있는 추가 에지 트렌치 세그먼트를 포함하고, 상기 에지 트렌치 세그먼트와 상기 추가 에지 트렌치 세그먼트는 동일한 폭을 가진다. 일부 실시 예에서, 상기 복수의 트렌치 세그먼트는 상기 축 상에서 상기 에지 및 중심 트렌치 세그먼트 사이에 중간 트렌치 세그먼트를 포함하고, 상기 중간 트렌치 세그먼트는 상기 중심 트렌치 세그먼트보다 더 큰 폭을 가지며, 상기 에지 트렌치 세그먼트는 상기 중간 트렌치 세그먼트보다 더 큰 폭을 가진다. 일부 실시 예에서, 상기 복수의 트렌치 세그먼트는 상기 축 상에서 상기 에지 및 중심 트렌치 세그먼트 사이에 중간 트렌치 세그먼트를 포함하고, 상기 중간 트렌치 세그먼트는 상기 중심 트렌치 세그먼트와 동일한 폭을 가지며, 상기 에지 트렌치 세그먼트는 상기 중간 트렌치 세그먼트보다 더 큰 폭을 가진다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시 예의 특징의 개요를 서술한다. 당업자는 동일한 목적을 수행하고/하거나 여기에 소개된 실시 예의 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 교체를 할 수 있음을 인식해야 한다.
[실시예 1]
집적 칩(integrated chip)에 있어서,
기판; 및
상기 기판 내로 연장되는 복수의 커패시터 세그먼트를 포함하는, 상기 기판 상의 트렌치 커패시터
를 포함하고,
상기 복수의 커패시터 세그먼트는 상기 트렌치 커패시터의 에지에 있는 에지 커패시터 세그먼트 및 상기 트렌치 커패시터의 중심에 있는 중심 커패시터 세그먼트를 포함하고,
상기 커패시터 세그먼트는 축 상에서 피치를 가지고 이격되고,
상기 집적 칩은, i) 상기 에지 커패시터 세그먼트가 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지는 것; 및 ii) 상기 피치가 상기 중심 커패시터 세그먼트에서보다 상기 에지 커패시터 세그먼트에서 더 큰 것: 중 적어도 하나를 만족하도록 구성되는 것인, 집적 칩.
[실시예 2]
실시예 1에 있어서,
상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지고, 상기 피치는 상기 중심 커패시터 세그먼트에서보다 상기 에지 커패시터 세그먼트에서 더 큰 것인, 집적 칩.
[실시예 3]
실시예 1에 있어서,
상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지고, 상기 피치는 상기 에지 커패시터 세그먼트로부터 상기 중심 커패시터 세그먼트까지 균일한 것인, 집적 칩.
[실시예 4]
실시예 1에 있어서,
상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트와 동일한 폭을 가지며, 상기 피치는 상기 중심 커패시터 세그먼트에서보다 상기 에지 커패시터 세그먼트에서 더 큰 것인, 집적 칩.
[실시예 5]
실시예 1에 있어서,
상기 복수의 커패시터 세그먼트는 상기 에지 커패시터 세그먼트와 상기 중심 커패시터 세그먼트 사이에 중간 커패시터 세그먼트를 포함하고, 상기 에지 커패시터 세그먼트는 상기 중간 커패시터 세그먼트보다 더 큰 폭을 가지고, 상기 중간 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지는 것인, 집적 칩.
[실시예 6]
실시예 1에 있어서,
상기 복수의 커패시터 세그먼트는 상기 에지 커패시터 세그먼트와 상기 중심 커패시터 세그먼트 사이에 중간 커패시터 세그먼트를 포함하고, 상기 피치는 상기 중간 커패시터 세그먼트와 상기 중심 커패시터 세그먼트 사이에서보다 상기 에지 커패시터 세그먼트와 상기 중간 커패시터 세그먼트 사이에서 더 큰 것인, 집적 칩.
[실시예 7]
실시예 1에 있어서,
상기 커패시터 세그먼트는 라인 형상의 상부 레이아웃을 가지는 것인, 집적 칩.
[실시예 8]
집적 칩에 있어서,
제1 기판 세그먼트 및 제2 기판 세그먼트를 포함하는 기판; 및
중심 커패시터 세그먼트, 중간 커패시터 세그먼트, 및 에지 커패시터 세그먼트를 포함하는, 상기 기판 상의 트렌치 커패시터
를 포함하고,
상기 중심 커패시터 세그먼트, 상기 중간 커패시터 세그먼트, 및 상기 에지 커패시터 세그먼트는 상기 기판 내로 연장되고,
상기 중심 커패시터 세그먼트 및 상기 에지 커패시터 세그먼트는 각각 상기 트렌치 커패시터의 중심 및 상기 트렌치 커패시터의 에지에 있고,
상기 중간 커패시터 세그먼트는 상기 중심 커패시터 세그먼트와 상기 에지 커패시터 세그먼트 사이에 있고,
상기 제1 기판 세그먼트 및 상기 제2 기판 세그먼트는 상기 중심 커패시터 세그먼트 및 상기 에지 커패시터 세그먼트로부터 각각 상기 중간 커패시터 세그먼트를 분리하며,
상기 집적 칩은, i) 상기 에지 커패시터 세그먼트가 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지는 것; 및 ii) 상기 제2 기판 세그먼트가 상기 제1 기판 세그먼트보다 더 큰 폭을 가지는 것: 중 적어도 하나를 만족하도록 구성되는 것인, 집적 칩.
[실시예 9]
실시예 8에 있어서,
상기 중간 커패시터 세그먼트는 상기 중심 커패시터 세그먼트와 동일한 폭을 가지고, 상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지는 것인, 집적 칩.
[실시예 10]
실시예 8에 있어서,
상기 중간 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지고, 상기 에지 커패시터 세그먼트는 상기 중간 커패시터 세그먼트보다 더 큰 폭을 가지는 것인, 집적 칩.
[실시예 11]
실시예 8에 있어서,
상기 제2 기판 세그먼트는 상기 제1 기판 세그먼트보다 더 큰 폭을 가지는 것인, 집적 칩.
[실시예 12]
실시예 8에 있어서,
상기 중심 커패시터 세그먼트, 상기 중간 커패시터 세그먼트, 및 상기 에지 커패시터 세그먼트는 상기 기판에서 구불구불한 패턴을 적어도 부분적으로 정의하는 것인, 집적 칩.
[실시예 13]
실시예 8에 있어서,
상기 중심 커패시터 세그먼트, 상기 중간 커패시터 세그먼트, 및 상기 에지 커패시터 세그먼트는 상기 기판에서 그리드 패턴을 부분적으로 정의하는 것인, 집적 칩.
[실시예 14]
실시예 8에 있어서,
상기 트렌치 커패시터는 복수의 커패시터 전극 및 복수의 커패시터 유전체 층을 포함하고, 상기 커패시터 전극 및 상기 커패시터 유전체 층은 상기 중심 커패시터 세그먼트, 상기 중간 커패시터 세그먼트, 및 상기 에지 커패시터 세그먼트에서 상기 기판 내로 함몰되고(depressed), 상기 커패시터 전극 및 상기 커패시터 유전체 층은 상기 제1 및 제2 기판 세그먼트의 상부 주위를 감싸는 것인, 집적 칩.
[실시예 15]
트렌치 커패시터를 형성하는 방법에 있어서,
기판을 패터닝하여, 축을 따라 피치만큼 이격된 복수의 트렌치 세그먼트를 포함하는 트렌치 패턴을 상기 기판 내에 형성하는 단계;
상기 기판 위에 적층되고 상기 트렌치 세그먼트를 라이닝하는 하부 전극 층, 전극 유전체 층, 및 상부 전극 층을 성막하는 단계; 및
복수의 커패시터 전극 및 커패시터 유전체 층을 각각 형성하기 위해 상기 하부 전극 층, 상기 상부 전극 층, 및 상기 유전체 전극 층을 패터닝하는 단계
를 포함하고,
상기 복수의 트렌치 세그먼트는 상기 트렌치 패턴의 에지 및 상기 트렌치 패턴의 중심에서 각각 에지 트렌치 세그먼트 및 중심 트렌치 세그먼트를 포함하고, 상기 트렌치 패턴은, i) 상기 에지 트렌치 세그먼트가 상기 중심 트렌치 세그먼트보다 더 큰 폭을 가지는 것, 및 ii) 상기 피치가 상기 중심 트렌치 세그먼트에서보다 상기 에지 트렌치 세그먼트에서 더 큰 것: 중 적어도 하나를 만족하고,
상기 유전체 전극 층은 상기 하부 전극 층과 상기 상부 전극 층 사이에 있는 것인, 트렌치 커패시터 형성 방법.
[실시예 16]
실시예 15에 있어서,
상기 에지 트렌치 세그먼트 및 상기 중심 트렌치 세그먼트는 상기 축을 가로지르는 방향으로 평행하게 연장된 라인 형상의 상부 레이아웃을 가지는 것인, 트렌치 커패시터 형성 방법.
[실시예 17]
실시예 15에 있어서,
상기 에지 트렌치 세그먼트는 상기 중심 트렌치 세그먼트보다 더 큰 폭을 가지고, 상기 피치는 상기 중심 트렌치 세그먼트에서보다 상기 에지 트렌치 세그먼트에서 더 큰 것인, 트렌치 커패시터 형성 방법.
[실시예 18]
실시예 15에 있어서,
상기 복수의 트렌치 세그먼트는 상기 축을 따라 상기 중심 트렌치 세그먼트로부터 이격되고 상기 에지 트렌치 세그먼트로서 상기 중심 트렌치 세그먼트의 반대편 측면 상에 있는 추가 에지 트렌치 세그먼트를 포함하고, 상기 에지 트렌치 세그먼트와 상기 추가 에지 트렌치 세그먼트는 동일한 폭을 가지는 것인, 트렌치 커패시터 형성 방법.
[실시예 19]
실시예 15에 있어서,
상기 복수의 트렌치 세그먼트는 상기 축 상에서 상기 에지 트렌치 세그먼트와 상기 중심 트렌치 세그먼트 사이에 중간 트렌치 세그먼트를 포함하고, 상기 중간 트렌치 세그먼트는 상기 중심 트렌치 세그먼트보다 더 큰 폭을 가지며, 상기 에지 트렌치 세그먼트는 상기 중간 트렌치 세그먼트보다 더 큰 폭을 가지는 것인, 트렌치 커패시터 형성 방법.
[실시예 20]
실시예 15에 있어서,
상기 복수의 트렌치 세그먼트는 상기 축 상에서 상기 에지 트렌치 세그먼트와 상기 중심 트렌치 세그먼트 사이에 중간 트렌치 세그먼트를 포함하고, 상기 중간 트렌치 세그먼트는 상기 중심 트렌치 세그먼트와 동일한 폭을 가지며, 상기 에지 트렌치 세그먼트는 상기 중간 트렌치 세그먼트보다 더 큰 폭을 가지는 것인, 트렌치 커패시터 형성 방법.
Claims (10)
- 집적 칩(integrated chip)에 있어서,
기판; 및
상기 기판 내로 연장되는 복수의 커패시터 세그먼트를 포함하는, 상기 기판 상의 트렌치 커패시터
를 포함하고,
상기 복수의 커패시터 세그먼트는 상기 트렌치 커패시터의 에지에 있는 에지 커패시터 세그먼트 및 상기 트렌치 커패시터의 중심에 있는 중심 커패시터 세그먼트를 포함하고,
상기 커패시터 세그먼트는 축 상에서 피치를 가지고 이격되고,
상기 집적 칩은, i) 상기 에지 커패시터 세그먼트가 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지는 것; 및 ii) 상기 피치가 상기 중심 커패시터 세그먼트에서보다 상기 에지 커패시터 세그먼트에서 더 큰 것: 중 적어도 하나를 만족하도록 구성되는 것인, 집적 칩. - 제1항에 있어서,
상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지고, 상기 피치는 상기 중심 커패시터 세그먼트에서보다 상기 에지 커패시터 세그먼트에서 더 큰 것인, 집적 칩. - 제1항에 있어서,
상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지고, 상기 피치는 상기 에지 커패시터 세그먼트로부터 상기 중심 커패시터 세그먼트까지 균일한 것인, 집적 칩. - 제1항에 있어서,
상기 에지 커패시터 세그먼트는 상기 중심 커패시터 세그먼트와 동일한 폭을 가지며, 상기 피치는 상기 중심 커패시터 세그먼트에서보다 상기 에지 커패시터 세그먼트에서 더 큰 것인, 집적 칩. - 제1항에 있어서,
상기 복수의 커패시터 세그먼트는 상기 에지 커패시터 세그먼트와 상기 중심 커패시터 세그먼트 사이에 중간 커패시터 세그먼트를 포함하고, 상기 에지 커패시터 세그먼트는 상기 중간 커패시터 세그먼트보다 더 큰 폭을 가지고, 상기 중간 커패시터 세그먼트는 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지는 것인, 집적 칩. - 제1항에 있어서,
상기 복수의 커패시터 세그먼트는 상기 에지 커패시터 세그먼트와 상기 중심 커패시터 세그먼트 사이에 중간 커패시터 세그먼트를 포함하고, 상기 피치는 상기 중간 커패시터 세그먼트와 상기 중심 커패시터 세그먼트 사이에서보다 상기 에지 커패시터 세그먼트와 상기 중간 커패시터 세그먼트 사이에서 더 큰 것인, 집적 칩. - 제1항에 있어서,
상기 커패시터 세그먼트는 라인 형상의 상부 레이아웃을 가지는 것인, 집적 칩. - 집적 칩에 있어서,
제1 기판 세그먼트 및 제2 기판 세그먼트를 포함하는 기판; 및
중심 커패시터 세그먼트, 중간 커패시터 세그먼트, 및 에지 커패시터 세그먼트를 포함하는, 상기 기판 상의 트렌치 커패시터
를 포함하고,
상기 중심 커패시터 세그먼트, 상기 중간 커패시터 세그먼트, 및 상기 에지 커패시터 세그먼트는 상기 기판 내로 연장되고,
상기 중심 커패시터 세그먼트 및 상기 에지 커패시터 세그먼트는 각각 상기 트렌치 커패시터의 중심 및 상기 트렌치 커패시터의 에지에 있고,
상기 중간 커패시터 세그먼트는 상기 중심 커패시터 세그먼트와 상기 에지 커패시터 세그먼트 사이에 있고,
상기 제1 기판 세그먼트 및 상기 제2 기판 세그먼트는 상기 중심 커패시터 세그먼트 및 상기 에지 커패시터 세그먼트로부터 각각 상기 중간 커패시터 세그먼트를 분리하며,
상기 집적 칩은, i) 상기 에지 커패시터 세그먼트가 상기 중심 커패시터 세그먼트보다 더 큰 폭을 가지는 것; 및 ii) 상기 제2 기판 세그먼트가 상기 제1 기판 세그먼트보다 더 큰 폭을 가지는 것: 중 적어도 하나를 만족하도록 구성되는 것인, 집적 칩. - 제8항에 있어서,
상기 제2 기판 세그먼트는 상기 제1 기판 세그먼트보다 더 큰 폭을 가지는 것인, 집적 칩. - 트렌치 커패시터를 형성하는 방법에 있어서,
기판을 패터닝하여, 축을 따라 피치만큼 이격된 복수의 트렌치 세그먼트를 포함하는 트렌치 패턴을 상기 기판 내에 형성하는 단계;
상기 기판 위에 적층되고 상기 트렌치 세그먼트를 라이닝하는 하부 전극 층, 전극 유전체 층, 및 상부 전극 층을 성막하는 단계; 및
복수의 커패시터 전극 및 커패시터 유전체 층을 각각 형성하기 위해 상기 하부 전극 층, 상기 상부 전극 층, 및 상기 유전체 전극 층을 패터닝하는 단계
를 포함하고,
상기 복수의 트렌치 세그먼트는 상기 트렌치 패턴의 에지 및 상기 트렌치 패턴의 중심에서 각각 에지 트렌치 세그먼트 및 중심 트렌치 세그먼트를 포함하고, 상기 트렌치 패턴은, i) 상기 에지 트렌치 세그먼트가 상기 중심 트렌치 세그먼트보다 더 큰 폭을 가지는 것, 및 ii) 상기 피치가 상기 중심 트렌치 세그먼트에서보다 상기 에지 트렌치 세그먼트에서 더 큰 것: 중 적어도 하나를 만족하고,
상기 유전체 전극 층은 상기 하부 전극 층과 상기 상부 전극 층 사이에 있는 것인, 트렌치 커패시터 형성 방법.
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|---|---|---|---|
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| US17/140,374 | 2021-01-04 | ||
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Publications (2)
| Publication Number | Publication Date |
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