JP5338448B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5338448B2 JP5338448B2 JP2009102633A JP2009102633A JP5338448B2 JP 5338448 B2 JP5338448 B2 JP 5338448B2 JP 2009102633 A JP2009102633 A JP 2009102633A JP 2009102633 A JP2009102633 A JP 2009102633A JP 5338448 B2 JP5338448 B2 JP 5338448B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- semiconductor region
- gate
- insulating film
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
この発明は、トレンチゲート型ＭＯＳＦＥＴを用いた半導体装置に関する。
トレンチゲート型ＭＯＳＦＥＴはチャネル領域を縦方向に形成することから、特に大面積を要するパワーＭＯＳＦＥＴ等で大幅な素子面積縮小が図れるという利点を有する。
以下に、特許文献３に開示されている双方向トレンチ横型パワーＭＯＳＦＥＴについて説明する。
図１１は、従来の双方向トレンチ横型パワーＭＯＳＦＥＴの要部平面図であり、図１２は図１１のＢ部の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図であり、図１３は図１１のＸ１−Ｘ１線で切断した要部断面図である。
図１１では第１ソース領域７、第２ソース領域８およびｐベースピックアップ領域９は省略されている。また図１２（ａ）では第１ソース電極配線１４、第２ソース電極配線１５、第１ポリシリコンゲート配線１９、第２ポリシリコンゲート配線２０は省略されており、図１２（ｂ）ではトレンチ３を充填しプラグ１３と第１、第２ゲート電極１１、１２を絶縁する層間絶縁膜は図示されていない。また図１３でも層間絶縁膜は図示されていない。
以下に、特許文献３に開示されている双方向トレンチ横型パワーＭＯＳＦＥＴについて説明する。
図１１は、従来の双方向トレンチ横型パワーＭＯＳＦＥＴの要部平面図であり、図１２は図１１のＢ部の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図であり、図１３は図１１のＸ１−Ｘ１線で切断した要部断面図である。
図１１では第１ソース領域７、第２ソース領域８およびｐベースピックアップ領域９は省略されている。また図１２（ａ）では第１ソース電極配線１４、第２ソース電極配線１５、第１ポリシリコンゲート配線１９、第２ポリシリコンゲート配線２０は省略されており、図１２（ｂ）ではトレンチ３を充填しプラグ１３と第１、第２ゲート電極１１、１２を絶縁する層間絶縁膜は図示されていない。また図１３でも層間絶縁膜は図示されていない。
この双方向トレンチ横型パワーＭＯＳＦＥＴは、ｐ基板１の表面層に形成されるｎウェル領域２と、ｎウェル領域２の表面から内部に形成される閉ループ状の蛇行している第１トレンチ３と、第１トレンチ３と同時に形成され第１トレンチ３を囲む閉ループ状の第２トレンチ２５（Ｘ１−Ｘ１線上で第２トレンチ２４と第１トレンチ３との間隔を第１トレンチ３同士の間隔と同じにする）とを有する。
また、第１トレンチ３と第２トレンチ２５に囲まれｎウェル領域２の表面層に形成され
る第１ｐベース領域４と、第１ｐベース領域４と同時にｎウェル領域２の表面層に形成さ
れ、第１トレンチ３に囲まれる第２ｐベース領域５と、第１ｐベース領域４の表面層に形
成され第１トレンチ３の側壁と接する第１ｎソース領域７と、第２ｐベース領域５の表面
層に形成され第１トレンチ３の側壁と接する第２ｎソース領域８と、第１ｎソース領域７
と接し第１ｐベース領域４の表面層に形成されるｐベースピックアップ領域９と、第２ｎ
ソース領域８と接し第２ｐベース領域５の表面層に形成される第２ベースピックアップ領
域９と有する。
また、第１トレンチ３と第２トレンチ２５に囲まれｎウェル領域２の表面層に形成され
る第１ｐベース領域４と、第１ｐベース領域４と同時にｎウェル領域２の表面層に形成さ
れ、第１トレンチ３に囲まれる第２ｐベース領域５と、第１ｐベース領域４の表面層に形
成され第１トレンチ３の側壁と接する第１ｎソース領域７と、第２ｐベース領域５の表面
層に形成され第１トレンチ３の側壁と接する第２ｎソース領域８と、第１ｎソース領域７
と接し第１ｐベース領域４の表面層に形成されるｐベースピックアップ領域９と、第２ｎ
ソース領域８と接し第２ｐベース領域５の表面層に形成される第２ベースピックアップ領
域９と有する。
また、第１トレンチ３の底部に形成されるｎドレイン領域６と、第２トレンチ２５の底
部にｎドレイン領域６と同時に形成されるｎ領域２６と、第１トレンチ３の側壁にゲート
絶縁膜１０を介して第１ｐベース領域４側に形成されるポリシリコンの第１ゲート電極１
１と、第１トレンチ３の側壁にゲート絶縁膜１０を介して第２ｐベース領域５側に形成さ
れるポリシリコンの第２ゲート電極１２とを有する。
また、第２トレンチ２５の側壁にゲート絶縁膜１０と同時に形成された絶縁膜２７を介
して第１ｐベース領域４側に形成されるポリシリコン膜２８（ゲート電極１１、１２と同
時に形成される）と、ｎウェル領域２側に形成されるポリシリコン膜２９（ゲート電極１
１、１２と同時に形成される）とを有する。
また、図示しない層間絶縁膜に開けたコンタクトホール１６と、第１ｎソース領域７お
よびｐベースピックアップ領域９とタングステンなどで形成したプラグ１３を介して接す
る第１ソース電極配線１４と、第２ｎソース領域８およびｐベースピックアップ領域９に
プラグ１３を介して接する第２ソース電極配線１５とを有する。
部にｎドレイン領域６と同時に形成されるｎ領域２６と、第１トレンチ３の側壁にゲート
絶縁膜１０を介して第１ｐベース領域４側に形成されるポリシリコンの第１ゲート電極１
１と、第１トレンチ３の側壁にゲート絶縁膜１０を介して第２ｐベース領域５側に形成さ
れるポリシリコンの第２ゲート電極１２とを有する。
また、第２トレンチ２５の側壁にゲート絶縁膜１０と同時に形成された絶縁膜２７を介
して第１ｐベース領域４側に形成されるポリシリコン膜２８（ゲート電極１１、１２と同
時に形成される）と、ｎウェル領域２側に形成されるポリシリコン膜２９（ゲート電極１
１、１２と同時に形成される）とを有する。
また、図示しない層間絶縁膜に開けたコンタクトホール１６と、第１ｎソース領域７お
よびｐベースピックアップ領域９とタングステンなどで形成したプラグ１３を介して接す
る第１ソース電極配線１４と、第２ｎソース領域８およびｐベースピックアップ領域９に
プラグ１３を介して接する第２ソース電極配線１５とを有する。
また、第１ゲート電極１１およびポリシリコン膜２８に接する第１ポリシリコンゲート
配線１９と、第２ゲート電極１２に接する第２ポリシリコンゲート配線と、第１ポリシリ
コンゲート配線１９にコンタクトホール２１を通して接する第１ゲート電極配線１７と、
第２ポリシリコンゲート配線２０にコンタクトホール２１を介して接する第２ゲート電極
配線１８と、第１ソース電極配線１４に接続する第１ソース端子Ｓ１と、第２ソース電極
配線１５に接続する第２ソース端子Ｓ２と、第１ゲート金属配線１７に接続する第１ゲー
ト端子Ｇ１と、第２ゲート金属配線１８に接続する第２ゲート端子Ｇ２とを有する。尚、
ポリシリコン膜２９は他の箇所とは接続せず浮遊電位状態にある。
このように、本実施例の双方向トレンチ横型パワーＭＯＳＦＥＴでは閉ループ状の蛇行
した第１トレンチ３は、その側壁に第１、第２ゲート電極１１、１２が形成され、その両
側のトレンチ残し部は双方向ＭＯＳＦＥＴの第１、第２ｎソース領域７、８となっている
。その最外周に閉ループ状の第２トレンチ２５を形成し、第２トレンチ２５で第１ｐベー
ス領域４とｎウェル領域２を分離している。
配線１９と、第２ゲート電極１２に接する第２ポリシリコンゲート配線と、第１ポリシリ
コンゲート配線１９にコンタクトホール２１を通して接する第１ゲート電極配線１７と、
第２ポリシリコンゲート配線２０にコンタクトホール２１を介して接する第２ゲート電極
配線１８と、第１ソース電極配線１４に接続する第１ソース端子Ｓ１と、第２ソース電極
配線１５に接続する第２ソース端子Ｓ２と、第１ゲート金属配線１７に接続する第１ゲー
ト端子Ｇ１と、第２ゲート金属配線１８に接続する第２ゲート端子Ｇ２とを有する。尚、
ポリシリコン膜２９は他の箇所とは接続せず浮遊電位状態にある。
このように、本実施例の双方向トレンチ横型パワーＭＯＳＦＥＴでは閉ループ状の蛇行
した第１トレンチ３は、その側壁に第１、第２ゲート電極１１、１２が形成され、その両
側のトレンチ残し部は双方向ＭＯＳＦＥＴの第１、第２ｎソース領域７、８となっている
。その最外周に閉ループ状の第２トレンチ２５を形成し、第２トレンチ２５で第１ｐベー
ス領域４とｎウェル領域２を分離している。
本発明の構造では、第２トレンチ２５を形成することで、ｎウェル領域２とｐベース領
域４のｐｎ接合が表面ではなくなるため、不活性領域を狭めることができる。
また、チップサイズを変えない場合には、活性領域を広げられるのでオン抵抗を低減す
ることができる。
前記トレンチは、閉ループの第１トレンチである主トレンチと、図１１のＣ部のポリシリコン引き出し領域の引き出しトレンチと、最外周の第２トレンチであるダミートレンチからなる。このダミートレンチは、周辺デザインルールシュリンクおよびプロセス安定化の効果がある。
ここで、この双方向トレンチ横型ＭＯＳＦＥＴは、小面積で双方向ＭＯＳＦＥＴを形成するために、トレンチ両側壁のゲートを形成するポリシリコンはそれぞれ独立に駆動できるようになっており、２つのＭＯＳＦＥＴでドレイン領域を共有化している。そのため、このトレンチ両側壁のポリシリコンに繋ぐ引き出し領域も各々設ける必要がある。
域４のｐｎ接合が表面ではなくなるため、不活性領域を狭めることができる。
また、チップサイズを変えない場合には、活性領域を広げられるのでオン抵抗を低減す
ることができる。
前記トレンチは、閉ループの第１トレンチである主トレンチと、図１１のＣ部のポリシリコン引き出し領域の引き出しトレンチと、最外周の第２トレンチであるダミートレンチからなる。このダミートレンチは、周辺デザインルールシュリンクおよびプロセス安定化の効果がある。
ここで、この双方向トレンチ横型ＭＯＳＦＥＴは、小面積で双方向ＭＯＳＦＥＴを形成するために、トレンチ両側壁のゲートを形成するポリシリコンはそれぞれ独立に駆動できるようになっており、２つのＭＯＳＦＥＴでドレイン領域を共有化している。そのため、このトレンチ両側壁のポリシリコンに繋ぐ引き出し領域も各々設ける必要がある。
また、特許文献１によると、トレンチゲート型のＭＩＳＦＥＴを有する半導体装置のゲート電極用の複数の第１の溝の終端部を第２の溝で連結する。第１の溝と第２の溝内にはゲート絶縁膜とゲート部とが形成されている。ゲート引き出し用の導体膜とゲート部とは、同じ導体膜により一体的に形成されて電気的に接続されているが、第１の溝と第２の溝との連結部上にはゲート引き出し用の導体膜が形成されていない。この構成とすることで、トレンチゲート型のＭＩＳＦＥＴを有する半導体装置のゲート絶縁膜特性を向上させて、半導体装置の信頼性や性能を改善することができることが開示されている。
また、特許文献２によると、第１導電型の半導体基板の片面に第１導電型の第１の半導体層が設けられ、その上に第２導電型の第２の半導体層が設けられている。第２の半導体層の表層部に第１導電型の第３の半導体層が設けられ、第３の半導体層及び第２の半導体層を貫いて第１の半導体層に達するようにトレンチが設けられている。トレンチは複数ストライプ状に形成されている。トレンチ内にゲート酸化膜を介して設けられたゲート電極の電極引出し部に接続されるゲート配線が、トレンチの幅以上トレンチ端部から離れた位置に、トレンチと交差するように形成されている。ゲート配線の裏面と対応する箇所には第３の半導体層が設けられていない。この構成とすることで、隣接するトレンチの端部の間隔に関係なく、簡単な構成でゲート酸化膜の耐圧を向上させることができることが開示されている。
また、特許文献２によると、第１導電型の半導体基板の片面に第１導電型の第１の半導体層が設けられ、その上に第２導電型の第２の半導体層が設けられている。第２の半導体層の表層部に第１導電型の第３の半導体層が設けられ、第３の半導体層及び第２の半導体層を貫いて第１の半導体層に達するようにトレンチが設けられている。トレンチは複数ストライプ状に形成されている。トレンチ内にゲート酸化膜を介して設けられたゲート電極の電極引出し部に接続されるゲート配線が、トレンチの幅以上トレンチ端部から離れた位置に、トレンチと交差するように形成されている。ゲート配線の裏面と対応する箇所には第３の半導体層が設けられていない。この構成とすることで、隣接するトレンチの端部の間隔に関係なく、簡単な構成でゲート酸化膜の耐圧を向上させることができることが開示されている。
しかしながら、図１１〜図１３に示した従来の双方向トレンチ横型ＭＯＳＦＥＴでは、図１１のＣ部に示すトレンチ終端部にポリシリコン引き出し領域（第１、第２ゲートポリシリコン配線１８、１９が形成される領域）が存在することになる。
図１４は、図１１のＣ部のトレンチ終端部の詳細図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＺ−Ｚ線で切断した断面図である。
図１４のＣ部に示すトレンチ終端部はＤ部の直線部とＥ部の曲線部がある。Ｄ部の直線部は蛇行している第１トレンチ３の直線部の面方位と同一であるのに対し、Ｅ部の曲線部では様々な面方位が存在する。そのため、ゲート引き出し領域であるゲートポリシリコン配線１８，１９下に形成されたゲート酸化膜１０はＤ部の直線部とＥ部の曲線部とで膜厚が異なることがわかっている。
Ｅ部の曲線部の側壁のＧ部では面方位の影響でゲート酸化膜１０の厚みが薄くなる。その中でも特にＦ部のトレンチ開口部上端部ではシリコン形状が先鋭化するので、ゲート酸化膜１０の薄膜化が特に起こりやすい。その結果、トレンチ終端部のＥ部の曲線部でゲート耐圧の低下やゲート破壊が多発するという問題が生じる。
また、前記した特許文献１および特許文献２には、ゲート引き出し領域を形成するトレンチに終端部を設けないでゲート耐圧低下を防止することについては記載されていない。
図１４は、図１１のＣ部のトレンチ終端部の詳細図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＺ−Ｚ線で切断した断面図である。
図１４のＣ部に示すトレンチ終端部はＤ部の直線部とＥ部の曲線部がある。Ｄ部の直線部は蛇行している第１トレンチ３の直線部の面方位と同一であるのに対し、Ｅ部の曲線部では様々な面方位が存在する。そのため、ゲート引き出し領域であるゲートポリシリコン配線１８，１９下に形成されたゲート酸化膜１０はＤ部の直線部とＥ部の曲線部とで膜厚が異なることがわかっている。
Ｅ部の曲線部の側壁のＧ部では面方位の影響でゲート酸化膜１０の厚みが薄くなる。その中でも特にＦ部のトレンチ開口部上端部ではシリコン形状が先鋭化するので、ゲート酸化膜１０の薄膜化が特に起こりやすい。その結果、トレンチ終端部のＥ部の曲線部でゲート耐圧の低下やゲート破壊が多発するという問題が生じる。
また、前記した特許文献１および特許文献２には、ゲート引き出し領域を形成するトレンチに終端部を設けないでゲート耐圧低下を防止することについては記載されていない。
この発明の目的は、前記の課題を解決して、ゲート酸化膜の薄膜化が生じないようにして、ゲート耐圧の低下を防止することこができる半導体装置を提供することである。
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、
第１導電型の第１半導体領域と、前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレンチと、前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第２導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第１ゲート電極と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成された第２ゲート電極と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第２半導体領域と前記第５半導体領域とに電気的に接続される第２主電極とを有し、前記第１トレンチが直線部と曲線部からなる蛇行した１条のトレンチで、該第１トレンチと前記第２トレンチを接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された第１接続トレンチと、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第３半導体領域を貫通して形成された第２接続トレンチと、を有する構成とする。
第１導電型の第１半導体領域と、前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレンチと、前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第２導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第１ゲート電極と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成された第２ゲート電極と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第２半導体領域と前記第５半導体領域とに電気的に接続される第２主電極とを有し、前記第１トレンチが直線部と曲線部からなる蛇行した１条のトレンチで、該第１トレンチと前記第２トレンチを接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された第１接続トレンチと、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第３半導体領域を貫通して形成された第２接続トレンチと、を有する構成とする。
また、特許請求の範囲の請求項２記載の発明によれば、請求項１記載の発明において、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第２半導体領域を貫通して形成された第３接続トレンチとを有する構成とする。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記前記第１トレンチの曲線部と前記第１トレンチの直線部とを接続する前記第２接続トレンチのひとつである第４トレンチと、前記第３トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第２ゲート電極と接続して形成された第２ゲート引き出し電極と、を有する構成とする。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記前記第１トレンチの曲線部と前記第１トレンチの直線部とを接続する前記第２接続トレンチのひとつである第４トレンチと、前記第３トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第２ゲート電極と接続して形成された第２ゲート引き出し電極と、を有する構成とする。
また、特許請求の範囲の請求項４記載の発明によれば、請求項１記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第３トレンチ側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第２ゲート電極と接続して形成された第２ゲート引き出し電極と、を有する構成とする。
また、特許請求の範囲の請求項５記載の発明によれば、請求項２記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成され、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成された前記第２ゲート電極とそれぞれ接続する第２ゲート引き出し電極を有する構成とする。
また、特許請求の範囲の請求項５記載の発明によれば、請求項２記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成され、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成された前記第２ゲート電極とそれぞれ接続する第２ゲート引き出し電極を有する構成とする。
また、特許請求の範囲の請求項６記載の発明によれば、請求項１記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続する前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介して形成され前記第１ゲート電極とそれぞれ接続する第１ゲート引き出し電極と、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成された前記第２ゲート電極と接続する第２ゲート引き出し電極を有する構成とする。
また、特許請求の範囲の請求項７記載の発明によれば、請求項１〜６のいずれかに記載の発明において、前記第２トレンチの前記第２半導体領域側の側壁に絶縁膜を介して形成され、前記第２ゲート電極と電気的に接続される第３ゲート電極を有する構成とする。
また、特許請求の範囲の請求項８記載の発明によれば、請求項１記載の発明において、第１導電型の第１半導体領域と、前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレンチと、前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第１導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成されたゲート電極と、前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第１導電膜と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第５半導体領域に電気的に接続される第２主電極とを有し、前記第１トレンチが直線部と曲線部からなる蛇行した１条のトレンチで、該第１トレンチと前記第２トレンチを接続して形成された前記第１トレンチと同一深さで第２半導体領域を貫通して形成された第１接続トレンチと、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第３半導体領域を貫通して形成された第２接続トレンチと、を有する構成とする。
また、特許請求の範囲の請求項８記載の発明によれば、請求項１記載の発明において、第１導電型の第１半導体領域と、前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレンチと、前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第１導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成されたゲート電極と、前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第１導電膜と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第５半導体領域に電気的に接続される第２主電極とを有し、前記第１トレンチが直線部と曲線部からなる蛇行した１条のトレンチで、該第１トレンチと前記第２トレンチを接続して形成された前記第１トレンチと同一深さで第２半導体領域を貫通して形成された第１接続トレンチと、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第３半導体領域を貫通して形成された第２接続トレンチと、を有する構成とする。
また、特許請求の範囲の請求項９記載の発明によれば、請求項８記載の発明において、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第２半導体領域を貫通して形成された第３接続トレンチとを有する構成とする。
また、特許請求の範囲の請求項１０記載の発明によれば、請求項８記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部とを接続して前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第３トレンチの側壁から該第２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成されたゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第２主電極と接続して形成された第２導電膜と、を有する構成とする。
また、特許請求の範囲の請求項１０記載の発明によれば、請求項８記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部とを接続して前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第３トレンチの側壁から該第２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成されたゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第２主電極と接続して形成された第２導電膜と、を有する構成とする。
また、特許請求の範囲の請求項１１記載の発明によれば、請求項８記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成されたゲート引き出し電極と、前記第５トレンチの側壁を被覆する絶縁膜を介し前記第１導電膜および前記第２主電極と接続して形成された第２導電膜と、を有する構成とする。ことを特徴とする請求項７に記載の半導体装置。
また、特許請求の範囲の請求項１２記載の発明によれば、請求項９記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成され、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第１導電膜および前記第２主電極とそれぞれ接続する第２導電膜と、を有する構成とする。
また、特許請求の範囲の請求項１２記載の発明によれば、請求項９記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成され、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第１導電膜および前記第２主電極とそれぞれ接続する第２導電膜と、を有する構成とする。
また、特許請求の範囲の請求項１３記載の発明によれば、請求項９記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続する前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介して形成された前記ゲート電極とそれぞれ接続するゲート引き出し電極と、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第１導電膜および前記第２主電極と接続する第２導電膜と、を有する構成とする。
また、特許請求の範囲の請求項１４記載の発明によれば、請求項８〜１３のいずれかに記載の発明において、前記第２トレンチの前記第１トレンチと対向する側壁に絶縁膜を介して形成され、前記ゲート電極と電気的に接続される第３ゲート電極を有する構成とする。
また、特許請求の範囲の請求項１５記載の発明によれば、請求項１〜１４のいずれかに記載の発明において、前記第１トレンチおよび第２トレンチの底部に形成され、前記第２半導体領域および前記第３半導体領域に接する第１導電型の第６半導体領域を有する構成とする。
また、特許請求の範囲の請求項１６記載の発明によれば、請求項８〜１５のいずれかに記載の発明において、前記第１半導体領域が、第２導電型の半導体基板の表面層に形成された構成とする。
また、特許請求の範囲の請求項１５記載の発明によれば、請求項１〜１４のいずれかに記載の発明において、前記第１トレンチおよび第２トレンチの底部に形成され、前記第２半導体領域および前記第３半導体領域に接する第１導電型の第６半導体領域を有する構成とする。
また、特許請求の範囲の請求項１６記載の発明によれば、請求項８〜１５のいずれかに記載の発明において、前記第１半導体領域が、第２導電型の半導体基板の表面層に形成された構成とする。
この発明によると、ゲート引き出し領域にトレンチの終端部を形成しないようにすることで、ゲート酸化膜の破壊を防止することができる。その結果、素子の歩留まりの向上によるコスト低減を図ることができる。
実施の形態を以下の実施例で説明する。従来構造の部位と同一部位には同一の符号を付した。
図１〜図４は、この発明の第１実施例の半導体装置の構成図であり、図１は要部平面図、図２は図１のＡ部の詳細図であり、同図（ａ）は平面図、同図（ｂ）は同図（ｂ）のＸ２−Ｘ２線で切断した要部断面図、図３は図１のＸ１−Ｘ１線で切断した要部断面図、図４は図１のＫ−Ｋ線で切断した要部断面図である。
図１の平面図と図１１の従来の平面図との違いは、第１トレンチ３と第２トレンチ２５が第３トレンチ７１で接続されている点と、第１トレンチ３の曲線部とこれに対向する第１トレンチ３の直線部が第４トレンチ７２で接続している点である。
また、図１のＡ部と図１１のＢ部との違いは、図１１ではゲートポリシリコン配線の引き出し領域にある第１トレンチ３に終端部があるが、図１では終端部がない点である。また、図３は、図１３と同じであるので説明は省略した。ここに示す半導体装置としては双方向トレンチ横型ＭＯＳＦＥＴを例に挙げた。
図１の平面図と図１１の従来の平面図との違いは、第１トレンチ３と第２トレンチ２５が第３トレンチ７１で接続されている点と、第１トレンチ３の曲線部とこれに対向する第１トレンチ３の直線部が第４トレンチ７２で接続している点である。
また、図１のＡ部と図１１のＢ部との違いは、図１１ではゲートポリシリコン配線の引き出し領域にある第１トレンチ３に終端部があるが、図１では終端部がない点である。また、図３は、図１３と同じであるので説明は省略した。ここに示す半導体装置としては双方向トレンチ横型ＭＯＳＦＥＴを例に挙げた。
この双方向トレンチ横型ＭＯＳＦＥＴは、ｐ基板１上に形成されたｎウェル領域２と、ｎウェル領域２の表面層に形成された平面形状が閉ループ状の第１トレンチ３と、この第１トレンチ３を囲むように形成された平面形状が閉ループ状の第２トレンチ２５とを有する。
また、第１トレンチ３と第２トレンチ２５との間のｎウェル領域２の表面層に形成され、第１トレンチ３および第２トレンチ２５よりも深さが浅い第１ｐベース領域４と、第１トレンチ３により囲まれｎウェル領域２の表面層に形成された第１トレンチ３よりも深さが浅い第２ｐベース領域５とを有する。また、ｐベースピックアップ領域９がｐベース領域４，５の表面層に選択的に形成されており、プラグ１３とオーミックコンタクトしている。
また、第１トレンチ３と第２トレンチ２５との間のｎウェル領域２の表面層に形成され、第１トレンチ３および第２トレンチ２５よりも深さが浅い第１ｐベース領域４と、第１トレンチ３により囲まれｎウェル領域２の表面層に形成された第１トレンチ３よりも深さが浅い第２ｐベース領域５とを有する。また、ｐベースピックアップ領域９がｐベース領域４，５の表面層に選択的に形成されており、プラグ１３とオーミックコンタクトしている。
また、第１ｐベース領域４の表面層に第１トレンチ３に接して形成された第１ｎソース領域７と、第２ｐベース領域５の表面層に第１トレンチ３に接して形成された第２ｎソース領域８と、第１トレンチ３の底部に形成されたｎドレイン領域６と、第２トレンチ２５の底部、第３トレンチ７１の底部および第４トレンチ７２の底部に形成されたｎ領域２６と、第１トレンチ３の第１ｎソース領域７側（第１ｐベース領域４側）の側壁にゲート絶縁膜１０を介して形成された第１ゲート電極１１と、第１トレンチ３の第２ｎソース領域８側（第２ｐベース領域５側）の側壁にゲート絶縁膜１０を介して形成された第２ゲート電極１２とを有する。ｎドレイン領域６とｎ領域２６は同時に形成した１つの領域として形成してもよい。尚、第３、第４トレンチ７１，７２の底部には必ずしもｎ領域２６を形成しなくても構わない。
また、第１ｐベース領域４と第１ｎソース領域７とに電気的に接続される第１ソース電極配線１４と、第２ｐベース領域５と第２ｎソース領域８とに電気的に接続される第２ソース電極配線１５とで構成され、第１トレンチ３は直線部と曲線部からなる蛇行した１条のトレンチで構成される。
また、この第１トレンチ３と第２トレンチ２５を接続し第１トレンチ３と同一深さで第１ｐベース領域４を貫通して形成される第３トレンチ７１と、第１トレンチ３の曲線部とこれに対向する第１トレンチ３の直線部を接続し第１トレンチ３と同一深さで第２ｐベース領域５を貫通して形成された第４トレンチ７２とを有する。
また、第３トレンチ７１の側壁からこの第１ｐベース領域４上まで被覆しゲート絶縁膜１０を延在して形成された絶縁膜を介し、第１ゲート電極１１を延在して形成された第１ゲートポリシリコン配線１９（第１ゲート引き出し電極）と、第４トレンチ７２の側壁から第２ｐベース領域５上まで被覆しゲート絶縁膜１０を延在して形成された絶縁膜を介し、第２ゲート電極１２を延在して形成された第２ゲートポリシリコン配線２０（第２ゲート引き出し電極）とを有する。尚、図１〜図４では各トレンチ内を充填している層間絶縁膜は省略されている。
前記の第１、第２ゲート電極１１，１２と第１、第２ゲートポリシリコン配線１９，２０は同一のポリシリコンで形成され、第１、第２ゲートポリシリコン配線１９，２０はゲート引き出し領域に形成される。また、第１、第２ｐベース領域４，５は第１、第２ｎソース領域７，８を貫通して表面に露出している。この表面に露出したｐベース領域がｐベースピックアップ領域９となる。このｐベースピックアップ領域９と第１、第２ｎソース領域７，８はコンタクト内に形成されたバリアメタルおよびプラグ材を介して第１、第２ソース電極配線１４，１５と接続する。また、第１、第２ゲートポリシリコン配線１９，２０は、第１、第２ゲート金属配線１７，１８と接続する。
前記したトレンチ３，２５，７１、７２は、閉ループの第１トレンチ３である主トレンチと、第３、第４トレンチ７１，７２であるポリシリコン引き出し領域に形成された引き出しトレンチと、最外周の第２トレンチ２５であるダミートレンチ（耐圧確保用トレンチ）からなる。第３、第４トレンチ７１，７２である引き出しトレンチは、対向する第１トレンチ３である主トレンチもしくはダミートレンチである第２トレンチ２５と結合し、トレンチ終端部を作らない構成となっている。
また、この第１トレンチ３と第２トレンチ２５を接続し第１トレンチ３と同一深さで第１ｐベース領域４を貫通して形成される第３トレンチ７１と、第１トレンチ３の曲線部とこれに対向する第１トレンチ３の直線部を接続し第１トレンチ３と同一深さで第２ｐベース領域５を貫通して形成された第４トレンチ７２とを有する。
また、第３トレンチ７１の側壁からこの第１ｐベース領域４上まで被覆しゲート絶縁膜１０を延在して形成された絶縁膜を介し、第１ゲート電極１１を延在して形成された第１ゲートポリシリコン配線１９（第１ゲート引き出し電極）と、第４トレンチ７２の側壁から第２ｐベース領域５上まで被覆しゲート絶縁膜１０を延在して形成された絶縁膜を介し、第２ゲート電極１２を延在して形成された第２ゲートポリシリコン配線２０（第２ゲート引き出し電極）とを有する。尚、図１〜図４では各トレンチ内を充填している層間絶縁膜は省略されている。
前記の第１、第２ゲート電極１１，１２と第１、第２ゲートポリシリコン配線１９，２０は同一のポリシリコンで形成され、第１、第２ゲートポリシリコン配線１９，２０はゲート引き出し領域に形成される。また、第１、第２ｐベース領域４，５は第１、第２ｎソース領域７，８を貫通して表面に露出している。この表面に露出したｐベース領域がｐベースピックアップ領域９となる。このｐベースピックアップ領域９と第１、第２ｎソース領域７，８はコンタクト内に形成されたバリアメタルおよびプラグ材を介して第１、第２ソース電極配線１４，１５と接続する。また、第１、第２ゲートポリシリコン配線１９，２０は、第１、第２ゲート金属配線１７，１８と接続する。
前記したトレンチ３，２５，７１、７２は、閉ループの第１トレンチ３である主トレンチと、第３、第４トレンチ７１，７２であるポリシリコン引き出し領域に形成された引き出しトレンチと、最外周の第２トレンチ２５であるダミートレンチ（耐圧確保用トレンチ）からなる。第３、第４トレンチ７１，７２である引き出しトレンチは、対向する第１トレンチ３である主トレンチもしくはダミートレンチである第２トレンチ２５と結合し、トレンチ終端部を作らない構成となっている。
このように、第３トレンチ７１および第４トレンチ７２を形成することで、第１、第２ゲートポリシリコン配線１９，２０を形成するトレンチに従来のような終端部がなくなり、そのため、ゲート絶縁膜１０（ゲート絶縁膜が延在した絶縁膜）が薄くなることもなく、ゲート耐圧の低下を防止できる。
図５は、この発明の第２実施例の半導体装置の要部平面図である。この図ではソース電極配線１４，１５やゲート金属配線１７，１８は省略されている。図１と違うのは、蛇行するトレンチパターンが２段になっている点である。
一段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
また、一段目の第１トレンチ３と二段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、二段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。この場合も第３、第５トレンチ７１，７３に終端部がないため、ゲート耐圧の低下は起こらない。
一段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
また、一段目の第１トレンチ３と二段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、二段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。この場合も第３、第５トレンチ７１，７３に終端部がないため、ゲート耐圧の低下は起こらない。
図６は、この発明の第３実施例の半導体装置の要部平面図である。この図ではソース電極配線１４，１５やゲート金属配線１７，１８は省略されている。図１と違うのは、蛇行するトレンチパターンが３段になっている点である。
一段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
また、一段目の第１トレンチ３と二段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、二段目の第１トレンチ３と三段目の第１トレンチ３のそれぞれ対向する曲線部同士を第１ｐベース領域５を貫通して形成される第６トレンチ７４で接続し、この第６トレンチ７４に第１ゲートポリシリコン配線１９を形成する。
また、三段目の第１トレンチ３の曲線部とこれに対向する直線部を第２ｐベース領域５を貫通して形成される第４トレンチ７２で接続し、この第４トレンチ７２に第２ゲートポリシリコン配線２０を形成する。
この場合も第３、第４、第５トレンチ７１，７２，７３に終端部がないため、ゲート耐圧の低下は起こらない。
一段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
また、一段目の第１トレンチ３と二段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、二段目の第１トレンチ３と三段目の第１トレンチ３のそれぞれ対向する曲線部同士を第１ｐベース領域５を貫通して形成される第６トレンチ７４で接続し、この第６トレンチ７４に第１ゲートポリシリコン配線１９を形成する。
また、三段目の第１トレンチ３の曲線部とこれに対向する直線部を第２ｐベース領域５を貫通して形成される第４トレンチ７２で接続し、この第４トレンチ７２に第２ゲートポリシリコン配線２０を形成する。
この場合も第３、第４、第５トレンチ７１，７２，７３に終端部がないため、ゲート耐圧の低下は起こらない。
図７は、この発明の第４実施例の半導体装置の要部平面図である。この図ではソース電極配線１４，１５やゲート金属配線１７，１８は省略されている。図１と違うのは、蛇行するトレンチパターンが４段になっている点である。
一段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
また、一段目の第１トレンチ３と二段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、二段目の第１トレンチ３と三段目の第１トレンチ３のそれぞれ対向する曲線部同士を第１ｐベース領域５を貫通して形成される第６トレンチ７４で接続し、この第６トレンチ７４に第１ゲートポリシリコン配線１９を形成する。
また、三段目の第１トレンチ３と第四段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、四段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５を第１ｐベース領域４を貫通する第３トレンチ７１で接続し、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
この場合も第３、第５、第６トレンチ７１，７３，７４に終端部がないため、ゲート耐圧の低下は起こらない。
尚、図１、図５、図６および図７の第１トレンチ３は一条の蛇行した閉ループで形成されているが、これらの一条のトレンチパターンを複数個組み合わせて半導体装置を形成してもよい。例えば、図６の３段のトレンチパターンを図１の１段の第１トレンチ３と図５の２段の第１トレンチ３を上下に曲線部が対向するように配置し、その間に第２トレンチ２５を外周部に配置される第２トレンチから枝分かれして配置しても構わない。また、図７の４段のパターンを図５の２段の第１トレンチ３を２個上下に配置し、それらの間に第２トレンチ２５を外周部に配置される第２トレンチ２５から枝分かれして配置しても構わない。
また、前記の第３トレンチ７１〜第６トレンチ７４は、第１トレンチ３の直線部と第２トレンチ２５の直線部および第１トレンチ３の直線同士を接続して形成してもよい。この場合、ｐベース領域４、５やｎソース領域７、８は第３トレンチ７１〜第６トレンチ７４で分断された形状となり、ソース電極配線１４、１５やゲート金属配線１７、１８の配置が前記したものより複雑になる。
一段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
また、一段目の第１トレンチ３と二段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、二段目の第１トレンチ３と三段目の第１トレンチ３のそれぞれ対向する曲線部同士を第１ｐベース領域５を貫通して形成される第６トレンチ７４で接続し、この第６トレンチ７４に第１ゲートポリシリコン配線１９を形成する。
また、三段目の第１トレンチ３と第四段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、四段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５を第１ｐベース領域４を貫通する第３トレンチ７１で接続し、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
この場合も第３、第５、第６トレンチ７１，７３，７４に終端部がないため、ゲート耐圧の低下は起こらない。
尚、図１、図５、図６および図７の第１トレンチ３は一条の蛇行した閉ループで形成されているが、これらの一条のトレンチパターンを複数個組み合わせて半導体装置を形成してもよい。例えば、図６の３段のトレンチパターンを図１の１段の第１トレンチ３と図５の２段の第１トレンチ３を上下に曲線部が対向するように配置し、その間に第２トレンチ２５を外周部に配置される第２トレンチから枝分かれして配置しても構わない。また、図７の４段のパターンを図５の２段の第１トレンチ３を２個上下に配置し、それらの間に第２トレンチ２５を外周部に配置される第２トレンチ２５から枝分かれして配置しても構わない。
また、前記の第３トレンチ７１〜第６トレンチ７４は、第１トレンチ３の直線部と第２トレンチ２５の直線部および第１トレンチ３の直線同士を接続して形成してもよい。この場合、ｐベース領域４、５やｎソース領域７、８は第３トレンチ７１〜第６トレンチ７４で分断された形状となり、ソース電極配線１４、１５やゲート金属配線１７、１８の配置が前記したものより複雑になる。
図８は、この発明の第５実施例の半導体装置の要部平面図であり、図９は図８のＡ部の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図であり、図１０は図８のＸ１−Ｘ１線で切断した要部断面図である。この半導体装置は単方向トレンチ横型パワーＭＯＳＦＥＴの例である。
図８では図９に記載されているソース領域３７、ドレイン領域８およびｐピックアップ領域３９は省略されている。また図９（ａ）では図８で記載されているソース電極配線４４、ドレイン電極配線４５、ポリシリコンゲート配線４９、ポリシリコン配線５０は省略されており、図９（ｂ）ではトレンチ３３を充填しプラグ４３と第１、第２ゲート電極４１、４２を絶縁する層間絶縁膜は図示されていない。
この単方向トレンチ横型パワーＭＯＳＦＥＴの構成について説明する。この単方向トレンチ横型パワーＭＯＳＦＥＴは、ｐ基板３１の表面層に形成されるｎウェル領域３２と、ｎウェル領域３２の表面から内部に形成される閉ループ状の蛇行している第１トレンチ３３と、第１トレンチ３３と同時に形成され第１トレンチ３３を囲む閉ループ状の第２トレンチ５５とを有する。
図８では図９に記載されているソース領域３７、ドレイン領域８およびｐピックアップ領域３９は省略されている。また図９（ａ）では図８で記載されているソース電極配線４４、ドレイン電極配線４５、ポリシリコンゲート配線４９、ポリシリコン配線５０は省略されており、図９（ｂ）ではトレンチ３３を充填しプラグ４３と第１、第２ゲート電極４１、４２を絶縁する層間絶縁膜は図示されていない。
この単方向トレンチ横型パワーＭＯＳＦＥＴの構成について説明する。この単方向トレンチ横型パワーＭＯＳＦＥＴは、ｐ基板３１の表面層に形成されるｎウェル領域３２と、ｎウェル領域３２の表面から内部に形成される閉ループ状の蛇行している第１トレンチ３３と、第１トレンチ３３と同時に形成され第１トレンチ３３を囲む閉ループ状の第２トレンチ５５とを有する。
また、第１トレンチ３４と第２トレンチ５５に囲まれｎウェル領域５２の表面層に形成されるｐベース領域３４と、ｎウェル領域３２の表面層に形成され、第１トレンチ３３に囲まれるｎ+領域３５と、ｐベース領域３４の表面層に形成され第１トレンチ３３の側壁と接するｎソース領域３７と、ｎ+領域３５の表面層に形成され第１トレンチ３３の側壁と接するｎ++領域３７と、ｎソース領域３７と接しｐベース領域３４の表面層に形成されるｐベースピックアップ領域３９とを有する。
また、第１トレンチ３３の底部に形成されるｎドレイン領域３６と、第２トレンチ５５の底部にｎドレイン領域３６と同時に形成されるｎ領域５６と、第１トレンチ３３の側壁にゲート絶縁膜４０を介してｐベース領域３４側に形成されるゲート電極４１とを有する。
また、第１トレンチ３３の底部に形成されるｎドレイン領域３６と、第２トレンチ５５の底部にｎドレイン領域３６と同時に形成されるｎ領域５６と、第１トレンチ３３の側壁にゲート絶縁膜４０を介してｐベース領域３４側に形成されるゲート電極４１とを有する。
また、第１トレンチ３３の側壁にゲート絶縁膜４０を介してｎ+領域３５側にゲート電極４１と同時に形成されるポリシリコン膜４２と、第２トレンチ５５の側壁にゲート絶縁膜４０と同時に形成された絶縁膜５７を介してｐベース領域３４側に形成されるポリシリコン膜５８（ゲート電極４１と同時に形成）と、ｎウェル領域３２側に形成されるポリシリコン膜５９（ゲート電極４１と同時に形成）とを有する。
また、図示しない層間絶縁膜に開けたコンタクトホール４６と、ｎソース領域３７およびｐベースピックアップ領域３９にプラグ４３を介して接するソース電極配線４４と、ゲート電極４１およびポリシリコン膜５８に接するポリシリコンゲート配線４９と、ポリシリコン膜４２に接するポリシリコン配線５０と、ポリシリコンゲート配線４９にコンタクトホール５１を通して接するゲート電極配線４７と、ポリシリコン配線５０にコンタクトホール５１を介して接し、ｎ++３８とプラグ４３を介して接するドレイン電極配線４５とを有する。
また、図示しない層間絶縁膜に開けたコンタクトホール４６と、ｎソース領域３７およびｐベースピックアップ領域３９にプラグ４３を介して接するソース電極配線４４と、ゲート電極４１およびポリシリコン膜５８に接するポリシリコンゲート配線４９と、ポリシリコン膜４２に接するポリシリコン配線５０と、ポリシリコンゲート配線４９にコンタクトホール５１を通して接するゲート電極配線４７と、ポリシリコン配線５０にコンタクトホール５１を介して接し、ｎ++３８とプラグ４３を介して接するドレイン電極配線４５とを有する。
また、ソース電極配線４４に接続するソース端子Ｓと、ドレイン電極配線４５に接続するドレイン端子Ｄと、ゲート金属配線４７に接続するゲート端子Ｇとを有する。尚、ポリシリコン膜５９は他の箇所とは接続せず浮遊電位状態にある。
この場合も第１実施例と同様に、第１トレンチ３３と第２トレンチ５５を接続する第３トレンチ７１および第１トレンチ３３の曲線部と直線部を接続する第４トレンチ７２を形成することで、ポリシリコンゲート配線４９およびポリシリコン配線５０が形成されるトレンチ７１，７２に従来のような終端部がなくなり、この箇所でのゲート絶縁膜４０をｐベース領域３４上まで延在させた絶縁膜の厚みが薄くならないので、ゲート耐圧の低下を防止できる。また、ソース・ドレイン耐圧の低下も防止できる。
尚、図８に示すトレンチパターンを図５、図６および図７のようなトレンチパターンにした場合にも第３、第４、第５、第６トレンチ７１，７２，７３，７４に終端部がないのでゲート耐圧およびソース・ドレイン耐圧の低下を防止できる。
この場合も第１実施例と同様に、第１トレンチ３３と第２トレンチ５５を接続する第３トレンチ７１および第１トレンチ３３の曲線部と直線部を接続する第４トレンチ７２を形成することで、ポリシリコンゲート配線４９およびポリシリコン配線５０が形成されるトレンチ７１，７２に従来のような終端部がなくなり、この箇所でのゲート絶縁膜４０をｐベース領域３４上まで延在させた絶縁膜の厚みが薄くならないので、ゲート耐圧の低下を防止できる。また、ソース・ドレイン耐圧の低下も防止できる。
尚、図８に示すトレンチパターンを図５、図６および図７のようなトレンチパターンにした場合にも第３、第４、第５、第６トレンチ７１，７２，７３，７４に終端部がないのでゲート耐圧およびソース・ドレイン耐圧の低下を防止できる。
１、３１ ｐ基板
２、３２ ｎウェル領域
３、３３ 第１トレンチ
４ 第１ｐベース領域
５ 第２ｐベース領域
６、３６ ｎドレイン領域
７ 第１ｎソース領域
８ 第２ｎソース領域
９、３９ ｐベースピックアップ領域
１０、４０ ゲート絶縁膜
１１ 第１ゲート電極
１２ 第２ゲート電極
１３、４３ プラグ
１４ 第１ソース電極配線
１５ 第２ソース電極配線
１６、２１、４６、５１コンタクトホール
１７ 第１ゲート金属配線
１８ 第２ゲート金属配線
１９ 第１ポリシリコンゲート配線
２０ 第２ポリシリコンゲート配線
２５、５５ 第２トレンチ
２６、５６ ｎ領域
２７、５７ 絶縁膜
２８、２９、５８、５９ ポリシリコン膜
３４ ｐベース領域
３５ ｎ+領域
３７ ｎソース領域
３８ ｎ++領域
４１ ゲート電極
４２ ポリシリコン膜
４４ ソース電極配線
４５ ドレイン電極配線
４７ ゲート金属配線
４９ ポリシリコンゲート配線
５０ ポリシリコン配線
７１ 第３トレンチ
７２ 第４トレンチ
７３ 第５トレンチ
７４ 第６トレンチ
２、３２ ｎウェル領域
３、３３ 第１トレンチ
４ 第１ｐベース領域
５ 第２ｐベース領域
６、３６ ｎドレイン領域
７ 第１ｎソース領域
８ 第２ｎソース領域
９、３９ ｐベースピックアップ領域
１０、４０ ゲート絶縁膜
１１ 第１ゲート電極
１２ 第２ゲート電極
１３、４３ プラグ
１４ 第１ソース電極配線
１５ 第２ソース電極配線
１６、２１、４６、５１コンタクトホール
１７ 第１ゲート金属配線
１８ 第２ゲート金属配線
１９ 第１ポリシリコンゲート配線
２０ 第２ポリシリコンゲート配線
２５、５５ 第２トレンチ
２６、５６ ｎ領域
２７、５７ 絶縁膜
２８、２９、５８、５９ ポリシリコン膜
３４ ｐベース領域
３５ ｎ+領域
３７ ｎソース領域
３８ ｎ++領域
４１ ゲート電極
４２ ポリシリコン膜
４４ ソース電極配線
４５ ドレイン電極配線
４７ ゲート金属配線
４９ ポリシリコンゲート配線
５０ ポリシリコン配線
７１ 第３トレンチ
７２ 第４トレンチ
７３ 第５トレンチ
７４ 第６トレンチ
Claims (16)
- 第１導電型の第１半導体領域と、前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレンチと、前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第２導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第１ゲート電極と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成された第２ゲート電極と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第２半導体領域と前記第５半導体領域とに電気的に接続される第２主電極とを有し、前記第１トレンチが直線部と曲線部からなる蛇行した１条のトレンチで、該第１トレンチと前記第２トレンチを接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された第１接続トレンチと、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第３半導体領域を貫通して形成された第２接続トレンチと、を有することを特徴とする半導体装置。
- 前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第２半導体領域を貫通して形成された第３接続トレンチとを有することを特徴とする請求項１に記載の半導体装置。
- 前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記前記第１トレンチの曲線部と前記第１トレンチの直線部とを接続する前記第２接続トレンチのひとつである第４トレンチと、前記第３トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第２ゲート電極と接続して形成された第２ゲート引き出し電極と、を有することを特徴とする請求項１に記載の半導体装置。
- 前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第３トレンチ側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第２ゲート電極と接続して形成された第２ゲート引き出し電極と、を有することを特徴とする請求項１に記載の半導体装置。
- 前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成され、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成された前記第２ゲート電極とそれぞれ接続する第２ゲート引き出し電極を有することを特徴とする請求項２に記載の半導体装置。
- 前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続する前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介して形成され前記第１ゲート電極とそれぞれ接続する第１ゲート引き出し電極と、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成された前記第２ゲート電極と接続する第２ゲート引き出し電極を有することを特徴とする請求項２に記載の半導体装置。
- 前記第２トレンチの前記第２半導体領域側の側壁に絶縁膜を介して形成され、前記第２ゲート電極と電気的に接続される第３ゲート電極を有することを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
- 第１導電型の第１半導体領域と、前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレンチと、前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第１導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成されたゲート電極と、前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第１導電膜と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第５半導体領域に電気的に接続される第２主電極とを有し、前記第１トレンチが直線部と曲線部からなる蛇行した１条のトレンチで、該第１トレンチと前記第２トレンチを接続して形成された前記第１トレンチと同一深さで第２半導体領域を貫通して形成された第１接続トレンチと、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第３半導体領域を貫通して形成された第２接続トレンチと、を有することを特徴とする半導体装置。
- 前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第２半導体領域を貫通して形成された第３接続トレンチとを有することを特徴とする請求項８に記載の半導体装置。
- 前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部とを接続して前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第３トレンチの側壁から該第２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成されたゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第２主電極と接続して形成された第２導電膜と、を有することを特徴とする請求項８に記載の半導体装置。
- 前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成されたゲート引き出し電極と、前記第５トレンチの側壁を被覆する絶縁膜を介し前記第１導電膜および前記第２主電極と接続して形成された第２導電膜と、を有することを特徴とする請求項８に記載の半導体装置。
- 前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成され、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第１導電膜および前記第２主電極とそれぞれ接続する第２導電膜と、を有することを特徴とする請求項９に記載の半導体装置。
- 前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続する前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介して形成された前記ゲート電極とそれぞれ接続するゲート引き出し電極と、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第１導電膜および前記第２主電極と接続する第２導電膜と、を有することを特徴とする請求項９に記載の半導体装置。
- 前記第２トレンチの前記第１トレンチと対向する側壁に絶縁膜を介して形成され、前記ゲート電極と電気的に接続される第３ゲート電極を有することを特徴とする請求項８〜１３のいずれか一項に記載の半導体装置。
- 前記第１トレンチおよび第２トレンチの底部に形成され、前記第２半導体領域および前記第３半導体領域に接する第１導電型の第６半導体領域を有することを特徴とする請求項１〜１４のいずれか一項に記載された半導体装置。
- 前記第１半導体領域が、第２導電型の半導体基板の表面層に形成されたことを特徴とする請求項１〜１５のいずれか一項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009102633A JP5338448B2 (ja) | 2009-04-21 | 2009-04-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009102633A JP5338448B2 (ja) | 2009-04-21 | 2009-04-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010258005A JP2010258005A (ja) | 2010-11-11 |
| JP5338448B2 true JP5338448B2 (ja) | 2013-11-13 |
Family
ID=43318628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009102633A Active JP5338448B2 (ja) | 2009-04-21 | 2009-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5338448B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5806535B2 (ja) * | 2011-07-20 | 2015-11-10 | 株式会社 日立パワーデバイス | 半導体装置及びそれを用いた電力変換装置 |
| EP2822039B1 (en) * | 2012-10-17 | 2020-08-26 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP7351086B2 (ja) * | 2019-03-05 | 2023-09-27 | 富士電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3367857B2 (ja) * | 1997-03-14 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| JP4048628B2 (ja) * | 1999-01-05 | 2008-02-20 | 富士電機デバイステクノロジー株式会社 | トレンチ型ｍｏｓ半導体装置 |
| JP2004221230A (ja) * | 2003-01-14 | 2004-08-05 | Toyota Industries Corp | トレンチ構造を有する半導体装置 |
| JP2007067249A (ja) * | 2005-09-01 | 2007-03-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP4561747B2 (ja) * | 2007-01-11 | 2010-10-13 | 富士電機システムズ株式会社 | 半導体装置 |
-
2009
- 2009-04-21 JP JP2009102633A patent/JP5338448B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010258005A (ja) | 2010-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10388781B2 (en) | Device structure having inter-digitated back to back MOSFETs | |
| JP5132977B2 (ja) | 半導体装置およびその製造方法 | |
| US7612407B2 (en) | Trenched MOSFET device configuration with reduced mask processes | |
| US7800185B2 (en) | Closed trench MOSFET with floating trench rings as termination | |
| KR100856299B1 (ko) | 절연 게이트형 반도체 장치 | |
| US8889514B2 (en) | Trench MOSFET having a top side drain | |
| US7816729B2 (en) | Trenched MOSFET device with trenched contacts | |
| US20120037954A1 (en) | Equal Potential Ring Structures of Power Semiconductor with Trenched Contact | |
| US8564053B2 (en) | Trench MOSFET with trenched floating gates in termination | |
| JP6131114B2 (ja) | 半導体装置及びその製造方法 | |
| JP2008235498A (ja) | 半導体装置 | |
| US20060273390A1 (en) | Gate contact and runners for high density trench MOSFET | |
| JP5775268B2 (ja) | 半導体装置およびその製造方法 | |
| CN108063157A (zh) | 半导体装置 | |
| US8564054B2 (en) | Trench semiconductor power device having active cells under gate metal pad | |
| US8487372B1 (en) | Trench MOSFET layout with trenched floating gates and trenched channel stop gates in termination | |
| JP6941502B2 (ja) | 半導体装置および半導体パッケージ | |
| JP2023040134A (ja) | 半導体装置 | |
| US8669614B2 (en) | Monolithic metal oxide semiconductor field effect transistor-Schottky diode device | |
| JP5338448B2 (ja) | 半導体装置 | |
| US9257501B2 (en) | Semiconductor device | |
| JP2007142087A (ja) | 半導体装置 | |
| JP2010010263A (ja) | 縦型半導体装置 | |
| CN103715262B (zh) | 半导体装置 | |
| KR20220117469A (ko) | 반도체 장치 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111111 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130705 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130709 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130722 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5338448 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |