CN103715262B - 半导体装置 - Google Patents

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Abstract

半导体装置。本发明的目的是提供一种MOS型半导体装置，其具有栅电阻小且面积效率优异的沟槽栅结构。作为解决手段，在具备沟槽栅的晶体管中，在沟槽上设有用于将栅电极和栅配线连接的栅接触孔。在晶体管中，所述沟槽栅形成为格子状，所述晶体管具备多个被所述沟槽栅包围的源区域，其特征在于，所述栅接触孔形成于所述沟槽栅的交叉部。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及具有沟槽栅结构的MOS型半导体装置。
背景技术
在图6、图7中示出了以往的具有沟槽栅结构的纵型MOSFET（以后记作沟槽MOSFET）的示例。图6是沟槽MOSFET的外周附近的概要俯视图，图7是图6的C-C’间的概要剖视图。
如图6、图7所示，在半导体衬底1的表层部，P型阱层2和P型体（body）层3分别形成于单元外周区域16和单元区域15，在P型体层3的表层部形成有N型源区域9。以贯通源区域9及体层3的深度形成有沟槽4。而且，在该沟槽4的内壁依次形成有二氧化硅等的栅绝缘膜5和多晶硅等的栅电极6，并由它们构成沟槽栅。在沟槽栅的最外周，从栅电极6的上方一直到P型阱层2的表层部形成的二氧化硅等的场绝缘膜13的上方形成有多晶硅等的栅引出配线7，并且栅引出配线7与栅电极6电连接。这里，为了将栅电极6和栅引出配线7电连接，最外周的沟槽4的宽度形成得比其他沟槽宽度宽。而且，栅引出配线7经由栅接触孔8与铝等的栅配线10电连接，所述栅接触孔8贯通在栅引出配线7的上方形成的层间绝缘膜14，并设置在场绝缘膜13的上方。另外，在单元区域15的周围以覆盖沟槽栅的上方的方式形成层间绝缘膜14，在层间绝缘膜14的上方形成有铝等的源配线11，并将源区域9和源配线11电连接起来。而且，漏电极12形成于衬底1的背面，构成了纵型的元件结构。
如图6、图7所示，在专利文献1中公开了如下结构：将沟槽MOSFET的最外周的沟槽栅形成为环状，并形成一端重叠连接于该电极6上并朝向单元外周区域16延伸的栅引出配线7，由此降低栅电阻。
专利文献1：日本特开2009-188294号公报
然而，在图7中，在由沟槽4的侧面和衬底1的表面构成的角部也形成有栅引出配线7。在通过硅的热氧化形成栅氧化膜5的情况下，角部的栅氧化膜5的膜厚容易变薄，因此引起栅电极6和P型阱层2之间的栅漏电流增大、栅绝缘耐压降低的问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种MOS型半导体装置，其具有栅氧化膜的可靠性优异且栅电阻低的沟槽栅结构。
为解决上述课题，本发明为半导体装置，其特征在于，所述半导体装置具有：具备沟槽栅的晶体管，所述沟槽栅由形成于半导体衬底表面的沟槽、设于所述沟槽的内壁面的第一绝缘膜、和隔着所述第一绝缘膜填充在所述沟槽内的第一导电层构成；第二绝缘膜，其形成于所述晶体管的上方；栅接触孔，其是通过将所述第二绝缘膜的一部分除去而形成的；以及第二导电层，其形成于所述栅接触孔中以及所述第二绝缘膜的上方的一部分，所述栅接触孔形成在所述沟槽的上方。
另外，所述半导体装置的特征在于，在晶体管中，所述沟槽栅形成为格子状，所述晶体管具备多个被所述沟槽栅包围的源区域，所述栅接触孔形成于所述沟槽栅的交叉部。
或者，在晶体管中，所述沟槽栅形成为随意的交错状，所述晶体管具备多个被所述沟槽栅包围的源区域，所述栅接触孔形成于所述沟槽栅的交点部。
根据本发明，能够提供一种MOS型半导体装置，其具有栅氧化膜的可靠性优异且栅电阻低的沟槽栅结构。
附图说明
图1是本发明的第一实施方式涉及的沟槽MOSFET的一部分的俯视图。
图2是图1中的A-A’处的概要剖视图。
图3是本发明的第二实施方式涉及的沟槽MOSFET的一部分的俯视图。
图4是图3的（a）中的B-B’处的概要剖视图。
图5是本发明的另一实施方式涉及的沟槽MOSFET的一部分的剖视图。
图6是以往的沟槽MOSFET的一部分的剖视图。
图7是以往的图6中的C-C’处的概要剖视图。
标号说明
1：半导体衬底；
2：P型阱层；
3：P型体层；
4：沟槽；
5：栅绝缘膜；
6：栅电极；
7：栅引出配线；
8：栅接触孔；
9：源区域；
10：栅配线；
11、11a、11b：源配线；
12：漏电极；
13：场绝缘膜；
14、14a、14b：层间绝缘膜；
15：单元区域；
16：单元外周区域。
具体实施方式
以下，参照附图结合实施例对本发明涉及的半导体装置进行详细说明。
（第一实施方式）
图1是本实施方式涉及的具有沟槽MOSFET的半导体装置的一部分的俯视图，图2是图1中的A-A’处的概要剖视图。
如图1、图2所示，在半导体衬底1的表层部，P型阱层2和P型体层3分别形成于单元外周区域16和横纵整齐排列的多个单元区域15，在多个单元区域15的P型体层3的表层部的周围形成有N型源区域9。单元外周区域16包围整齐排列的多个单元区域的外侧。在两个相互对置的单元区域之间以贯通源区域9及体层3的深度形成有沟槽4。而且，依次形成有栅绝缘膜5和栅电极6，从而构成了由它们形成的沟槽栅，所述栅绝缘膜5由二氧化硅等形成并覆盖该沟槽4的内壁，所述栅电极6由多晶硅等形成并填充形成有绝缘膜5的沟槽内部。而且，栅电极6经由栅接触孔8与铝等的栅配线10电连接，所述栅接触孔8贯通在衬底上形成的层间绝缘层14而形成于最外周的栅电极6上。位于多个单元区域15之间并将各个单元区域分离的沟槽4的宽度固定，以使电流均匀地流过。另一方面，栅接触孔8不与源区域9和P型阱层2连接，所以沟槽4中位于最外周的沟槽的宽度形成得比栅接触孔8的宽度宽，从而成为宽度宽的沟槽。而且，比位于单元区域15之间的沟槽4的宽度宽。所述单元外周区域16设于最外周的沟槽的外侧。在单元区域15及单元区域15的周围，以覆盖沟槽栅的上方的方式形成层间绝缘膜14，在层间绝缘膜14的上方形成有铝等的源配线11，并将源区域9和源配线11电连接起来。而且，漏电极12形成于衬底1的背面，构成了纵型的元件结构。
如图1、图2所示，通过在栅电极6的上方形成栅接触孔8，栅引出配线部分的电阻消失，因此能够降低栅电阻。并且，由于未使用栅引出配线，所以即使在沟槽4上部的角部栅氧化膜5的膜厚减薄，也不会引起栅漏电流的增大或者栅绝缘耐压的降低。
（第二实施方式）
在本实施方式中，仅对与第一实施方式不同的部分进行说明。在第一实施方式中，在最外周的栅电极6上形成栅接触孔8，但在本实施方式中，其特征在于，在格子状地形成的沟槽4的交点处形成栅接触孔8。
图3的（a）是本实施方式涉及的半导体装置的一部分的俯视图，图4是图3的（a）中的B-B’处的概要剖视图。如这些图所示，栅接触孔8形成于格子状地形成的沟槽4的交点处，而没有设置在沟槽4中最外周的沟槽上。因此，沟槽4中最外周的沟槽的宽度与其他位置的沟槽的宽度相等。
在格子状地形成的沟槽4的交点处，单元区域15之间的距离是沟槽4的宽度的倍，因此能够在不扩大沟槽4的宽度的情况下扩大栅接触孔8和单元区域15之间的距离。另外，由于接近单元区域15而形成栅接触孔8，所以与在外周形成栅接触孔8的情况相比能够降低栅电阻。而且，由于在最外周的栅电极6上未配置有栅接触孔8，所以能够自由地设定最外周的沟槽4的宽度。
而且，在本实施方式中，需要以被源配线11a夹着的方式形成栅配线10，所以铝等的配线是2层。具体而言，以覆盖栅配线10的方式形成第二层间绝缘膜14b，在第二层间绝缘膜14b的上方形成铝等的源配线11b，并将源配线11a和源配线11b电连接起来。
在仅具备沟槽MOSFET、及用于保护其栅绝缘膜的二极管的所谓的离散半导体装置中，从制造成本的方面出发，期望铝等的配线为一层。但是，在将横型的互补MOSFET和沟槽MOSFET集成在一个衬底上的半导体集成电路装置中，经常有在互补MOSFET部中要求两层以上的配线的情况，因此，本实施方式在半导体集成回路装置中，在制造成本方面是有效果的。
图3的（b）、（c）、（d）是第二实施方式的变形例，各自的单元区域15的平面形成为八边形、圆角四边形、圆形。这样，通过对单元区域15的角进行倒角，扩大了沟槽4的交点处的单元区域15之间的距离，因此，例如，即使沟槽4的宽度和栅接触孔8的宽度相同，也能够在不扩大沟槽4的宽度的情况下在栅电极6上形成栅接触孔8。
（其他变形例）
在第二实施方式中，把沟槽4配置为正方的格子状，但如图5的（a）、（b）、（c）所示，也可以交错地配置单元区域15，将沟槽4形成为每列错开的交错的格子状（交错格子状）。与格子状地形成沟槽4的情况相比，缩短了沟槽4的交点处的单元区域15之间的距离，但取得了与格子状地形成沟槽4的情况相同的效果。
另外，在图3的（b）、（c）中，全部的单元区域15的角被倒角，但只要与形成有栅接触孔8的沟槽4的交点邻接的单元区域15的角被倒角即可。
当然，以上所说明的只是本发明的一个实施方式，在不脱离本发明的主旨的情况下，也可以考虑除此以外的各种变形的实施方式。

Claims (8)

1.一种半导体装置，其具有：
半导体衬底；
体层，其设于所述半导体衬底；
多个单元区域，它们是在所述体层的表层部的周围配置源区域而形成的；
第一沟槽，其具有将所述多个单元区域相互分离的固定宽度，并且格子状地配置；
第二沟槽，其设于所述多个单元区域的最外周；
栅绝缘膜，其覆盖所述第一沟槽及第二沟槽的内壁；
栅电极，其填充由所述栅绝缘膜覆盖的所述第一沟槽及第二沟槽的内部；
单元外周区域，其被设置成包围所述第二沟槽的外侧；
层间绝缘膜，其设在所述多个单元区域、所述第一沟槽及所述第二沟槽的上方；
栅接触孔，其在所述格子状地配置的第一沟槽的交点的上方设于所述层间绝缘膜；以及
栅配线，其经由所述栅接触孔与所述栅电极连接。
2.一种半导体装置，其具有：
半导体衬底；
体层，其设于所述半导体衬底；
多个单元区域，它们是在所述体层的表层部的周围配置源区域而形成的；
第一沟槽，其具有将所述多个单元区域相互分离的固定宽度，并且交错格子状地配置；
第二沟槽，其设于所述多个单元区域的最外周；
栅绝缘膜，其覆盖所述第一沟槽及第二沟槽的内壁；
栅电极，其填充由所述栅绝缘膜覆盖的所述第一沟槽及第二沟槽的内部；
单元外周区域，其被设置成包围所述第二沟槽的外侧；
层间绝缘膜，其设在所述多个单元区域、所述第一沟槽及所述第二沟槽的上方；
栅接触孔，其在所述交错格子状地配置的第一沟槽的交点的上方设于所述层间绝缘膜；以及
栅配线，其经由所述栅接触孔与所述栅电极连接。
3.根据权利要求1或2所述的半导体装置，其中，
所述多个单元区域中的每个单元区域具有圆角。
4.根据权利要求1或2所述的半导体装置，其中，
所述栅接触孔形成在所述栅电极上以贯通所述层间绝缘膜。
5.一种半导体装置，其具有：
半导体衬底；
多个单元区域，它们形成于所述半导体衬底上；
第一沟槽，其被布置成格子状以将所述多个单元区域互相分离；
第二沟槽，其设于所述多个单元区域的最外周；
栅绝缘膜，其覆盖所述第一沟槽及第二沟槽的内壁；
栅电极，其填充由所述栅绝缘膜覆盖的所述第一沟槽及所述第二沟槽的内部；
层间绝缘膜，其设于所述多个单元区域、所述第一沟槽及所述第二沟槽的上方；
栅接触孔，其在所述格子状地配置的第一沟槽的交点处设于所述层间绝缘膜中；以及
栅配线，其经由所述栅接触孔与所述栅电极连接。
6.根据权利要求5所述的半导体装置，其中，
所述格子状包括交错格子状。
7.根据权利要求5或6所述的半导体装置，其中，
所述多个单元区域中的每个单元区域具有圆角。
8.根据权利要求5或6所述的半导体装置，其中，
所述栅接触孔形成在所述栅电极上以贯通所述层间绝缘膜。
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