JP2012199418A - 半導体装置 - Google Patents

Abstract

【課題】容量素子を備え、電気的特性の安定化が可能な半導体装置を提供する。
【解決手段】半導体基体１上の配線層に形成されている配線と絶縁層とからなる容量素子１０を備える。そして、容量素子１０の形成領域内の半導体基体１１上に形成されている導体パターンと、導体パターンの電位を固定するための電位固定端子２８とを備える半導体装置を構成する。
【選択図】図３

Description

本技術は、配線層に形成される容量素子を備える半導体装置に係わる。

近年、半導体装置の微細化に伴い、配線間距離が縮小している。このため、配線間の容量値を大きくすることが可能となっている。このような配線間の寄生容量を利用して、半導体基体上に各種トランジスタや抵抗素子と共に、ＭＩＭ（metal insulator metal）構造の容量素子が混載された半導体装置が提案されている（例えば、特許文献１参照）。

特開２００５−１９７３９６号公報

上述の半導体基体上に混載されたＭＩＭ構造の容量素子では、外部回路からの干渉による静電容量の変動等の電気的特性の低下が問題となっている。このため、容量素子を搭載する半導体装置では、電気的特性の安定化が求められている。

本技術においては、容量素子を備え、電気的特性の安定化が可能な半導体装置を提供する。

本技術の半導体装置は、半導体基体上の配線層に形成されている配線と絶縁層とからなる容量素子を備える。そして、容量素子の形成領域内の半導体基体上に形成されている導体パターンと、導体パターンの電位を固定するための電位固定端子とを備える。

本技術の半導体装置によれば、半導体基体上の配線層に容量素子が形成される。さらに、この容量素子が形成される領域において、半導体基体上に電位固定端子によって電位が固定された導体パターンが形成されている。配線層に形成される容量素子の下部に形成される導体パターンの電位が固定されているため、容量素子と導体パターンとの間に形成される容量が安定する。このため、半導体基体上に、電気的特性が安定した容量素子を構成することができる。

本技術によれば、容量素子を備え、電気的特性の安定化が可能な半導体装置を提供することができる。

Ａ〜Ｂは、ＭＩＭ容量素子を備える半導体装置の構成を示す図である。 ＭＩＭ容量素子を備える半導体装置である。 Ａ〜Ｃは、ＭＩＭ容量素子を備える半導体装置の第１実施形態の構成を示す図である。 第１実施形態の半導体装置の変形例１の構成を示す図である。 第１実施形態の半導体装置の変形例２の構成を示す図である。 第１実施形態の半導体装置の変形例３の構成を示す図である。 第１実施形態の半導体装置の変形例４の構成を示す図である。 Ａ及びＢは、第１実施形態の半導体装置の変形例５の構成を示す図である。 Ａ〜Ｃは、第１実施形態の半導体装置の変形例６の構成を示す図である。 Ａ〜Ｃは、ＭＩＭ容量素子を備える半導体装置の第２実施形態の構成を示す図である。 第２実施形態の半導体装置の変形例１の構成を示す図である。 第２実施形態の半導体装置の変形例２の構成を示す図である。 Ａ〜Ｃは、第２実施形態の半導体装置の変形例３の構成を示す図である。

以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．容量素子を備える半導体装置の概要
２．容量素子を備える半導体装置の第１実施形態
３．半導体装置の第１実施形態の変形例
４．容量素子を備える半導体装置の第２実施形態
５．半導体装置の第２実施形態の変形例

〈１．容量素子を備える半導体装置の概要〉
容量素子を搭載する半導体装置について説明する。
図１に、配線間の寄生容量を利用した容量素子を備える半導体装置として、ＭＩＭ（metal insulator metal）容量素子を備える半導体装置の構成を示す。図１Ａは、半導体装置のＭＩＭ容量素子の配線の配置を示す平面図である。また、図１Ｂは、図１に示す半導体装置のＡ−Ａ線断面図である。

図１Ａ，Ｂに示す半導体装置は、第１電導型（ｐ型）の半導体基体１１と、半導体基体１１上に形成された絶縁層１３と、この絶縁層１３上に形成された第１〜第３配線層Ｌ１，Ｌ２，Ｌ３とから構成されている。第１〜第３配線層Ｌ１，Ｌ２，Ｌ３には、層間絶縁層１４，１５，１６内に第１電極１７及び第２電極１８が形成されている。そして、第１電極１７及び第２電極１８を電極とし、電極間に挟まれた層間絶縁層１４，１５，１６を誘電体層とするＭＩＭ容量素子が構成されている。

第１電極１７及び第２電極１８は、図１Ａに示すように半導体基体１１の主面に対して平行な方向に延在する平面に、互いに向き合い、交互に入り組んだ櫛形状に配線が配置されている。第１電極１７と第２電極１８とは、配線が延びる方向の直交方向に互いに等しい距離を隔てて並んでいる。
また、第１電極１７及び第２電極１８は、図１Ｂに示すように半導体基体１１の主面に垂直な方向（厚み方向）では、同一パターンの配線が第１〜第３配線層Ｌ１，Ｌ２，Ｌ３において重なり合って配置されている。そして、第１〜第３配線層Ｌ１，Ｌ２，Ｌ３に形成された第１電極１７及び第２電極１８が、層間の電気的接続を担うビア１９によって電気的に並列接続されている。

上述のＭＩＭ容量素子は、半導体基体１１の素子分離領域（ＳＴＩ：Shallow Trench Isolation）１２の領域に形成することが一般的である。
半導体装置に搭載される容量素子を、半導体基体上のゲート電極や配線等の導体パターンや、半導体基体に形成された活性領域（アクティブ領域）上に形成すると、外部回路からの干渉による静電容量の変動を引き起こす。このため、容量素子は、ＳＴＩ等の素子分離領域上のみに形成する。

しかしながら、半導体装置の微細化が進むにつれ、半導体基体上に形成されるゲート電極やアクティブ領域のパターン密度の制限が厳しくなっている。例えば、６５ｎｍ世代のＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスでは、５０μｍ×５０μｍ当たりのパターン密度を３０％以上にする必要がある。このパターン密度が低下すると、素子分離領域に埋め込んだ絶縁膜を平坦化するためのＣＭＰ（Chemical Mechanical Polishing）工程において、ディッシングによる絶縁層の消失等が起こる。また、エッチング後のゲート電極の線幅がそのパターン密度に依存して、ＭＯＳＦＥＴの電気的特性のバラツキが大きくなる問題が発生する。
このように、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等の半導体装置の電気的特性を保障するため、半導体基体上のパターン密度を最適化する必要がある。

加えて、半導体装置の製造過程で実施されるＲＴＡ（Rapid Thermal Anneal）において、基体上の熱分布とこれらのパターン密度との関係が問題となる。このため、半導体装置の特性バラツキを低減する上で、半導体基体上のパターン密度の最適化が必要である。

上述のように、パターン密度の低下による半導体装置の特性の低下を防止するためには、素子分離領域上にも、他の領域と同様に、導体パターンと接続せず、電気的にフローティング状態のダミーゲート電極、ダミーアクティブ領域等のダミーパターンを形成する。ダミーパターンを形成することにより、ＣＭＰ工程における平坦性を向上することができる。一般的に、ＣＭＰ工程での平坦化を可能にするダミーパターンは、半導体装置の設計段階において、設計システムにより自動発生させている。

しかし、素子分離領域上にダミーパターンを形成した場合には、上述のように外部回路からの干渉による静電容量の変動を引き起こす原因となる。特に、素子分離領域上に自動発生させるダミーゲート電極やダミーアクティブ領域のパターンは、電気的にフローティング状態となる。このため、ダミーゲート電極と第１電極及び第２電極との容量結合が無視できない場合には、ダミーゲート電極を介した第１電極及び第２電極へのノイズ信号の混入が問題となる。
また、ゲート電極およびアクティブ領域のパターン密度が異なる領域では、自動発生させるダミーパターンの大きさや発生数が、それぞれのＭＩＭ容量素子の形成領域において異なる。このため、ＭＩＭ容量素子の第１電極及び第２電極に寄生する対基板容量が、ＭＩＭ容量素子ごとに大きく変動してしまう。

上述のダミーパターンとＭＩＭ容量素子との間の寄生容量の変動を防ぐ方法として、図２に示すように、ダミーゲート電極及びダミーアクティブ領域を固定電位に電気的に接合することが考えられる。
図２は、図示しない半導体基体上に形成されているＭＩＭ容量素子の第１電極１７及び第２電極１８の配置、並びに、ＭＩＭ容量素子形成領域のダミーパターンとして、ダミーゲート電極２１及びダミーアクティブ領域２３の配置を示す。
ＭＩＭ容量素子の外周部（図面上方）に設けられた電位固定端子２４に、接続用導体部２５を介してダミーゲート電極２１が電気的に接続されている。このような電位固定端子２４との接続を行うことにより、フローティング状態であったダミーゲート電極２１の電位が固定される。同様に、ダミーアクティブ領域２３を、図示しない電位固定端子に電気的に接続することにより、ダミーアクティブ領域２３の電位が固定される。

しかし、図２に示す構成では、ＭＩＭ容量素子の形成領域の外部、特に、第１電極１７及び第２電極１８による配線形成領域の外周部に電位固定端子２４を形成しなければならない。この場合、ＭＩＭ容量素子の面積が大きいと、電位固定端子２４の形成面積が大きくなり、レイアウトの自由度が低下する。また、ダミーゲート電極２１の面積を大きくした場合には、電位固定端子２４から離れた位置、例えば、ＭＩＭ容量素子の中央付近等の部分において、ダミーパターンの電位が不安定になる。
従って、図２に示すようなＭＩＭ容量素子の外周に電位固定端子を形成し、ダミーパターンを電位固定端子に電気的に接続する構成では、ＭＩＭ容量素子の電位を安定化することが困難である。

〈２．容量素子を備える半導体装置の第１実施形態〉
以下、容量素子を備える半導体装置の第１実施形態について説明する。図３に第１実施形態の半導体装置の構成を示す。
図３Ａに、配線間の寄生容量を利用した容量素子を備える半導体装置として、ＭＩＭ（metal insulator metal）容量素子を備える半導体装置の構成を示す。図３Ａは、半導体装置のＭＩＭ容量素子の配線、及び、半導体基体上の導体パターンの配置を示す平面図である。図３Ｂは、図３Ａに示す平面図のＡ−Ａ線断面図であり、図３Ｃは、図３Ａに示す平面図のＢ−Ｂ線断面図である。

図３Ａ〜Ｃに示すように、半導体装置に搭載されるＭＩＭ容量素子１０は、半導体基体１１の主面に対して平行な方向に延在する配線である第１電極１７及び第２電極１８と、第１電極１７と第２電極１８との間に形成された絶縁層とから構成される。そして、ＭＩＭ容量素子１０が形成される領域の下部には、半導体基体に形成されたクティブ領域ゲート電極と、アクティブ領域上に形成されたゲート電極とを備える。ゲート電極は、ＣＭＰ工程における平坦化を確保するための導体パターンとして形成されている。

上述の導体パターンは、ＭＩＭ容量素子１０の形成領域外の導電体との接続を持たないためフローティング状態であり、通常のトランジスタ等におけるゲート電極及びアクティブ領域としては機能しない導体パターンである。以下、導体パターン（ゲート電極）をダミーゲート電極２１、アクティブ領域をダミーアクティブ領域２３、導体パターン及びアクティブ領域のパターンをダミーパターン２０とする。

図３Ｂに示すようにＭＩＭ容量素子１０は、第１導電型（ｐ型）の半導体基体１１上に形成される。半導体基体１１の表面には、例えば、ダミーアクティブ領域２３と、このダミーアクティブ領域２３を分離するための素子分離領域（ＳＴＩ）１２が形成されている。また、ダミーアクティブ領域２３上にはゲート絶縁膜２２を介してダミーゲート電極２１が形成されている。そして、ダミーゲート電極２１を覆って半導体基体１１上に絶縁層１３が形成されている。

絶縁層１３上には、下層から順に第１配線層Ｌ１、第２配線層Ｌ２、及び、第３配線層Ｌ３が形成されている。第１〜第３配線層Ｌ１，Ｌ２，Ｌ３は、半導体基体１１の主面に対して平行な方向に延在する平面に沿って形成されている。

第１〜第３配線層Ｌ１，Ｌ２，Ｌ３には、それぞれＭＩＭ容量素子１０を構成する配線と層間絶縁層１４，１５，１６とが形成されている。
絶縁層１３上の第１配線層Ｌ１は、第１電極１７Ａ、第２電極１８Ａ、及び、層間絶縁層１４から形成されている。また、第１配線層Ｌ１に電位固定配線２６が形成されている。第２配線層Ｌ２は、第１電極１７Ｂ、第２電極１８Ｂ、及び、層間絶縁層１５から形成されている。第３配線層Ｌ３は、第１電極１７Ｃ、第２電極１８Ｃ、及び、層間絶縁層１６から形成されている。
従って、ＭＩＭ容量素子１０を構成する第１電極１７及び第２電極１８は、第１〜第３配線層Ｌ１〜３に形成された第１電極１７Ａ〜Ｃと、第２電極１８Ａ〜Ｃとから構成されている。

ＭＩＭ容量素子１０を構成する第１電極１７と、第２電極１８は、第１〜第３配線層Ｌ１，Ｌ２，Ｌ３の平面上に所定の方向に互いに等しい間隔を隔てて並列されている。また、第１電極１７は、第１〜第３配線層Ｌ１，Ｌ２，Ｌ３において、第１電極１７Ａ〜Ｃが、それぞれ重なり合って配置された同一パターンからなる。第２電極１８も同様に、第１〜第３配線層Ｌ１，Ｌ２，Ｌ３において、第２電極１８Ａ〜Ｃが、それぞれ重なり合って配置された同一パターンからなる。
また、第１電極１７と第２電極１８は、同じ配線層内において、交互に入り組んだ櫛形状に配置された配線である。また、第１電極１７と第２電極１８は、互いに配線が延びる方向の直交方向に、等しい距離を隔てて向き合うように形成されている。
第１電極１７は、第１〜第３配線層Ｌ１〜３を貫通するビア１９により、各配線層の第１電極１７Ａ〜Ｃが電気的に接続されている。第２電極１８は、第１〜第３配線層Ｌ１〜３を貫通するビア１９により、各配線層の第２電極１８Ａ〜Ｃが電気的に接続されている。

ダミーパターン２０は、ダミーゲート電極２１とダミーアクティブ領域２３とから形成されている。ダミーアクティブ領域２３は、半導体基体１１と同じ第１導電型（ｐ型）の半導体領域からなる。そして、図３Ａに示すように、ダミーゲート電極２１とダミーアクティブ領域２３とは、電位固定端子２８により電気的に接続されている。図３Ｃに示すように、第１配線層Ｌ１に形成された電位固定配線２６と、電位固定配線２６からダミーゲート電極２１とダミーアクティブ領域２３に接続するプラグ２７とにより、電気的な接続が形成されている。

ＭＩＭ容量素子１０を構成する第１電極１７、第２電極１８及びビア１９、並びに、電位固定端子２８を構成する電位固定配線２６及びプラグ２７は、例えば、銅（Ｃｕ）及びアルミニウム（Ａｌ）等から形成されている。
素子分離領域１２及び層間絶縁層１４〜１６を形成する絶縁体層は、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）及びＨＤＰ（high density plasma）等により形成されたシリコン酸化物や、シリコン窒化物等から構成される。
ダミーゲート電極２１は、リンやボロンをドーピングしたポリシリコン等から構成される。

ダミーパターン２０は、半導体装置の設計において予め定められたパターン密度を維持できる大きさで形成する。つまり、ＭＩＭ容量素子の形成領域において、ダミーパターン２０により所定のパターン密度を維持することにより、半導体装置の設計段階において、設計システムによるダミーパターンの自動発生を防ぐ。
また、ダミーパターン２０は、素子分離領域に埋め込んだ絶縁膜の平坦化等のＣＭＰ工程において、ディッシング等の問題が発生しないパターン密度に、規模と密度を調整する。

ダミーアクティブ領域２３は、ｐ型の半導体基体１１上に形成されている。このため、半導体基体１１の電位によりダミーアクティブ領域２３の電位が固定されている。そして、電位固定端子２８により、ダミーゲート電極２１がダミーアクティブ領域２３に電気的に接続されているため、ダミーアクティブ領域２３の電位によってダミーゲート電極２１の電位が固定される。

従って、ダミーゲート電極２１と第１電極１７および第２電極１８との間で容量結合していても、ダミーゲート電極２１を介したノイズ信号の混入を防止できる。そして、ダミーパターンとＭＩＭ容量素子との間の寄生容量の変動を防ぐことができる。

また、図３Ａ〜Ｃに示すように、ＭＩＭ容量素子１０の形成領域内の第１配線層Ｌ１を利用して電位固定端子２８を形成することにより、上述の図２に示す構成に比べて、素子面積を小さくすることができる。従って、ＭＩＭ容量素子の設計の自由度を向上することができる。さらに、ＭＩＭ容量素子１０の形成領域内に電位固定端子２８が形成できるため、素子面積を変えずにダミーパターン２０に対して複数の電位を固定することができる。この結果、ダミーパターン２０の面積を大きくした場合にも、複数の電位固定端子を形成することにより、安定した電位の固定が可能である。

また、ダミーパターン２０のパターン密度を調整することにより、ＭＩＭ容量素子の形成領域内における、フローティング状態のダミーパターンの自動発生を防ぐことができる。このため、ＭＩＭ容量素子１０の形成領域において、ダミーパターンの発生率及びダミーパターンの密度差に起因する、第１電極１７及び第２電極１８と基体１１との寄生容量の変動を防ぐことができる

なお、上述の実施の形態では、ＭＩＭ容量素子の多層配線構造として、３層配線を例に記載したが、配線層の数は特に限定されず、３層以上の多層配線、又は、３層以下としてもよい。

また、上述の半導体装置では、図示しない領域において半導体基体上に、公知の電界効果トランジスタ（ＦＥＴ）等の能動素子が形成されている。ＭＩＭ容量素子の形成領域のダミーパターンのゲート電極（ダミーゲート電極）は、上記能動素子のゲート電極と同じ層において、同じ材料及び同じ工程において形成することができる。また、ＭＩＭ容量素子の形成領域のダミーパターンのアクティブ領域（ダミーアクティブ領域）は、上記能動素子のアクティブ領域と同じ材料及び同じ工程により形成することができる。さらに、電位固定端子も、配線形成工程において同じ材料により形成することができる。
従って、従来の半導体装置の製造方法から工程を追加することなく、上述の第１実施形態のＭＩＭ容量素子を備える半導体装置を製造することができる。

〈３．半導体装置の第１実施形態の変形例〉
次に、上述の第１実施形態のＭＩＭ容量素子を備える半導体装置の変形例について説明する。なお、以下の説明では、上述の第１実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。

［変形例１：ダミーアクティブ領域］
図４に、第１実施形態の変形例１の半導体装置の構成を示す。図４は、上述の第１実施形態の図３Ｂに対応する半導体装置の断面図である。
図４に示す半導体装置は、ダミーパターン２０を構成するダミーアクティブ領域２９が、半導体基体１１と異なる導電型で形成されている。つまり、ダミーアクティブ領域２９は、第２導電型（ｎ型）の半導体領域から構成されている。また、ｎ型の半導体領域により形成されているダミーアクティブ領域２９は、素子分離領域１２の下部において、隣接するダミーアクティブ領域２９同士が連続して形成されている。
なお、ＭＩＭ容量素子１０の構成は、上述の第１実施形態と同様である。また、ダミーゲート電極２１とダミーアクティブ領域２９を電気的に接続する電位固定端子２８も上述の第１実施形態と同様に構成することができる。

図４に示すように、ダミーアクティブ領域２９の導電型が、半導体基体１１と異なる導電型から形成されている場合でも、ｐ型の半導体基体１１により電位が固定される。そして、図示しない電位固定端子２８によって、ダミーゲート電極２１の電位がｎ型のダミーアクティブ領域２９の電位により固定できる。このため、ダミーパターン２０の電位を固定することができる。従って、上述の第１実施形態と同様に、ダミーゲート電極２１を介したノイズ信号の混入や、ダミーパターンとＭＩＭ容量素子との間の寄生容量の変動を防ぐことができる。

［変形例２〜４：ダミーパターンの構成］
次に、図５に、第１実施形態の変形例２の半導体装置の構成を示す。また、図６に、第１実施形態の変形例３の半導体装置の構成を示す。図７に、第１実施形態の変形例４の半導体装置の構成を示す。図５〜７は、上述の第１実施形態の図３Ａに対応する、半導体装置のＭＩＭ容量素子の配線、及び、ダミーパターンの配置を示す平面図である。

図５に示す半導体装置は、ＭＩＭ容量素子１０の形成領域内において、ダミーアクティブ領域２３が複数に分割されている。また、ＭＩＭ容量素子１０の形成領域内において、ダミーゲート電極２１が、複数のダミーアクティブ領域２３上に連続して形成されている。ダミーアクティブ領域２３は、１個のダミーゲート電極２１に対して、素子分離領域１２により分割されている。そして、隣接する複数のダミーアクティブ領域２３上及び素子分離領域１２上に連続して、ダミーゲート電極２１が形成されている。
なお、電位固定端子２８は、ダミーゲート電極２１の電位が固定できればよい。このため、図５に示すように、電位固定端子２８がダミーアクティブ領域２３毎に形成されていてもよく、ダミーゲート電極２１に対応して複数のダミーアクティブ領域２３に１つの電位固定端子２８を形成してもよい。また、ダミーアクティブ領域２３内に複数の電位固定端子２８を形成してもよい。

図６に示す半導体装置は、ＭＩＭ容量素子１０の形成領域内において、ダミーアクティブ領域２３とダミーゲート電極２１とが、異なる位置に形成されている。このように、ダミーパターン２０は、ダミーアクティブ領域２３上にダミーゲート電極２１が形成されない構成とすることができる。
図６に示すダミーパターン２０は、ＭＩＭ容量素子１０の形成領域内で複数に分離されたダミーゲート電極２１と、ダミーゲート電極２１が形成されている位置の周囲に形成されているダミーアクティブ領域２３とからなる。
この場合にも、ダミーゲート電極２１の電位を固定するために、電位固定配線２６を介して、ダミーゲート電極２１とダミーアクティブ領域２３とが電気的に接続される。

図７に示す半導体装置は、ＭＩＭ容量素子１０の形成領域内において、ダミーゲート電極２１とダミーアクティブ領域２３とが、平行して一方向に延びる短冊状に、異なる位置に形成されている。
図７に示す構成では、ＭＩＭ容量素子１０の第１電極１７及び第２電極１８と、ダミーゲート電極２１とが直交配列した配置となる。このような構成とすることにより、ＭＩＭ容量素子１０の電極と、ダミーゲート電極２１の重なりを最小限にして、電極とダミーゲート電極２１との間の寄生容量を最適化することができる。

変形例２〜４に示すように、ダミーゲート電極２１はゲート電極として機能しない導体パターンであり、ダミーアクティブ領域２３は、ダミーゲート電極２１の電位を固定するために形成された領域である。このため、通常のトランジスタのゲート電極及びアクティブ領域のように、配置や構成が限定されない。
従って、ダミーゲート電極２１の電位が固定され、さらに、所定のパターン密度を有していれば、半導体装置のダミーパターン２０の構成は特に限定されない。

［変形例５：配線層及び電位固定端子］
次に、図８Ａ、Ｂに、第１実施形態の変形例５の半導体装置の構成を示す。図８Ａは、上述の第１実施形態の図３Ａに対応する、半導体装置のＭＩＭ容量素子の配線、及びダミーパターンの配置を示す平面図である。また、図８Ｂは、図８ＡのＡ−Ａ線断面図であり、上述の第１実施形態の図３Ｃに対応する半導体装置の断面図である。

図８Ａ、Ｂに示す半導体装置では、第１配線層Ｌ１に、電位固定端子２８の電位固定配線２６のみが形成されている。そして、第２配線層Ｌ２と第３配線層Ｌ３とに、ＭＩＭ容量素子１０を構成する第１電極１７と第２電極１８とが形成されている。
このように、電位固定配線２６とＭＩＭ容量素子１０の電極を、それぞれ別の層に形成することも可能である。

例えば、ＭＩＭ容量素子１０を形成するための配線層の数が限定されている場合には、電極と同じ配線層に電位固定配線２６が形成されていると、電極用の配線を形成する面積が電位固定配線２６の面積分減少する。この場合には、電位固定配線２６とＭＩＭ容量素子１０の電極とを、それぞれ別の層に形成することにより、電極用の配線を形成するための面積を減少させずに、ＭＩＭ容量素子１０を形成することができる。

［変形例６：ＭＩＭ容量素子の構成］
次に、図９Ａ〜Ｃに、第１実施形態の変形例６の半導体装置の構成を示す。図９Ａは、上述の第１実施形態の図３Ａに対応する、半導体装置のＭＩＭ容量素子の配線、及びダミーパターンの配置を示す平面図である。また、図９Ｂは、上述の第１実施形態の図３Ｂに対応する半導体装置の断面図である。図９Ｃは、上述の第１実施形態の図３Ｃに対応する半導体装置の断面図である。

図９に示す第１実施形態の変形例９の半導体装置は、上部電極、下部電極及びインシュレータ（絶縁層）３３からなるＭＩＭ容量素子３０を備える。
図９Ｂに示すように、ＭＩＭ容量素子３０の上部電極は、第３配線層Ｌ３に形成される配線からなる第１電極３１である。ＭＩＭ容量素子３０の下部電極は、第２配線層Ｌ２に形成される配線からなる第２電極３２である。そして、第１電極３１と第２電極３２との間に、インシュレータ３３が設けられている。
また、図９Ａに示すように、第１電極３１、第２電極３２及びインシュレータ（絶縁層）３３は、第１〜第３配線層Ｌ１，Ｌ２，Ｌ３において、それぞれ少なくとも一部が重なり合う位置に配置されている。
インシュレータ３３には、例えば、ＴＥＯＳ等により形成されたシリコン酸化物やＴａ_２Ｏ_５等が用いられる。

上述のように半導体装置に搭載するＭＩＭ容量素子としては、図３に示す同じ配線層内において等距離で交互に入り組んだ櫛形状の配線による構成だけでなく、図９に示す厚み方向に容量素子を形成した構成も適用できる。
なお、図９に示す第１実施形態の変形例６の半導体装置において、ダミーパターン２０、及び、電位固定端子２８は、上述の第１実施形態と同様の構成とすることができる。また、ダミーパターン２０、及び、電位固定端子２８は、第１実施形態の変形例１〜５に示す構成と同様の構成とすることもできる。

〈４．容量素子を備える半導体装置の第２実施形態〉
次に、容量素子を備える半導体装置の第２実施形態について説明する。図１０に第２実施形態の半導体装置の構成を示す。
図１０Ａに、配線間の寄生容量を利用した容量素子を備える半導体装置として、ＭＩＭ（metal insulator metal）容量素子からなる第１の容量素子と、ＭＯＳ（Metal Oxide Semiconductor）容量素子からなる第２の容量素子を備える半導体装置の構成を示す。図１０Ａは、半導体装置のＭＩＭ容量素子の配線、導体パターン、及び、アクティブ領域の配置を示す平面図である。図１０Ｂは、図１０Ａに示す平面図のＡ−Ａ線断面図であり、図１０Ｃは、図１０Ａに示す平面図のＢ−Ｂ線断面図である。

図１０Ａ〜Ｃに示すように、半導体装置に搭載されるＭＩＭ容量素子１０は、上述の第１実施形態と同様の構成である。つまり、半導体基体１１の主面に対して平行な方向に延在する配線である第１電極１７及び第２電極と、第１電極１７と第２電極１８との間に形成された絶縁層とから構成される。ＭＩＭ容量素子１０は、第１〜第３配線層Ｌ１〜３に形成された第１電極１７Ａ〜Ｃと、第２電極１８Ａ〜Ｃと、層間絶縁層１４，１５，１６とから構成されている。また、第１電極１７と第２電極１８は、同じ配線層内において、配線が延びる方向の直交方向に互いに等しい距離を隔てて向き合い、交互に入り組んだ櫛形状に配置された配線である。

また、図１０Ｂに示すように、半導体装置のＭＩＭ容量素子１０が形成される領域の下部に、ＭＯＳ容量素子３７が形成されている。
ＭＯＳ容量素子３７は、第１導電型（ｐ型）の半導体基体１１上に形成される。半導体基体１１の表面には、第２導電型（ｎ型）のアクティブ領域３６と、このアクティブ領域３６を分離するための素子分離領域（ＳＴＩ）１２が形成されている。そして、アクティブ領域３６上にはゲート絶縁膜３５を介してゲート電極３４が形成されている。そして、ゲート電極３４を覆って半導体基体１１上に絶縁層１３が形成されている。

図１０Ｃに示すように、ＭＯＳ容量素子３７のアクティブ領域３６と第１電極１７とが、プラグ３８を介して電気的に接続されている。そして、ＭＯＳ容量素子３７のゲート電極３４と第２電極１８とが、プラグ３９を介して電気的に接続されている。このような構成により、ＭＩＭ容量素子１０とＭＯＳ容量素子３７とが並列接続されている。

上述の構成の半導体装置では、ゲート電極３４がプラグ３９に接続することにより、ゲート電極３４の電位が固定される。つまり、第１電極１７及び第２電極１８が、ゲート電極３４とアクティブ領域３６を接続する電位固定配線となり、第１電極１７及び第２電極１８とプラグ３８，３９とにより電位固定端子が形成されている。

ＭＩＭ容量素子１０を構成する第１電極１７、第２電極１８及びビア１９、並びに、電位固定端子２８を構成する電位固定配線２６及びプラグ２７は、例えば、銅（Ｃｕ）及びアルミニウム（Ａｌ）等から形成されている。
素子分離領域１２及び層間絶縁層１４〜１６を形成する絶縁体層は、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）及びＨＤＰ（high density plasma）等により形成されたシリコン酸化物や、シリコン窒化物等から構成される。
また、ゲート電極３４は、リンやボロンをドーピングしたポリシリコン等から構成される。

ＭＯＳ容量素子３７は、半導体装置の設計において予め定められたパターン密度を維持できる大きさで形成する。つまり、ＭＩＭ容量素子の形成領域において、ゲート電極３４により所定のパターン密度を維持することにより、半導体装置の設計段階において、設計システムによるダミーパターンの自動発生を防ぐ。
また、ＭＯＳ容量素子３７は、素子分離領域に埋め込んだ絶縁層の平坦化等のＣＭＰ工程において、ディッシング等の問題が発生しないパターン密度に、規模と密度を調整する。所定のパターン密度となるように、ゲート電極３４と、アクティブ領域３６を形成することにより、ＣＭＰ工程における平坦性を確保することができる。

上述の第２実施形態の半導体装置によれば、上述の第１実施形態でダミーパターンとして用いていたゲート電極及びアクティブ領域を、ＭＯＳ容量素子３７として用いている。このため、第１実施形態と同様の効果を有すると共に、配線層に形成するＭＩＭ容量素子１０と半導体基体１１上に形成するＭＯＳ容量素子３７とにより、面積当たりの容量をさらに増加させることができる。

なお、第２実施形態の半導体装置において、第１電極１７及び第２電極１８とアクティブ領域３６との接続、及び、第１電極１７とゲート電極３４との接続は、ＭＩＭ容量素子１０の形成領域内において任意の位置に形成することができる。このため、ゲート電極やアクティブ領域の面積を大きくした場合にも、複数の電位固定端子を形成することにより、安定した電位固定が可能である。従って、半導体装置における容量素子の設計の自由度を向上することができる。

〈５．半導体装置の第２実施形態の変形例〉
次に、上述の第２実施形態のＭＩＭ容量素子を備える半導体装置の変形例について説明する。なお、以下の説明では、上述の第１実施形態及び第２実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。

［変形例１，２：ＭＯＳ容量素子のパターンの構成］
図１１に、第２実施形態の変形例１の半導体装置の構成を示す。また、図１２に第２実施形態の変形例２の半導体装置の構成を示す。図１１及び図１２は、上述の第２実施形態の図１０Ａに対応する、半導体装置のＭＩＭ容量素子の配線、導体パターン、及び、アクティブ領域の配置を示す平面図である。

図１１に示す半導体装置は、ＭＩＭ容量素子１０の形成領域内において、アクティブ領域３６上に、分割された複数のゲート電極３４が形成されている。アクティブ領域３６は、素子分離領域１２により分割された領域に形成され、アクティブ領域３６上にそれぞれゲート電極３４が形成されている。

また、図１２に示す半導体装置は、ＭＩＭ容量素子１０の形成領域内において、分割された複数のアクティブ領域３６とゲート電極３４とが形成されている。アクティブ領域３６は、素子分離領域１２により分割されている。そして、隣接する複数のゲート電極３４に対してアクティブ領域３６が連続して半導体基体１１に形成されている。

なお、ＭＩＭ容量素子１０の構成は、第２実施形態と同様である。また、ゲート電極３４とアクティブ領域３６を電気的に接続するための第１電極１７及び第２電極１８からのプラグ３８，３９も、第２実施形態と同様に構成することができる。

上述の変形例１，２に示すように、ＭＯＳ容量素子がＭＩＭ容量素子と並列接続され、ゲート電極３４の電位が固定され、さらに、所定のパターン密度を有していれば、ゲート電極３４及びアクティブ領域３６の配置や構成は特に限定されない。

［変形例３：ＭＩＭ容量素子の構成］
図１３Ａ〜Ｃに、第２実施形態の変形例３の半導体装置の構成を示す。図１３Ａは、上述の第２実施形態の図１０Ａに対応する、半導体装置のＭＩＭ容量素子の配線、導体パターン、及び、アクティブ領域の配置を示す平面図である。また、図１３Ｂは、上述の第２実施形態の図１０Ｂに対応する半導体装置の断面図である。図１３Ｃは、上述の第２実施形態の図１０Ｃに対応する半導体装置の断面図である。

図１３に示す第２実施形態の変形例３の半導体装置は、上部電極、下部電極及びインシュレータ（絶縁層）３３からなるＭＩＭ容量素子３０を備える。
図１３Ｂに示すように、ＭＩＭ容量素子３０の上部電極は、第２配線層Ｌ２に形成される配線からなる第１電極３１である。ＭＩＭ容量素子３０の下部電極は、第１配線層Ｌ１に形成される配線からなる第２電極３２である。そして、第１電極３１と第２電極３２との間に、インシュレータ３３が設けられている。
また、図１３Ａに示すように、第１電極３１、第２電極３２及びインシュレータ（絶縁層）３３は、第１〜第３配線層Ｌ１，Ｌ２，Ｌ３において、それぞれ少なくとも一部が重なり合う位置に配置されている。
インシュレータ３３には、例えば、ＴＥＯＳ等により形成されたシリコン酸化物やＴａ_２Ｏ_５等を用いる。

さらに、図１３Ｃに示すように、第２電極３２とＭＯＳ容量素子３７のアクティブ領域３６とが、プラグ３８により電気的に接続されている。そして、第１電極３１とＭＯＳ容量素子３７のゲート電極３４とが、電位固定配線２６及びビア１９を介して、プラグ３９により電気的に接続されている。このように、上述のＭＩＭ容量素子３０の上部電極（第１電極３１）及び下部電極（第２電極３３）と、ＭＯＳ容量素子３７のゲート電極３４及びアクティブ領域３６とが接続することにより、ＭＩＭ容量素子３０とＭＯＳ容量素子３７とが並列接続されている。

上述の構成の半導体装置では、ゲート電極３４がプラグ３９に接続することにより、ゲート電極３４の電位が固定される。つまり、第１電極及び第２電極が、ゲート電極３４とアクティブ領域３６を接続する電位固定配線となり、電位固定配線２６、第１電極３１及び第２電極３２、プラグ３８，３９により電位固定端子が形成されている。

上述のように半導体装置に搭載するＭＩＭ容量素子としては、図１０に示す同じ配線層内において等距離で交互に入り組んだ櫛形状の配線による構成だけでなく、図１３に示す厚み方向に容量素子を形成した構成も適用できる。
なお、図１３に示す第２実施形態の変形例３の半導体装置において、上部電極、下部電極及びインシュレータ（絶縁層）３３からなるＭＩＭ容量素子３０は、第２実施形態の変形例１，２に示す構成にも適用することができる。

なお、上述の半導体撮像素子では、第１導電型をｐ型とし、第２導電型をｎ型として記載しているが、本技術においてｎ型とｐ型の導電型は逆でもよい。

なお、本開示は以下のような構成も取ることができる。
（１）半導体基体上の配線層に形成されている配線と絶縁層とからなる容量素子と、前記容量素子の形成領域内の前記半導体基体上に形成されている導体パターンと、前記導体パターンの電位を固定するための電位固定端子と、を備える半導体装置。
（２）前記電位固定端子は、前記容量素子の形成領域内に設けられている（１）に記載の半導体装置。
（３）前記容量素子が、前記半導体基体側の配線層に形成された下部電極と、前記下部電極上に形成されたインシュレータ層と、前記インシュレータ層上に形成された上部電極とからなる（１）に又は（２）に記載の半導体装置。
（４）前記導体パターンは、前記半導体基体上にゲート絶縁膜を介して形成されたゲート電極であり、前記容量素子の形成領域内の前記半導体基体の表面に形成された活性領域と、前記ゲート電極とが、前記電位固定端子により電気的に接続する（１）から（３）のいずれかに記載の半導体装置。
（５）前記活性領域は前記半導体基体の電位固定が可能な領域に電気的に接続されている（１）から（４）のいずれかに記載の半導体装置。
（６）前記活性領域の形成領域と異なる位置において、前記半導体基体上に前記ゲート電極が形成されている（１）から（５）のいずれかに記載の半導体装置。
（７）前記ゲート電極、前記ゲート絶縁膜、及び、前記活性領域からなる第２の容量素子を備える（１）から（６）のいずれかに記載の半導体装置。
（８）前記配線層に形成された容量素子と、前記第２の容量素子とが並列接続されている（７）に記載の半導体装置。

１０，３０ ＭＩＭ容量素子、１１ 半導体基体、１２ 素子分離領域、１３ 絶縁層、１４，１５，１６ 層間絶縁層、１７，１７Ａ，１７Ｂ，１７Ｃ，３１ 第１電極、１８，１８Ａ，１８Ｂ，１８Ｃ，３２ 第２電極、１９ ビア、２０ ダミーパターン、２１ ダミーゲート電極、２２，３５ ゲート絶縁膜、２３，２９ ダミーアクティブ領域、２４ 電位固定端子、２５ 接続用導体部、２６ 電位固定配線、２７，３８，３９ プラグ、２８ 電位固定端子、３３ インシュレータ、３４ ゲート電極、３６ アクティブ領域、３７ ＭＯＳ容量素子、Ｌ１ 第１配線層、Ｌ２ 第２配線層、Ｌ３ 第３配線層

Claims (8)

1. 半導体基体上の配線層に形成されている配線と絶縁層とからなる容量素子と、
   前記容量素子の形成領域内の前記半導体基体上に形成されている導体パターンと、
   前記導体パターンの電位を固定するための電位固定端子と、を備える
   半導体装置。
2. 前記電位固定端子は、前記容量素子の形成領域内に設けられている請求項１に記載の半導体装置。
3. 前記容量素子が、前記半導体基体側の前記配線層に形成された下部電極と、前記下部電極上に形成されたインシュレータ層と、前記インシュレータ層上に形成された上部電極とからなる請求項１に記載の半導体装置。
4. 前記導体パターンは、前記半導体基体上にゲート絶縁膜を介して形成されたゲート電極であり、前記容量素子の形成領域内の前記半導体基体の表面に形成された活性領域と、前記ゲート電極とが、前記電位固定端子により電気的に接続する請求項１に記載の半導体装置。
5. 前記活性領域は前記半導体基体の電位固定が可能な領域に電気的に接続されている請求項４に記載の半導体装置。
6. 前記活性領域の形成領域と異なる位置において、前記半導体基体上に前記ゲート電極が形成されている請求項４に記載の半導体装置。
7. 前記ゲート電極、前記ゲート絶縁膜、及び、前記活性領域から構成される第２の容量素子を備える請求項１に記載の半導体装置。
8. 前記配線層に形成された容量素子と、前記第２の容量素子とが並列接続されている請求項７に記載の半導体装置。

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