TW202002312A - 金屬-絕緣體-金屬電容器 - Google Patents

金屬-絕緣體-金屬電容器 Download PDF

Info

Publication number
TW202002312A
TW202002312A TW108122400A TW108122400A TW202002312A TW 202002312 A TW202002312 A TW 202002312A TW 108122400 A TW108122400 A TW 108122400A TW 108122400 A TW108122400 A TW 108122400A TW 202002312 A TW202002312 A TW 202002312A
Authority
TW
Taiwan
Prior art keywords
metal
passivation layer
electrode
layer
top electrode
Prior art date
Application number
TW108122400A
Other languages
English (en)
Inventor
施啟元
張凱峯
黃士芬
戴文川
鄧伊筌
蔡易恒
林佑儒
陳彥文
林柏燊
黃富駿
鄭創仁
吳華書
胡凡
林璟暉
廖彥杰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202002312A publication Critical patent/TW202002312A/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223Capacitor integral with wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/564Details not otherwise provided for, e.g. protection against moisture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/16Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/642Capacitive arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公開是有關於一種金屬-絕緣體-金屬電容器,其具有上覆在基底上的頂部電極。鈍化層上覆在頂部電極上。鈍化層具有台階區,所述台階區從頂部電極的頂表面連續地延伸到頂部電極的側壁並連續地接觸頂部電極的頂表面及側壁。金屬框架上覆在鈍化層上。金屬框架從鈍化層的頂表面連續地延伸到台階區中鈍化層的上側壁並連續地接觸鈍化層的頂表面及所述上側壁。金屬框架具有突起部,所述突起部延伸穿過鈍化層並接觸頂部電極的頂表面。

Description

金屬-絕緣體-金屬電容器
本發明是有關於一種金屬-絕緣體-金屬電容器。
當今的積體晶片包括數百萬或數十億的電晶體裝置,這些電晶體裝置被配置成能夠實現積體晶片的邏輯功能(例如,形成被配置成執行邏輯功能的處理器)。積體晶片常常也可包括被動裝置(例如,電容器、電阻器、電感器、變容二極體等)。金屬-絕緣體-金屬(Metal-insulator-metal,MIM)電容器是一種常見類型的被動裝置,此種被動裝置常常被整合到積體晶片的後段製程(back-end-of-the-line,BEOL)金屬內連層中。舉例來說,MIM電容器可用作去耦電容器,所述去耦電容器被配置成減輕由於流經與積體晶片以及積體晶片所在的封裝相關聯的各種寄生電感(parasitic inductance)的電流變化而引起的電源或開關雜訊(例如,輸入/輸出(input/output,I/O)的開關及核心電路的開關)。
本發明實施例提供一種金屬-絕緣體-金屬電容器,其包括頂部電極、鈍化層以及金屬框架。頂部電極上覆在基底上。鈍化層上覆在頂部電極上。鈍化層具有台階區,台階區從頂部電極的頂表面連續延伸到頂部電極的側壁並連續地接觸頂部電極的頂表面及側壁。金屬框架上覆在鈍化層上。金屬框架從鈍化層的頂表面連續延伸到台階區中鈍化層的上側壁並連續地接觸鈍化層的頂表面及上側壁。金屬框架具有突起部。突起部延伸穿過鈍化層並接觸頂部電極的頂表面。
本發明實施例提供一種金屬-絕緣體-金屬電容器,其包括底部電極、介電層、頂部電極、鈍化層以及金屬框架。底部電極設置在基底之上。介電層設置在底部電極之上。頂部電極設置在介電層之上。鈍化層設置在頂部電極之上。鈍化層在頂部電極的頂表面及側壁之上、介電層的側壁之上以及底部電極的側壁之上連續地延伸。金屬框架設置在鈍化層的上表面之上以及沿鈍化層的側壁設置。金屬框架具有突起部。突起部延伸穿過鈍化層並接觸頂部電極的頂表面。
本發明實施例提供一種形成金屬-絕緣體-金屬電容器的方法,其包括:在基底之上形成底部電極層;在底部電極層之上形成介電膜;在介電膜之上形成頂部電極層;執行移除製程,以移除頂部電極層的一部分、介電膜的一部分及底部電極層的一部分來形成頂部電極、介電層及底部電極;在頂部電極及底部電極之上形成鈍化層,其中鈍化層在頂部電極的頂表面上方具有第一開口,且其中鈍化層在底部電極的頂表面上方具有第二開口;以及在鈍化層之上形成金屬框架,其中金屬框架填充第一開口並穿過第一開口而接觸頂部電極的頂表面。
本公開提供用於實施本公開的不同特徵的許多不同實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然,這些僅為實例且不旨在進行限制。舉例來說,以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例,且也可包括其中第一特徵與第二特徵之間可形成有附加特徵從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外,本公開可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的,而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外,為易於說明,本文中可能使用例如“在…之下(beneath)”、“在..下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向),且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
金屬-絕緣體-金屬(MIM)電容器常常被實施到積體晶片的後段製程(BEOL)金屬內連層中。MIM電容器通常具有被電容器介電層分隔開的頂部金屬板與底部金屬板。為保護MIM電容器免受操作環境的影響,在MIM電容器之上設置鈍化層,其中在鈍化層的頂部之上設置金屬保護框架。然而,當這種積體晶片被引入到濕的(wet)、潮濕的(damp)或濕度大的(humid)環境時,由於金屬保護框架與頂部金屬板之間的電位差(potential difference),水分子會被驅動穿過鈍化層而到達頂部金屬板。水分子將引起MIM電容器的電壓擊穿值(voltage break down value)降低。
本公開在一些實施例中是有關於一種MIM電容器,所述MIM電容器包括:頂部金屬板與底部金屬板,所述頂部金屬板與底部金屬板被電容器介電層分隔開;鈍化層,設置在頂部金屬板之上;以及金屬保護框架,設置在鈍化層之上。鈍化層包括側壁,所述側壁界定位於頂部金屬板的頂表面上方的開口。金屬保護框架穿過鈍化層中的開口接觸頂部金屬板的頂表面。金屬保護框架與頂部金屬板的接觸導致金屬保護框架與頂部金屬板之間形成等電位差(equal electric potential difference)。等電位差防止水分子穿透鈍化層而到達頂部金屬板。在濕的、潮濕的或濕度大的環境中頂部金屬板與金屬保護框架之間不存在電梯度(electrical gradient)。這會防止電壓擊穿值降低。
圖1示出金屬-絕緣體-金屬(MIM)電容器100的一些實施例的剖視圖,金屬-絕緣體-金屬(MIM)電容器100包括設置在基底102之上的底部電極106。在底部電極106之上設置有具有傾斜側壁的介電層108。在介電層108之上設置有頂部電極112。在底部電極106、介電層108及頂部電極112之上設置有鈍化層110。鈍化層110接觸頂部電極112的頂表面、頂部電極112的側壁、介電層108的側壁及底部電極106的側壁。金屬框架104上覆在鈍化層110上。金屬框架104具有突起部104a,突起部104a穿過鈍化層110而延伸到頂部電極112的頂表面。金屬框架104的突起部104a直接接觸頂部電極112的頂表面。金屬框架104在鈍化層110的頂表面、頂部電極112的側壁及介電層108的側壁之上連續地延伸。
在MIM電容器100的第一側120上,金屬框架104從鈍化層110的頂表面連續地延伸到鈍化層110的側壁110a。在MIM電容器100的第一側120上,第一電引線(electrical lead)116上覆在金屬框架104上。在MIM電容器100的第二側122上,金屬框架104從鈍化層110的頂表面連續地延伸超過介電層108的側壁108a。在MIM電容器100的第二側122上,第二電引線114上覆在鈍化層110上。第二電引線114具有突起部114a,突起部114a穿過鈍化層110而延伸到底部電極106。第二電引線114在橫向上與金屬框架104偏移開非零距離。
介電層108具有側壁108a、108b,在俯視圖中,側壁108a、108b在橫向上設置在底部電極106的側壁之間。在俯視圖中,頂部電極112的側壁在橫向上設置在介電層108的側壁108a與側壁108b之間。金屬框架104的突起部104a在橫向上設置在頂部電極112的側壁之間。第二電引線114電耦合到底部電極106。在MIM電容器100的第一側120上,底部電極106在橫向上從介電層108的側壁108b延伸第一長度L1。在MIM電容器100的第二側122上,底部電極106在橫向上從介電層108的側壁108a延伸第二長度L2。在一些實施例中,第二長度L2大於第一長度L1。
金屬框架104電耦合到頂部電極112且有利於在金屬框架104與頂部電極112之間實現等電位。當MIM電容器100被引入到濕的、潮濕的或濕度大的環境時,在頂部電極112與金屬框架104之間不存在電梯度(electrical gradient)。由於金屬框架104與頂部電極112之間是等電位的,因而金屬框架104阻止水分子穿透鈍化層110而到達頂部電極112。這將防止MIM電容器100在濕的、潮濕的或濕度大的環境中出現擊穿電壓降低。
舉例來說,假如金屬框架104不存在,則由於電子傾向於聚集在導體的外表面上的邊緣/角落附近,因而頂部電極112的外邊緣處將存在大的電場。即使鈍化層110覆蓋頂部電極112的外邊緣,但是假如不具有金屬框架104,則由於鈍化層的台階區110s中的大的電場,鈍化層110將容易出現水分子(或其他分子)被驅動穿過鈍化層的台階區110s的情況。因此,在根據本公開的一些實施例中,金屬框架104覆蓋台階區110s以提供另一物理屏障並限制台階區110s中極性分子(polar molecule)所遇到的電梯度,以使得金屬框架104增強MIM電容器100的擊穿電壓。
圖2示出MIM電容器200的一些實施例的剖視圖,MIM電容器200包括上覆在基底102上的底部電極106。在底部電極106之上設置有介電層108。在介電層108之上設置有頂部電極112。在底部電極106、介電層108及頂部電極112之上設置有鈍化層110。鈍化層110接觸頂部電極112的頂表面、頂部電極112的側壁、介電層108的側壁108a、108b及底部電極106的側壁。在鈍化層110之上設置有金屬框架104。金屬框架104的突起部104a穿過鈍化層110而延伸到頂部電極112。金屬框架104在鈍化層110的頂表面、頂部電極112的側壁及介電層108的側壁之上連續地延伸。在一些實施例中,介電層108的側壁108a與側壁108b實質上為直的且彼此平行。在另一些實施例中,鈍化層110的側壁110a實質上為直的且與平行於基底102的頂表面的線形成90度角。
在MIM電容器200的第一側120上,金屬框架104從鈍化層110的頂表面連續地延伸到鈍化層110的側壁110a。在MIM電容器200的第一側120上,在金屬框架104的頂表面之上設置有第一電引線116。在MIM電容器200的第二側122上,金屬框架104從鈍化層110的頂表面連續地延伸超過介電層108的側壁108a,並在底部電極106的頂表面之上繼續延伸。在MIM電容器200的第二側122上,在底部電極106及鈍化層110之上設置第二電引線114。第二電引線114具有突起部114a,突起部114a穿過鈍化層110而延伸到底部電極106。
在俯視圖中,介電層108的側壁108a、108b在橫向上設置在底部電極106的側壁之間。頂部電極112的側壁與介電層108的側壁108a、108b對齊。在俯視圖中,金屬框架104的突起部104a在橫向上設置在頂部電極112的側壁之間。第二電引線114電耦合到底部電極106。在MIM電容器200的第一側120上,底部電極106從介電層108的側壁108b延伸第一長度L1。在MIM電容器200的第二側122上,底部電極106從介電層108的側壁108a延伸第二長度L2。在一些實施例中,第二長度L2可大於第一長度L1,以使得第二電引線114在第二側122上可設置在底部電極106之上。
在一些實施例中,金屬框架104的突起部104a的寬度可處於10 μm到50 μm、50 μm到100 μm、100 μm到500 μm、500 μm到10 mm或10 mm到100 mm的範圍內。在一些實施例中,鈍化層110的厚度處於10埃到100埃、100埃到1000埃、0.1 μm到1 μm、1 μm到100 μm或100 μm到1 mm的範圍內。在一些實施例中,頂部電極112的厚度處於10埃到100埃、100埃到1000埃、0.1 μm到1 μm、1 μm到100 μm或100 μm到1 mm的範圍內。在一些實施例中,底部電極106的厚度處於10埃到100埃、100埃到1000埃、0.1 μm到1 μm、1 μm到100 μm或100 μm到1 mm的範圍內。
在一些實施例中,頂部電極112由以下材料構成:銅、鍍鋅的鐵、鉛、鎳、鎳-鉻、鋅、鋁、鉑、金、釕、銅合金、石墨、鈣、碳酸銫、氟化鋰、氧化鉬(VI)、銀、碳、鈀、錫、鈦、釩、鉻、錳、鈷、鎵、銦、鈧、混合的金屬氧化物、氮化鈦、氮化鉭、鉈、經摻雜的矽、多晶矽、鍺、銻、鎢、鉿、銥、其合金、其組合或其類似物。
在一些實施例中,底部電極106由以下材料構成:銅、鍍鋅的鐵、鉛、鎳、鎳-鉻、鋅、磷青銅、鋁、鉑、金、釕、銅合金、石墨、鈣、碳酸銫、氟化鋰、氧化鉬(VI)、銀、碳、鈀、錫、鈦、釩、鉻、錳、鈷、鎵、銦、鈧、混合的金屬氧化物、氮化鈦、氮化鉭、鉈、經摻雜的矽、多晶矽、鍺、銻、鎢、鉿、銥、其合金、其組合或其類似物。
在一些實施例中,介電層108由以下材料構成:陶瓷、金屬氧化物、氮化鋁、鋯鈦酸鉛、碳化物、二氧化矽、氮化物或其類似物。在一些實施例中,鈍化層110可例如是以下材料或包含以下材料:氮化矽(例如,Si3 N4 )、陶瓷、金屬氧化物、碳化物、二氧化矽、氮化物或其類似物。在一些實施例中,金屬框架可例如是以下材料或包含以下材料:銅、鍍鋅的鐵、鉛、鎳、鎳-鉻、鋅、鋁、鉑、金、釕、銅合金、石墨、鈣、碳酸銫、氟化鋰、氧化鉬(VI)、銀、碳、鈀、錫、鈦、釩、鉻、錳、鈷、鎵、銦、鈧、混合的金屬氧化物、氮化鈦、氮化鉭、鉈、經摻雜的矽、多晶矽、鍺、銻、鎢、鉿、銥、其合金、其組合或其類似物。基底102可為例如塊狀基底(例如,塊狀矽基底)或絕緣體上矽(silicon-on-insulator,SOI)基底。
圖3A示出MIM電容器300a的一些實施例的透視圖。MIM電容器300a包括位於底部電極106下方的基底102。在底部電極106之上設置有介電層108。在介電層108之上設置有頂部電極112。在頂部電極112之上設置有鈍化層110。鈍化層110接觸頂部電極112的側壁、介電層108的側壁及底部電極106的側壁中的一些側壁。在鈍化層110之上設置有金屬框架104。金屬框架104具有突起部104a,突起部104a穿過鈍化層110而延伸到頂部電極112的頂表面。金屬框架104可不覆蓋鈍化層110的整個上表面。
在MIM電容器300a的第一側120上,金屬框架104從頂部電極112的頂表面連續地延伸到鈍化層110的側壁,並在基底102之上繼續延伸。在MIM電容器300a的第一側120上,在金屬框架104的頂表面之上設置有第一電引線116。在MIM電容器300a的第二側122上,金屬框架104從鈍化層110的頂表面連續地延伸超過介電層108的側壁,並在底部電極106的頂表面之上繼續延伸。在MIM電容器300a的第二側122上,在底部電極106之上設置有第二電引線114。第二電引線114具有突起部114a,突起部114a延伸穿過鈍化層110並接觸底部電極106的頂表面。
圖3B示出MIM電容器300b的一些附加實施例的俯視圖。MIM電容器300b具有長度L及寬度W。MIM電容器300b包括被金屬框架104局部環繞的鈍化層110。金屬框架104的突起部104a突起到鈍化層110中。鈍化層110的一部分110c在橫向上設置在金屬框架104的外側。在金屬框架104之上設置有第一電引線116。在橫向上在鈍化層110的所述部分110c的旁邊設置有第二電引線114。鈍化層110的所述部分110c位於第二電引線114與金屬框架104之間。基底102的第一區段102a橫向地設置在第一電引線116的旁邊,基底102的第二區段102b橫向地設置在第二電引線114的旁邊。在一些實施例中,第二電引線114的突起部114a延伸跨過MIM電容器300b的整個寬度W,如圖3B中被標記為114a的虛線框所示。在另一些實施例中,電引線114的突起部114a’的中心設置在MIM電容器300b的寬度中心處,且不延伸跨過MIM電容器300b的整個寬度W,如圖3B中被標記為114a’的另一虛線框所示。
圖4A示出MIM裝置400a的一些實施例的剖視圖。MIM裝置400a包括印刷電路板(PCB)基底402及MIM電容器119。MIM電容器119包括設置在底部電極106之上的介電層108。在介電層108之上設置有頂部電極112。在頂部電極112之上設置有鈍化層110。鈍化層110接觸頂部電極112的側壁、介電層108的側壁及底部電極106的側壁。在鈍化層110之上設置有金屬框架104。金屬框架104具有突起部104a,突起部104a延伸穿過鈍化層110並直接接觸頂部電極112的頂表面。第二電引線114穿過鈍化層110而接觸底部電極106。第二電引線114的底表面的一部分直接接觸底部電極106的頂表面,且第二電引線114的底表面的另一部分可接觸底部電極106的側壁上的鈍化層110。
PCB基底402包括金屬線404。金屬線404具有電連接件接墊404a,以為金屬線404提供打線接合位置。在金屬框架104之上設置有第一焊料球408a。在第二電引線114之上設置有第二焊料球408b。第一焊料球408a及第二焊料球408b提供金屬打線406的接觸點。在一些實施例中,金屬打線406藉由電連接件接墊404a而電接觸金屬線404。在其他實施例中,金屬打線406電耦合到不同的獨立裝置(未示出)。
參照圖4B,提供根據一些實施例的積體晶片400b的剖視圖。
積體晶片400b包括設置在位於積體晶片400b的內連結構410中的相鄰金屬層之間的MIM電容器119。積體晶片400b包括基底411。基底411可為例如塊狀基底(例如,塊狀矽基底)或絕緣體上矽(SOI)基底。所示實施例繪示一個或多個淺溝槽隔離(shallow trench isolation,STI)區412,所述一個或多個淺溝槽隔離區412可包括位於基底411內的電介質填充溝槽。
在STI區412之間設置有存取電晶體413。存取電晶體413包括存取柵極電極414、存取柵極電介質418、存取側壁間隔件422及源極/汲極區424。源極/汲極區424設置在位於存取柵極電極414與STI區412之間的基底411內,且被摻雜成具有第一導電類型,第一導電類型與位於柵極電介質418之下的溝道區的第二導電類型相反。存取柵極電極414可為例如經摻雜的多晶矽、矽化物或金屬(例如,鎢、鈦或其組合)。柵極電介質418可為例如氧化物(例如,二氧化矽)或高介電常數介電材料。存取側壁間隔件422可由例如氮化矽(例如,Si3 N4 )製成。
內連結構410佈置在基底411之上,且將裝置(例如,存取電晶體413及MIM電容器119)耦合到彼此。內連結構410包括多個金屬間介電(inter-metal dielectric,IMD)層426、428、430及多個金屬化層432、434、436,所述多個金屬間介電(IMD)層426、428、430與所述多個金屬化層432、434、436以交替的方式層疊在彼此之上。IMD層426、428、430可由例如低介電常數電介質(例如,未經摻雜的矽酸鹽玻璃或氧化物(例如,二氧化矽))或極低介電常數介電層製成。金屬化層432、434、436包括金屬線438、440、442,所述金屬線438、440、442形成在溝槽中且可由金屬(例如,銅或鋁)製成。接觸件444從底部金屬化層432延伸到源極/汲極區424和/或柵極電極414;且通孔446在金屬化層432、434、436之間延伸。通孔447在MIM電容器119與金屬線440之間延伸。接觸件444及通孔446可由例如金屬(例如,銅或鎢)製成。
圖5到圖10示出根據本公開的形成包括鈍化層及金屬框架的MIM電容器的方法的一些實施例的剖視圖500到1000。儘管參照方法來闡述圖5到圖10中所示的剖視圖500到1000,然而應理解,圖5到圖10中所示的結構並不限於所述方法,而是可單獨地作為獨立於所述方法的結構。儘管圖5到圖10被闡述為一系列動作,然而應理解,這些動作並不是限制性的,這是因為動作的順序可在其他實施例中加以改變,且所公開的方法也適用於其他結構。在其他實施例中,所示和/或所述的一些動作可全部或部分地省略。
如圖5的剖視圖500中所示,提供基底102。在基底102之上形成底部電極層502。在底部電極層502之上形成介電膜504。在介電膜504之上形成頂部電極層506。在一些實施例中,底部電極層502和/或頂部電極層506可藉由無電鍍覆、電鍍或其他合適的沉積製程來沉積和/或生長。在一些實施例中,介電膜504可藉由化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、熱氧化或其它合適的沉積製程來沉積和/或生長。
在一些實施例中,底部電極層502和/或頂部電極層506由以下材料構成:銅、鍍鋅的鐵、鉛、鎳、鎳-鉻、鋅、鋁、鉑、金、釕、銅合金、石墨、鈣、碳酸銫、氟化鋰、氧化鉬(VI)、銀、碳、鈀、錫、鈦、釩、鉻、錳、鈷、鎵、銦、鈧、混合的金屬氧化物、氮化鈦、氮化鉭、鉈、經摻雜的矽、多晶矽、鍺、銻、鎢、鉿、銥、其合金、其組合或其類似物。
如圖6的剖視圖600中所示,執行移除製程以移除底部電極層(圖5的502)的一些部分、介電膜(圖5的504)的一些部分以及頂部電極層(圖5的506)的一些部分,並分別界定底部電極106、介電層108及頂部電極112。在一些實施例中,移除製程可藉由在頂部電極層(圖5的506)之上形成罩幕層(未示出)且隨後將頂部電極層(圖5的506)的未被掩蓋的區域暴露於一種或多種蝕刻劑602來執行。在一些實施例中,移除製程包括利用不同圖案的多個蝕刻製程以形成具有不同區域的這些特徵。
在第一側120上,底部電極106在橫向上從介電層108的側壁108b延伸第一長度L1。在第二側122上,底部電極106在橫向上從介電層108的側壁108a延伸第二長度L2。在一些實施例中,第二長度L2大於第一長度L1,以使得底部電極106在第二側122上具有足夠的空間以在底部電極106的頂表面之上形成電接觸件,所述電接觸件在橫向上與上覆的金屬框架偏移開非零距離(例如,參見圖10)。
如圖7的剖視圖700中所示,在頂部電極112的上表面、底部電極106及基底102之上沉積鈍化膜702。鈍化膜702可例如藉由PVD、CVD、電漿增強型化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)、ALD或其它合適的沉積製程來沉積。
如圖8的剖視圖800中所示,執行蝕刻製程以蝕刻掉鈍化膜(圖7的702)的一些部分,並界定鈍化層110。所述蝕刻製程移除位於基底102的頂表面上方的鈍化膜(圖7的702)的一部分,從而使基底102的頂表面被暴露出。所述蝕刻製程在鈍化層110中形成第一開口802。第一開口802位於頂部電極112的頂表面的正上方。另外,所述蝕刻製程在鈍化層110中形成第二開口804。第二開口804位於底部電極106的頂表面的正上方。在一些實施例中,所述蝕刻製程可藉由在鈍化膜(圖7的702)之上形成罩幕層(未示出)且隨後將鈍化膜(圖7的702)的未被掩蓋的區域暴露於一種或多種蝕刻劑806來執行。
第一開口802的寬度為w1。在一些實施例中,寬度w1處於10 μm到50 μm、50 μm到100 μm、100 μm到500 μm、500 μm到10 mm或10 mm到100 mm的範圍內。在一些實施例中,鈍化層110的厚度處於10埃到100埃、100埃到1000埃、0.1 μm到1 μm、1 μm到100 μm或100 μm到1 mm的範圍內。
如圖9的剖視圖900中所示,在基底102、底部電極106、頂部電極112及鈍化層110之上沉積金屬層902。金屬層902填充第一開口(圖8的802)及第二開口(圖8的804),以使得金屬層902直接接觸頂部電極112且直接接觸底部電極106。
如圖10的剖視圖1000中所示,執行蝕刻製程以蝕刻掉金屬層(圖9的902)一些部分,並界定金屬框架104及第二電引線114。第二電引線114位於第二側122上且具有突起部114a,突起部114a穿過鈍化層110延伸到底部電極106的頂表面。在一些實施例中,由於連接到底部電極的電接觸件是由位於底部電極下方的內連結構製成,因此不形成第二電引線114。在一些實施例中,所述蝕刻製程可藉由在金屬層(圖9的902)之上形成罩幕層(未示出)且隨後將金屬層(圖9的902)的未被掩蓋的區域暴露於一種或多種蝕刻劑1002來執行。在執行蝕刻製程之後,在金屬框架104之上沉積第一電引線116。第一電引線116可例如藉由無電鍍覆、電鍍或其他合適的沉積製程來沉積和/或生長。
在一些實施例中,所述蝕刻製程移除位於頂部電極112的頂表面正上方的金屬層(圖9的902)的一部分,從而使鈍化層110的頂表面的一部分被暴露出。舉例來說,請參照圖3B的俯視圖,在圖3B的俯視圖中,鈍化層110的頂表面未被金屬框架104覆蓋。此外,所述蝕刻製程移除金屬層(圖9的902)的在第二側122上位於底部電極106的頂表面上方的一部分。舉例來說,請參照圖3B的俯視圖,在圖3B的俯視圖中,鈍化層110的部分110c未被金屬框架104覆蓋。此外,所述蝕刻製程還從裝置的邊緣移除金屬層(圖9的902)而暴露出基底102(參見例如,圖3B的基底102的第一區段102a及第二區段102b)。
圖11示出根據一些實施例的形成MIM電容器的方法1100。儘管方法1100被示出和/或闡述為一系列動作或事件,然而應理解,所述方法並不限於所示順序或動作。因此,在一些實施例中,這些動作可採用與所示順序不同的順序來施行,和/或可同時施行。此外,在一些實施例中,所示動作或事件可被細分成多個動作或事件,所述多個動作或事件可在不同的時間施行或與其他動作或子動作同時施行。在一些實施例中,一些示出的動作或事件可被省略,且還可包括其他未示出的動作或事件。
在動作1102處,在基底之上形成底部電極。圖5示出與動作1102的一些實施例對應的剖視圖500。
在動作1104處,在底部電極之上形成介電層。圖5示出與動作1104的一些實施例對應的剖視圖500。
在動作1106處,在介電層之上形成頂部電極。圖5示出與動作1106的一些實施例對應的剖視圖500。
在動作1108處,執行移除製程以移除頂部電極的一部分、介電層的一部分及底部電極的一部分。圖6示出與動作1108的一些實施例對應的剖視圖600。
在動作1110處,在頂部電極及底部電極之上形成鈍化層,鈍化層在頂部電極的頂表面上方具有第一開口。圖7到圖8示出與動作1110的一些實施例對應的剖視圖700及800。
在動作1112處,在鈍化層之上形成金屬框架,金屬框架填充第一開口並接觸頂部電極的頂表面。圖9示出與動作1112的一些實施例對應的剖視圖900。
因此,在一些實施例中,本公開是有關於一種形成MIM電容器的方法,所述MIM電容器包括鈍化層及金屬框架,所述金屬框架直接接觸頂部電極。
在一些實施例中,本公開是有關於一種金屬-絕緣體-金屬(MIM)電容器,所述金屬-絕緣體-金屬電容器包括:頂部電極,上覆在基底上;鈍化層,上覆在所述頂部電極上,其中所述鈍化層具有台階區,所述台階區從所述頂部電極的頂表面連續地延伸到所述頂部電極的側壁並連續地接觸所述頂部電極的頂表面及側壁;以及金屬框架,上覆在所述鈍化層上,其中所述金屬框架從所述鈍化層的頂表面連續地延伸到所述台階區中所述鈍化層的上側壁並連續地接觸所述鈍化層的頂表面及上側壁,且其中所述金屬框架具有突起部,所述突起部延伸穿過所述鈍化層並接觸所述頂部電極的所述頂表面。
在上述金屬-絕緣體-金屬電容器中,其中所述突起部在橫向上與所述台階區偏移開非零距離。
在上述金屬-絕緣體-金屬電容器中,還包括:底部電極,位於所述頂部電極之下;以及介電層,設置在所述頂部電極與所述底部電極之間;其中所述鈍化層沿所述介電層的側壁及所述底部電極的側壁連續地延伸,其中所述金屬框架沿所述鈍化層的內側壁連續地延伸到所述鈍化層的所述頂表面及所述上側壁。
在上述金屬-絕緣體-金屬電容器中,其中在所述台階區中,所述鈍化層具有位於傾斜區段之上的第一水平區段以及位於所述傾斜區段之下的第二水平區段。
在上述金屬-絕緣體-金屬電容器中,其中在所述台階區中,所述鈍化層具有位於垂直區段之上的第一水平區段。
在上述金屬-絕緣體-金屬電容器中,其中所述介電層包括第一介電側壁及與所述第一介電側壁相對的第二介電側壁,其中所述底部電極包括第一電極側壁及與所述第一電極側壁相對的第二電極側壁,其中所述第一介電側壁及所述第二介電側壁在橫向上位於所述第一電極側壁與所述第二電極側壁之間,其中所述第一介電側壁在橫向上與所述第一電極側壁偏移開第一距離,且其中所述第二介電側壁在橫向上與所述第二電極側壁偏移開第二距離,所述第二距離大於所述第一距離。
在上述金屬-絕緣體-金屬電容器中,還包括:電引線,上覆在所述底部電極上,所述電引線在如下點處接觸所述底部電極的頂表面:所述點在遠離所述介電層的方向上與所述第二介電側壁在橫向上偏移開非零距離。
在上述金屬-絕緣體-金屬電容器中,其中所述電引線具有突起部,所述突起部延伸穿過所述鈍化層且直接接觸所述底部電極的所述頂表面。
在上述金屬-絕緣體-金屬電容器中,其中所述金屬框架從位於所述頂部電極的底表面下方的第一點到位於所述頂部電極的所述頂表面上方的第二點連續地包繞並接觸所述鈍化層的外周邊。
在其他實施例中,本公開是有關於一種金屬-絕緣體-金屬(MIM)電容器,所述金屬-絕緣體-金屬電容器包括:底部電極,設置在基底之上;介電層,設置在所述底部電極之上;頂部電極,設置在所述介電層之上;鈍化層,設置在所述頂部電極之上,其中所述鈍化層在所述頂部電極的頂表面及側壁之上、所述介電層的側壁之上以及所述底部電極的側壁之上連續地延伸;以及金屬框架,設置在所述鈍化層的上表面之上以及沿所述鈍化層的側壁設置,其中所述金屬框架具有突起部,所述突起部延伸穿過所述鈍化層並接觸所述頂部電極的頂表面。
在上述金屬-絕緣體-金屬電容器中,其中所述突起部直接接觸所述鈍化層的內側壁並在橫向上位於所述頂部電極的所述側壁之間。
在上述金屬-絕緣體-金屬電容器中,其中在俯視圖中,所述介電層的最外側壁延伸超過所述頂部電極的最外側壁。
在上述金屬-絕緣體-金屬電容器中,其中所述金屬框架從所述鈍化層的內側壁連續地延伸到所述鈍化層的頂表面及上側壁。
在上述金屬-絕緣體-金屬電容器中,其中所述金屬框架在所述鈍化層的頂表面的中心部分之上是不連續的。
在上述金屬-絕緣體-金屬電容器中,還包括:電接觸件,上覆在所述鈍化層以及所述底部電極上,其中所述電接觸件具有突起部,所述突起部延伸穿過所述鈍化層並直接接觸所述底部電極的頂表面。
在上述金屬-絕緣體-金屬電容器中,其中所述金屬框架連續地包繞所述介電層的底表面的外周邊並從所述介電層的所述底表面的所述外周邊連續地延伸到位於所述頂部電極的所述頂表面上方的點。
在上述金屬-絕緣體-金屬電容器中,其中當從上方觀察時,所述金屬框架的所述突起部是矩形形狀。
在再一些實施例中,本公開是有關於一種形成金屬-絕緣體-金屬(MIM)電容器的方法。所述方法包括:在基底之上形成底部電極層;在所述底部電極層之上形成介電膜;在所述介電膜之上形成頂部電極層;執行移除製程,以移除所述頂部電極層的一部分、所述介電膜的一部分及所述底部電極層的一部分來形成頂部電極、介電層及底部電極;在所述頂部電極及所述底部電極之上形成鈍化層,其中所述鈍化層具有位於所述頂部電極的頂表面上方的第一開口,且其中所述鈍化層具有位於所述底部電極的頂表面上方的第二開口;以及在所述鈍化層之上形成金屬框架,其中所述金屬框架填充所述第一開口並穿過所述第一開口而接觸所述頂部電極的所述頂表面。
在上述形成金屬-絕緣體-金屬電容器的方法中,其中形成所述金屬框架包括:在所述鈍化層及所述底部電極之上沉積金屬層;以及對所述金屬層執行蝕刻製程以界定所述金屬框架及第一電引線,其中所述第一電引線填充所述第二開口並接觸所述底部電極的頂表面。
在上述形成金屬-絕緣體-金屬電容器的方法中,其中所述蝕刻製程暴露出上覆在所述頂部電極上的所述鈍化層的頂表面。
以上概述了若干實施例的特徵,以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解,他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到,這些等效構造並不背離本公開的精神及範圍,而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100‧‧‧金屬-絕緣體-金屬(MIM)電容器 102、411‧‧‧基底 102a‧‧‧第一區段 102b‧‧‧第二區段 104‧‧‧金屬框架 104a、114a、114a’‧‧‧突起部 106‧‧‧底部電極 108‧‧‧介電層 108a、108b‧‧‧側壁 110‧‧‧鈍化層 110a‧‧‧側壁 110c‧‧‧部分 110s‧‧‧台階區 112‧‧‧頂部電極 114‧‧‧第二電引線 116‧‧‧第一電引線 120‧‧‧第一側 122‧‧‧第二側 200、300a、300b、119‧‧‧MIM電容器 400a‧‧‧MIM裝置 400b‧‧‧積體晶片 402‧‧‧印刷電路板(PCB)基底 404、438、440、442‧‧‧金屬線 404a‧‧‧電連接件接墊 406‧‧‧金屬打線 408a‧‧‧第一焊料球 408b‧‧‧第二焊料球 410‧‧‧內連結構 412‧‧‧淺溝槽隔離(STI)區 413‧‧‧存取電晶體 414‧‧‧存取柵極電極 418‧‧‧存取柵極電介質 422‧‧‧存取側壁間隔件 424‧‧‧源極/汲極區 426、428、430‧‧‧金屬間介電(IMD)層 432‧‧‧金屬化層 434、436‧‧‧金屬化層 444‧‧‧接觸件 446、447‧‧‧通孔 500、600、700、800、900、1000‧‧‧剖視圖 502‧‧‧底部電極層 504‧‧‧介電膜 506‧‧‧頂部電極層 602、806、1002‧‧‧蝕刻劑 702‧‧‧鈍化膜 802‧‧‧第一開口 804‧‧‧第二開口 902‧‧‧金屬層 1100‧‧‧方法 1102、1104、1106、1108、1110、1112‧‧‧動作 L‧‧‧長度 L1‧‧‧第一長度 L2‧‧‧第二長度 W、w1‧‧‧寬度
結合附圖閱讀以下詳細說明,會最好地理解本公開的各個方面。應注意,根據本行業中的標準慣例,各種特徵並非按比例繪製。事實上,為使論述清晰起見,可任意增大或減小各種特徵的尺寸。 圖1到圖2示出根據一些實施例的具有鈍化層及金屬框架的金屬-絕緣體-金屬(MIM)電容器的一些實施例的剖視圖。 圖3A示出根據本公開具有鈍化層及金屬框架的MIM電容器的一些實施例的透視圖,其中示出了一些MIM電容器的橫截面剖切圖。 圖3B示出根據本公開具有鈍化層及金屬框架的MIM電容器的一些實施例的俯視圖。 圖4A示出根據本公開包括上覆在印刷電路板(printed circuit board,PCB)基底上的MIM電容器的MIM裝置的一些實施例的剖視圖。 圖4B示出根據本公開包括上覆在基底上的MIM電容器的積體晶片的一些實施例的剖視圖。 圖5到圖10示出根據本公開形成具有鈍化層及金屬框架的MIM電容器的示例性方法的一些剖視圖。 圖11以流程圖格式來示出方法,其示出根據本公開形成包括鈍化層及金屬框架的MIM電容器的方法的一些實施例。
100‧‧‧金屬-絕緣體-金屬電容器
102‧‧‧基底
104‧‧‧金屬框架
104a、114a‧‧‧突起部
106‧‧‧底部電極
108‧‧‧介電層
108a、108b‧‧‧側壁
110‧‧‧鈍化層
110a‧‧‧側壁
110s‧‧‧台階區
112‧‧‧頂部電極
114‧‧‧第二電引線
116‧‧‧第一電引線
120‧‧‧第一側
122‧‧‧第二側
L1‧‧‧第一長度
L2‧‧‧第二長度

Claims (1)

  1. 一種金屬-絕緣體-金屬電容器,包括: 頂部電極,上覆在基底上; 鈍化層,上覆在所述頂部電極上,其中所述鈍化層具有台階區,所述台階區從所述頂部電極的頂表面連續地延伸到所述頂部電極的側壁並連續地接觸所述頂部電極的所述頂表面及所述側壁;以及 金屬框架,上覆在所述鈍化層上,其中所述金屬框架從所述鈍化層的頂表面連續地延伸到所述台階區中所述鈍化層的上側壁並連續地接觸所述鈍化層的所述頂表面及所述上側壁,且其中所述金屬框架具有突起部,所述突起部延伸穿過所述鈍化層並接觸所述頂部電極的所述頂表面。
TW108122400A 2018-06-29 2019-06-26 金屬-絕緣體-金屬電容器 TW202002312A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862692171P 2018-06-29 2018-06-29
US62/692,171 2018-06-29
US16/410,259 US11289568B2 (en) 2018-06-29 2019-05-13 Reduction of electric field enhanced moisture penetration by metal shielding
US16/410,259 2019-05-13

Publications (1)

Publication Number Publication Date
TW202002312A true TW202002312A (zh) 2020-01-01

Family

ID=69055433

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108122400A TW202002312A (zh) 2018-06-29 2019-06-26 金屬-絕緣體-金屬電容器

Country Status (2)

Country Link
US (1) US11289568B2 (zh)
TW (1) TW202002312A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251261B2 (en) * 2019-05-17 2022-02-15 Micron Technology, Inc. Forming a barrier material on an electrode

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249014B1 (en) * 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
KR20030041495A (ko) * 2001-11-20 2003-05-27 주식회사 하이닉스반도체 반도체 소자 및 제조 방법

Also Published As

Publication number Publication date
US11289568B2 (en) 2022-03-29
US20200006469A1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
CN102456750B (zh) 用于提高电容器容量和兼容性的方法和装置
TW202022994A (zh) 半導體結構、積體晶片及形成溝渠電容器的方法
US10170539B2 (en) Stacked capacitor with enhanced capacitance
US10714420B1 (en) High cutoff frequency metal-insulator-metal capacitors implemented using via contact configurations
US10008560B2 (en) Capacitors in integrated circuits and methods of fabrication thereof
US11587738B2 (en) Capacitor
CN107799503A (zh) 具有mim电容器的半导体器件
US7745280B2 (en) Metal-insulator-metal capacitor structure
JP4837939B2 (ja) 半導体装置、及び半導体装置の製造方法
TW202002312A (zh) 金屬-絕緣體-金屬電容器
US11978764B2 (en) Semiconductor structure and method for manufacturing capacitor structure
CN110660781A (zh) 金属-绝缘体-金属电容器
US11894297B2 (en) Metal-insulator-metal capacitor having electrodes with increasing thickness
US11552011B2 (en) Metal-insulator-metal (MIM) capacitor and thin-film resistor (TFR) formed in an integrated circuit structure
JP2004200640A (ja) 半導体装置及びその製造方法
US6844254B2 (en) Semiconductor device having bonding pad electrode of multi-layer structure
US9590027B2 (en) Method for fabricating an integrated-passives device with a MIM capacitor and a high-accuracy resistor on top
TWI823771B (zh) 垂直式半導體功率器件及其製造方法
US20230420495A1 (en) Multi-capacitor module including a nested metal-insulator-metal (mim) structure
US11769791B2 (en) High capacitance MIM device with self aligned spacer
CN220874972U (zh) 内存装置
US20230268376A1 (en) Metal-insulator-metal (mim) capacitor module with outer electrode extension
US20240170584A1 (en) Semiconductor structure having deep trench capacitor and method of manufacturing thereof
US11411089B2 (en) Semiconductor device and manufacturing method thereof
US20240006472A1 (en) Multi-capacitor module including a stacked metal-insulator-metal (mim) structure