KR20030041495A - 반도체 소자 및 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조공정시 고 에너지 상태의 불순물을 가지는 플라즈마 가스가 커패시터로의 침입으로 생기는 특성 저하를 방지 할수 있는 반도체 소자 및 제조 방법을 제공하기 위해, 이를 위한 본 발명은 트랜지스터; 상기 트랜지스터상의 절연막; 상기 절연막상의 하부전극, 유전막 및 상부전극으로 이루어지는 커패시터; 상기 상부전극상의 이리듐막; 및 타타늄을 포함하며 상기 이리듐막과 상기 트랜지스터를 연결하는 메탈 배선을 포함하는 반도체 소자를 제공한다. 또한 상기 목적을 달성하기 위한 본 발명은 기판상에 액티브영역을 포함하는 트랜지스터를 형성하는 단계; 상기 기판에 제1 절연막을 형성하는 단계; 상기 제1 층간절연막 상에 하부전극,유전막을 형성하는 단계; 상기 유전막 상에 상부전극 및 이리듐막을 형성하는 단계; 상기 커패시터 및 상기 이리듐막을 덮는 제2 절연막을 형성하는 단계; 상기 제1 및 제2 절연막을 선택적으로 식각하여 상기 이리듐막 및 상기 액티브 영역을 노출시키는 단계; 및 티타늄/티타늄나이트라이드를 포함하는 금속배선으로 상기 이리듐막과 상기 액티브영역을 연결하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자 및 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 플라즈마를 이용하는 공정시 생기는 불순물(예컨대 수소, 수분등)의 확산을 효과적으로 방지할 수 있는 반도체 소자의 커패시터 및 그 제조 방법에 관한 것이다.
최근에 반도체 산업이 발달됨에 따라 반도체 장치는 고용량 및 고기능화를 추구하고 있으며, 그에 따라서 한정된 영역에 보다 많은 소자의 집적이 필요하게 되었고, 반도체 소자 제조기술은 패턴(Pattern)을 극미세화 및 고집적화시키도록 연구 및 개발되고 있다.
그리고, 극미세화되고 고집적화된 반도체 장치를 구현하기 위한 반도체 소자 제조공정에서는 반응가스를 활성화시켜 플라즈마 상태로 변형함으로서, 플라즈마 상태의 반응가스의 양이온 또는 라디칼(Radical)이 반도체 기판의 소정영역을 식각하는 플라즈마를 이용한 건식 식각 기술이 많이 이용되고 있다.
플라즈마를 이용한 건식식각공정이 진행되는 공정 챔버는 플라즈마를 형성하는 방법에 따라 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching), CDE(Chemical Downstrem Etching), ECR(Electron Cyclotron Resonance), TCP(Transformer Coupled Plasma)등으로 나눌수 있고, 크게는 CCP(Capacitive Coupled plasma)타입과 ICP(Inductive Coupled Plasma)타입으로 나눌 수 있다.
CCP 타입은 공정 챔버 내부에 설치된 다수의 전극에 선택적으로 고주파 전력을 인가함으로서 형성된 전기장에 의해서 반응가스가 플라즈마 상태로 변형된다. 그리고, ICP 타입은 공정 챔버 외측에 감겨진 코일과 상기 공정 챔버 내측에 설치된 다수의 전극에 선택적으로 고주파 전력을 인가함으로서 형성된 자기장 및 전기장에 의해서 반응가스가 플라즈마 상태로 변형된다.
또한, 극미세화 되고 고집적화된 반도체 장치를 구현하기 위한 반도체소자 제조 공정에는 반응가스를 플라즈마 상태로 변형함으로서 반도체 기판 상에 양질의 막을 형성할 수 있는 플라즈마를 이용한 화학기상증착(Plasma Enhanced Chemical Vapor Deposition)기술이 이용되고 있다. 화학기상증착공정이 진행되는 공정 챔버 내부에는 다수의 전극이 설치되고, 다수의 전극에 고주파 전력을 인가함으로서 형성된 전기장에 의해서 반응가스가 플라즈마 상태로 변형된다.
이러한 플라즈마를 이용하는 공정을 사용할 때에는 필연적으로 고 에너지 상태의 불순물(예를 들어 수소 이온, 수분, 전자,아르곤)을 포함하는 플라즈마 가스가 사용되고, 이 불순물을 포함한 플라즈마 가스가 커패시터등 소자 내부로의 침입으로 소자 특성 저하를 유발하게 된다.
이하 도면을 참조하여 종래의 반도체 소자의 커패시터 제조 방법을 설명한다.
도1에 도시된 바와 같이, 소자분리막(11)과 게이트 패턴(12)을 포함하는 트랜지스터 형성이 완료된 기판(10) 상에 제1 층간절연막(13)을 형성한다.
이어서, 제1 층간절연막(13) 상부에 하부전극(15), 유전체막(16), 상부전극(17)으로 이루어지는 커패시터를 형성한다. 도면 부호 14는 제1 층간절연막(13)과 하부전극(17) 사이의 접착력 향상을 위한 접착층이다.
이어서, 커패시터가 완료된 기판(10) 상부에 제2 층간절연막(18)을 형성하고, 제2 층간절연막(18)을 선택적으로 식각하여 커패시터의 상부전극(17)을 노출시키고, 커패시터의 상부전극(17)과 접하는 확산방지막을 TiN막(19)으로 형성한다.
계속해서, 전체 구조상에 트랜지스터의 액티브 영역과 연결을 위한 Ti/TiN 메탈(20)을 증착하고, Ti/TiN 메탈(20) 상부에 메탈(예컨대 Al)을 증착하고 선택적 식각하여 메탈 라인(metal line)(21)을 완성한다.
여기서 TiN막(19)은 커패시터의 상부전극과 메탈라인 사이의 콘택 형성 전에 트랜지스터의 액티브 영역과의 연결을 위한 Ti/TiN 메탈(20)을 증착하나, Ti막이 상부전극과 직접 접촉시 Ti막이 상부전극의 그레인 바운더리(Grain Boundary)를 통한 침투에 따른 커패시터 특성 열화를 방지하기 위해 그 사이에 확산방지막으로 형성하는 것이다..
그러나 확산방지막으로 형성된 TiN막(19)으로 인해, RIE 방법등에 의한 메탈 배선 패터닝(patterning)시 고 에너지 상태의 불순물(수소 이온, 수분, 전자, 아르곤 이온 등등)을 포함하고 있는 플라즈마 가스가 커패시터로 침투하는 경로가 형성되고, 이는 반도체 소자의 특성 저하를 유발한다.
불순물의 침투 경로는 주로 층간절연막(18)과 TiN(19)막 사이의 계면을 통해 형성되고, 이러한 불순물 침투로 인한 특성 저하를 방지하기 위해서는 불순물이 커패시터로 침입하는 것을 방지하는 것이 중요하며 이를 위해서는 수소나 수분등을 발생치 않는 플라즈마 형성 공정 및 후속 공정을 개발해야 하나 기술적인 어려움과 경제적인 문제점이 있다.
본 발명은 반도체 소자의 제조공정시 고 에너지 상태의 플라즈마 가스가 가지고 있는 불순물이 커패시터로의 침입으로 생기는 특성 저하를 방지 할 수 있는 반도체 소자 및 제조 방법을 제공하는데 그 목적이 있다.
도1은 종래기술에 의한 반도체 소자의 커패시터 구조.
도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 소자의 커패시터 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
30 : 기판34 : 제1 층간절연막
36 : 하부전극37 : 유전체
38 : 상부전극39 : Ir막
40 : 제2 층간절연막41 : Ti/TiN막
42 : 제1 메탈배선43 : Al2O3
상기와 같은 목적을 달성하기 위하여 본발명은 트랜지스터; 상기 트랜지스터상의 절연막; 상기 절연막상의 하부전극, 유전막 및 상부전극으로 이루어지는 커패시터; 상기 상부전극상의 이리듐막; 및 타타늄을 포함하며 상기 이리듐막과 상기 트랜지스터를 연결하는 메탈 배선을 포함하는 반도체 소자를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 기판상에 액티브영역을 포함하는 트랜지스터를 형성하는 단계; 상기 기판에 제1 절연막을 형성하는 단계; 상기 제1 층간절연막 상에 하부전극,유전막을 형성하는 단계; 상기 유전막 상에 상부전극 및 이리듐막을 형성하는 단계; 상기 커패시터 및 상기 이리듐막을 덮는 제2 절연막을 형성하는 단계; 상기 제1 및 제2 절연막을 선택적으로 식각하여 상기 이리듐막 및 상기 액티브 영역을 노출시키는 단계; 및 티타늄/티타늄나이트라이드를 포함하는 금속배선으로 상기 이리듐막과 상기 액티브영역을 연결하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 소자에서 종래 공정의 문제점인 고 에너지 상태의 불순물(주로 수소와 수분등)을 포함하는 플라즈마 가스가 층간절연막과의 교류를 통한 커패시터로의 침투를 방지하기 위한 방법을 제공하고 있다.
즉, 종래 구조에서는 층간절연막과 커패시터 콘택에서의 직접적인 접촉은 확산방지막 역할을 하는 TiN막으로 되어 있어 불순물의 침투를 용이하게 하나, 본 발명에서는 TiN막 형성과정을 없애고 트랜지스터의 액티브 영역과 오믹콘택(Ohmic'contact) 형성을 위한 Ti/TiN층으로 직접 접촉하게 하여 층간절연막과 Ti 사이의 계면을 형성시켜 후속 공정에서 발생하는 플라즈마 가스 내의 고에너지 상태의 불순물을 Ti막에서 흡수케 함으로서 커패시터로의 침투를 원천적으로 방지하고 있다. (Ti의 불순물 흡수 효과에 대해서는 본 저자의 특허(출원번호 10-1999-0050199)에 상세히 기술되어 있다.)
또한, 본 발명은 상부전극으로 사용되는 금속과 Ti와의 직접 접촉에 의한 커패시터 특성 열화를 방지하기 위해 상부전극 상에 Ir막을 형성시켜 Ti막과 상부전극과의 접촉을 방지하여 커패시터 특성 열화 방지를 하고 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 소자의 커패시터 제조 공정 단면도이다.
먼저 도2a에 도시된 바와 같이, 소자분리막(31) 및 트랜지스터 형성이 완료된 기판(30) 상에 제1 층간절연막(34)을 형성한다. 제1 층간절연막(34)은 차례로적층된 BPSG(borophospho silicate glass)막 및 MTO(medium temperatureoxide)막으로 이루어진다. 도면에서 미설명 도면부호 '32'는 게이트 산화막, '33'은 게이트 전극, '45A'는 비트라인과 접속되는 제1 접합영역, '45B'는 캐패시터와 접속되는 제2 접합영역을 나타낸다.
다음으로 도2b에 도시한 바와 같이, 제1 층간절연막(34)상부에 하부전극(36), 유전체(37)를 증착하고 식각하고, 상부전극(38), Ir막(39)을 증착하고 식각하여 커패시터를 형성한다. 도면부호 '35'은 제1 층간절연막(34)과 하부전극(36) 사이의 접착력 향상을 위한 Ti 접착막으로서 50 ㎚ 내지 250 ㎚ 두께로 형성한다.
여기서, 유전체(37)는 SBT(SrBi2Ta2O9), BLT(Bi4-xLaxTi3O12) 계열 또는 Pb(ZrxTi1-x)O3를 이용하여 50 ㎚ 내지 250 ㎚ 두께로 형성하고, 상부전극(38)은 20 ㎚ 내지 200 ㎚ 두께의 Pt막으로 형성하고, Ir막(36)은 20 ㎚ 내지 100 ㎚ 두께로 형성한다.
이어서 도2c에 도시된 바와 같이, 커패시터 형성이 완료된 반도체 기판(10) 상부에 제2 층간절연막(40)을 형성하고, 제2 층간절연막(40)을 선택적으로 식각하여 커패시터의 Ir막(39)을 노출시키는 제1 콘택홀(C1)을 형성하고, 제2 층간절연막(40) 및 제1 층간절연막(34)을 선택적으로 식각하여 트랜지스터의 게이트 전극 양단의 제1 접합영역(45A) 및 제2 접합영역(45B)을 노출시키는 제2 콘택홀(C2) 및 제3 콘택홀(C3)을 형성한다.
여기서, 제2 층간절연막(40)은 TEOS(Tetra Ethyl Orthosilicate)계 옥사이드(Oxide)를 20 ㎚ 내지 100 ㎚ 두께로, BPSG(borophospho silicate glass)(또는 PSG(Phospho Silicate Glass))를 100 ㎚ 내지 700 ㎚ 두께로 증착하여 2중막으로 이루어진다.
또한 제2 층간절연막의 증착은 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 방식으로 이루어진다. 또한 바람직하게는 BPSG 증착후 또는 상기 콘택홀(C1,C2,C3) 형성 후, BPSG의 막질 향상을 위해 500 ~ 900 ℃ 범위의 온도에서 N2와 O2의 혼합 가스 분위기에서 10분이상의 열처리를 한다.
이어서 도2d에 도시된 바와 같이, 전체 구조 상에 Ti/TiN막(41)을 형성하고 제1 메탈 배선(42)을 형성한다. 여기서 Ti는 1 ㎚ 내지 50 ㎚ 두께로 형성하고, TiN은 2 ㎚ 내지 100 ㎚ 두께로 형성한다.
이어서 도2e에 도시된 바와 같이, Ti/TiN막(41) 및 제1 메탈 배선(42)을 동시에 패터닝하여 커패시터의 상부전극상의 Ir막(39)과 제2 접합영역(45B)을 연결하고, 비트라인(도시하지 않음)과 제1 접합영역(45A)을 연결하도록 한다. 여기서 제1 메탈 배선(42)은 일예로 Ti/TiN/AL으로 3원계로 형성 할 수 있다.
이어서 반도체 소자 제조 공정시 발생하는 수소 확산 방지와 플라즈마 데미지(Damage) 방지 목적으로 제1 메탈 배선(42) 상에 Al2O3(43)를 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 또는 PVD(Physical Vapor Deposition) 방식으로 2nm 내지 100 nm 두께로 형성한다.
계속해서, 금속간절연막(44)으로 전체 구조를 덮도록 형성한다. 금속간절연막(44)은 SOG(Spin-On-Glass)를 기반으로 하는 금속간절연막, 예컨대 SiON(100nm)/SOG(400nm)/SRO(Silicon Rich Oxide)(400nm)의 순서로 적층된 3개층으로 이루어진다. 이어서, 제2 메탈 라인(이하 도시안됨)을 형성시키고, 패시베이션(Passivation)을 위한 막을 PE-USG(Plasma Enhanced Undoped Silicate Glass) 와 Si3N4의 2층 막으로 형성한다. 여기서 PE-USG 대신에 USG(Undoped Silicate Glass) 를 사용할 수 있다.
이상에서 설명한 본 발명은, 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명은 고 에너지 상태의 불순물이 층간절연막의 계면을 통해 커패시터로의 침투하는 것을 방지함으로서, 반도체 소자의 전기적 특성 열화를 방지하고 수율 향상의 효과가 있다. 또한 종래의 구조와 비교시 TiN 베리어의 형성과 패터닝 공정이 생략됨으로서 마스크 단계를 줄일 수 있음으로 하여 경제적으로 이득을 가질 수 있다.

Claims (9)

  1. 트랜지스터;
    상기 트랜지스터상의 절연막;
    상기 절연막상의 하부전극, 유전막 및 상부전극으로 이루어지는 커패시터;
    상기 상부전극상의 이리듐막; 및
    티타늄을 포함하며 상기 이리듐막과 상기 트랜지스터를 연결하는 메탈 배선
    을 포함하는 반도체 소자.
  2. 기판상에 액티브영역을 포함하는 트랜지스터를 형성하는 단계;
    상기 기판에 제1 절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 하부전극,유전막을 형성하는 단계;
    상기 유전막 상에 상부전극 및 이리듐막을 형성하는 단계;
    상기 커패시터 및 상기 이리듐막을 덮는 제2 절연막을 형성하는 단계;
    상기 제1 및 제2 절연막을 선택적으로 식각하여 상기 이리듐막 및 상기 액티브 영역을 노출시키는 단계; 및
    티타늄/티타늄나이트라이드를 포함하는 금속배선으로 상기 이리듐막과 상기 액티브영역을 연결하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 상부전극 및 이리듐막을 형성하는 단계는,
    상기 유전막 상에 상기 상부전극을 이룰 도전막을 형성하는 단계;
    상기 도전막 상부에 상기 이리듐막을 형성하는 단계; 및
    상기 도전막 및 상기 이리듐막을 선택적으로 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 이리듐막은 20 nm 내지 100 nm 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2 항에 있어서,
    티타늄/티타늄나이트라이드를 포함하는 금속배선으로 상기 이리듐막과 상기 액티브영역을 연결하는 단계는,
    상기 제2 층간절연막 상에 Ti/TiN막 및 금속으로 이루어진 도전층을 순차적으로 증착한 후, 상기 Ti/TiN막 및 상기 도전층을 동시에 선택적으로 식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 Ti/TiN막은 상기 Ti는 1 ㎚ 내지 50 ㎚ 두께로 형성하고, 상기 TiN은 2 ㎚ 내지 100 ㎚ 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 2 항에 있어서,
    상기 금속배선을 형성한 다음 Al2O3막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 Al2O3막은 화학기상증착법, 물리기상증착법 또는 원자층증착법 중 선택된 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 Al2O3막은 두께를 2nm 내지 100nm로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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