KR100540255B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것이다.
본 발명은 접합부가 형성된 반도체 기판상에 제 1 층간 절연막을 형성한 후, 상기 접합부의 소정 부분이 노출되도록 상기 제 1 층간 절연막을 패터닝하여 제 1 콘택홀을 형성하는 단계와; 상기 제 1 콘택홀내에 금속을 매립시켜 플러그를 형성하는 단계와; 상기 제 1 층간 절연막상에 제 1 장벽 금속층, 확산 방지막 및 금속층을 순차적으로 형성한 후, 상기 금속층, 확산 방지막 및 제 1 장벽 금속층을 순차적으로 패터닝하여 하부 전극을 형성하는 단계와; 전체 상부면에 제 1 실리콘 나이트라이드막을 형성한 후, 상기 하부 전극의 소정 부분이 노출되도록 상기 제 1 실리콘 나이트라이드막을 패터닝하는 단계와; 전체 상부면에 강유전체막 및 상부 전극을 순차적으로 형성한 후, 상기 상부전극 및 강유전체막을 순차적으로 패터닝하는 단계와; 전체 상부면에 제 2 금속 장벽층 및 제 2 실리콘 나이트라이드막을 순차적으로 형성하는 단계와; 전체 상부면에 제 2 층간 절연막 형성한 후, 상기 상부 전극의 소정 부분이 노출되도록 상기 제 2 층간 절연막, 제 2 실리콘 나이트라이드막 및 제 2 금속 장벽층을 순차적으로 패터닝하는 단계와; 상기 상부 전극과 전기적으로 연결되도록 금속 배선을 형성하는 단계로 이루어진 FeRAM 또는 DRAM 반도체 소자의 캐패시터를 형성하고자 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세히는 캐패시터의 상부 및 하부 전극의 확산 방지막으로 미세 결정립을 갖는 La0.5Sr0.5CoO3막을 형성하여 소자의 특성을 향상시킬 수 있는 FeRAM 또는 DRAM 반도체 소자의 캐패시터 형성 방법에 관한 것이다.
현재, FeRAM(ferroelectric RAM) 소자 개발에 사용되고 있는 산소 확산 방지막은 TiN 또는 TiAlN 등의 금속 형태의 막을 사용하고 있어 고온 열공정에서 발생하는 산소의 확산시 산화 반응으로 접촉 저항이 급속히 증가하며, 효과적으로 산소 확산을 방지하지 못해 막질의 급속한 저하를 초래하여 강유전체막의 특성 저하를 초래하므로 소자 개발에 큰 장애 요인으로 작용하였다. 또한, 수소(hydrogen)와 수증기(H2O)의 캐패시터로의 침입을 방지하지 못해 캐패시터의 소자 특성 저하의 요인으로 작용하여 저하된 소자의 특성을 회복시키기 위한 여러 단계의 후속 고온 열처리 공정으로 인해 소자의 수율에 치명적인 악영향을 미치고 있다.
따라서, 본 발명의 목적은 상기한 문제점을 해결하기 위해 캐패시터의 상부 및 하부 전극의 확산 방지막으로 미세 결정립을 갖는 La0.5Sr0.5CoO3막을 형성하여 공정의 단순화 및 SrBi2Ta2O9 강유전체막의 막질을 개선할 수 있고, 수소(hydrogen)와 수증기(H2O)의 캐패시터로의 침입을 방지하여 캐패시터의 소자 특성 저하를 억제할 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 형성 방법은 접합부가 형성된 반도체 기판상에 제 1 층간 절연막을 형성한 후, 상기 접합부의 소정 부분이 노출되도록 상기 제 1 층간 절연막을 패터닝하여 제 1 콘택홀을 형성하는 단계와; 상기 제 1 콘택홀내에 금속을 매립시켜 플러그를 형성하는 단계와; 상기 플러그를 포함하는 상기 제 1 층간 절연막상에 제 1 장벽 금속층, 확산 방지막 및 금속층을 순차적으로 형성하되, 상기 확산방지막을 La0.5Sr0.5CoO3막으로 형성한 후에, 상기 금속층, 확산 방지막 및 제 1 장벽 금속층을 순차적으로 패터닝하여 하부 전극을 형성하는 단계와; 전체 상부면에 제 1 실리콘 나이트라이드막을 형성한 후, 상기 하부 전극의 소정 부분이 노출되도록 상기 제 1 실리콘 나이트라이드막을 패터닝하는 단계와; 전체 상부면에 강유전체막 및 상부 전극을 순차적으로 형성한 후, 상기 상부전극 및 강유전체막을 순차적으로 패터닝하는 단계와; 전체 상부면에 제 2 금속 장벽층 및 제 2 실리콘 나이트라이드막을 순차적으로 형성하는 단계와; 전체 상부면에 제 2 층간 절연막 형성한 후, 상기 상부 전극의 소정 부분이 노출되도록 상기 제 2 층간 절연막, 제 2 실리콘 나이트라이드막 및 제 2 금속 장벽층을 순차적으로 패터닝하는 단계와; 상기 상부 전극과 전기적으로 연결되도록 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 설명에 앞서 본 발명에 적용되는 기술적 원리를 개략적으로 설명한다.
고온 열공정시, 산소의 확산은 주로 결정립계를 통해 발생하나 산화 방지막으로 금속 형태의 막 대신에 고온 후속 열공정에서 안정한 미세 결정립을 갖는 La0.5Sr0.5CoO3막을 사용하므로서, 산소 확산 경로가 상당히 길어지는 효과를 가져오게 되어 산소 확산 방지에 효과적이며, 산화막을 이용하므로서 금속 형태의 막에서와 같은 산화를 우려할 필요없이 소자 특성의 급속한 저하를 방지할 수 있다. 그리고, La0.5Sr0.5CoO3막의 결정 구조는 SrBi2Ta2O9막과 유사한 Perovskite 구조를 제공하므로 SrBi2Ta2O9막의 Perovskite 결정성을 크게 향상시킬 뿐만 아니라 막의 밀도 개선에도 기여를 할 수 있다. 또한, La0.5Sr0.5CoO3막은 수소와 수증기의 침입을 방지하여 SrBi2Ta2O9막의 특성을 저하시키지 않으므로, 후속 열처리 공정이 필요없이 소자의 수율 향상에도 지대한 영향을 미치게 된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위해 순차적으로 도시된 단면도이다.
도 1(a)를 참조하여 설명하면, 반도체 기판(1)에 필드 산화막(2)을 형성하여 액티브 영역을 정의한 후, 상기 액티브 영역상에 게이트 산화막(3) 및 게이트 전극용 폴리실리콘층(4)을 순차적으로 형성한다. 상기 게이트 전극용 폴리실리콘층(4)의 선택된 영역에 포토레지스트를 이용한 마스크층(도시 안됨)을 형성한 후, 상기 마스크층을 이용한 식각 공정을 통해 상기 게이트 전극용 폴리실리콘층(4) 및 게이트 산화막(3)을 순차적으로 식각하여 게이트 전극을 형성한다. 소오스/드레인 식각 마스크를 이용한 불순물 이온 주입 공정을 통해, 상기 노출된 반도체 기판(1)에 불순물 이온을 주입하여 소오스 및 드레인(6 및 5)를 형성한다. 상기 게이트 전극을 포함하는 전체 구조상에 제 1 층간 절연막(7)을 형성한 후, 콘택 식각 공정을 통해 드레인(5)에 접촉되도록 상기 제 1 층간 절연막(7)의 선택된 영역을 식각하여 제 1 콘택홀(8)을 형성한다. 상기 콘택홀(8)을 포함하는 전체 구조상에 금속층을 형성한 후, 상기 금속층상에 포토레지스트를 이용한 마스크층(도시 안됨)을 형성한다. 상기 마스크층을 이용한 식각 공정을 통해 상기 제 1 층간 절연막(7)의 선택된 영역이 노출되도록 상기 금속층을 식각하여 드레인(5)과 전기적으로 연결되는 비트라인(9)을 형성한다. 상기 비트라인(9)을 포함하는 전체 구조상에 제 2 층간 절연막(10)을 형성한 후, 마스크를 이용한 식각 공정을 통해 상기 제 2 층간 절연막(10)의 선택된 영역을 식각하여 소오스(6)와 접촉되는 제 2 콘택홀(11)을 형성한다. 상기 제 2 콘택홀(11)을 포함하는 전체 구조상에 폴리실리콘층을 형성한 후, 화학적 기계적 연마(CMP) 공정을 통해 제 2 콘택홀(11)에만 폴리실리콘이 잔류되도록 연마하여 폴리실리콘 플러그(12)를 형성함과 동시에 평탄화한다.
도 1(b)를 참조하여 설명하면, 상기 폴리실리콘 플러그가 형성된 전체 구조상에 장벽 금속층(13) 및 확산 방지막(14)을 순차적으로 형성한 후, 급속 열처리(RTP; Rapid Thermal Process)를 실시하여 미세한 결정립을 형성한다. 상기 확산 방지막(14)상에 백금(Pt)의 금속층(15)을 형성한 후, 상기 금속층(15)의 선택된 영역에 포토레지스트를 이용한 마스크층(도시 안됨)을 형성한다. 상기 마스크층을 이용한 식각 공정을 통해 상기 금속층(15), 확산 방지막(14) 및 제 1 장벽 금속층(13)을 순차적으로 식각하여 하부 전극을 형성한다. 상기 하부 전극을 포함하는 전체 구조상에 절연체 장벽층인 제 1 실리콘 나이트라이드막(16; silicon nitride film : SixNy)을 형성한다. 상기 제 1 실리콘 나이트라이드막(16)상의 선택된 영역에 마스크(도시 안됨)를 형성한 후, 상기 마스크를 이용한 식각 공정을 통해 하부 전극의 상부가 노출되도록 실리콘 나이트라이드막(16)을 식각한다.
상기 제 1 장벽 금속층(13)은 TiAlN 금속층으로 이루어지고 40 내지 90 ㎚ 정도의 두께로 형성되며, 상기 확산 방지막(14)은 단일막의 La0.5Sr0.5CoO3막이 사용되는데, CVD 또는 PVD 방법에 의해 상온에서 5 내지 200 mTorr의 압력 범위, 50 내지 200 ㎚ 정도의 두께로 형성되며, 상기 금속층(15)은 100 내지 300 ㎚ 정도의 두께로 형성되는데, 본 발명에서는 금속층(15) 형성 단계를 생략할 수 도 있다. 상기 급속 열처리는 미세 결정립 형성을 목적으로 La0.5Sr0.5CoO3막에 실시되는데, 300 내지 800 ℃의 순간 도달 온도 범위에서 10 초 내지 10 분간 실시된다.
상기에서, 제 1 실리콘 나이트라이드막(16)는 강유전체막의 증착으로 인한 금속층(15), 제 1 장벽 금속층(13) 그리고 티타늄 금속층들의 산화를 방지할 뿐만 아니라, 강유전체 성분의 트랜지스터로의 확산을 방지할 수 있다. 또한, 식각시 하부 전극 측벽의 잔존물로 인한 결함(shortage)을 방지할 수 있다.
도 1(c)를 참조하여 설명하면, 상기 제 1 실리콘 나이트라이드막(16)을 포함하는 전체 구조상에 강유전체막(17; Y1 또는 PZT 계열) 및 백금으로 이루어진 상부 전극층(18)을 순차적으로 형성한 후, 상기 상부 전극층(18)상의 선택된 영역에 마스크(도시 안됨)를 형성한 후, 상기 마스크를 이용한 식각 공정을 통해 제 1 실리콘 나이트라이드막(16)이 노출되도록 상부 전극층(18) 및 강유전체막(17)을 순차적으로 식각한다.
상기 식각 공정에서 하부 전극 외곽 지역에서 식각하므로서 식각 잔존물로 인한 결함을 방지하고, 상부 전극(18)과 강유전체막(17)을 자기정렬 식각하므로서 강유전체막(17) 표면의 손상을 방지하게 된다. 또한, 상부 전극(18)과 강유전체막(17)을 식각할 때, 하부 전극을 덮고 있는 제 1 실리콘 나이트라이드막(16)이 손상을 받거나 과도한 식각(over etch)에 의해 하부 전극이 노출되는 것을 방지할 목적으로 상부 전극(18)과 강유전체막(17)의 선폭을 제 1 실리콘 나이트라이드막(16)의 선폭보다 넓게 식각한다.
도 1(d)를 참조하여 설명하면, 상기 백금 상부 전극(18)을 포함하는 전체 구조상에 제 2 장벽 금속층(19) 및 절연막인 제 2 실리콘 나이트라이드막(20: SixNy)을 순차적으로 형성한다.
상기 제 2 실리콘 나이트라이드막(20)은 CVD 또는 PVD 등으로 50 내지 200 ㎚ 정도 증착되는데, 이때 수소나 수증기가 발생하여 강유전체막(17)으로 침입할 경우 소자 특성이 저하되므로 수소나 수증기를 발생시키지 않는 CVD 또는 PVD 방법을 선택한다. 상기 제 2 장벽 금속층(19)은 TiO2를 사용하고, 상기 제 2 장벽 금속층(19)과 제 2 실리콘 나이트라이드막(20)의 2 층 구조 대신 실리콘 나이트라이드막의 단일막으로도 증착 가능하다.
도 1(e)를 참조하여 설명하면, 상기 제 2 실리콘 나이트라이드막(20)을 포함하는 전체 구조상에 제 3 층간 절연막(21)을 형성한 후, 상기 제 3 층간 절연막(21)의 선태된 영역에 포토레지스트를 이용한 마스크층(도시 안됨)을 형성한다. 상기 마스크층을 이용한 식각 공정을 통해 상기 제 3 층간 절연막(21), 제 2 실리콘 나이트라이드막(20) 및 제 2 장벽 금속층(19)을 순차적으로 식각하여 제 3 콘택홀(22)을 형성한다. 이후, 상기 제 3 콘택홀(22)을 포함하는 전체 구조상에 금속층을 형성한 후, 상기 금속층상에 포토레지스트를 이용한 마스크층(도시 안됨)을 형성한다. 상기 마스크층을 이용한 식각 공정을 통해 상기 금속층을 식각하여 금속 배선(23)을 형성한다.
상술한 바와 같이, 본 발명에 의하면 미세 결정립 La0.5Sr0.5CoO3막을 캐패시터 상부 및 하부에 확산 방지막으로 사용하므로서 고온 열공정에서 발생하는 산소의 확산을 효과적으로 방지하여 금속막의 산화 반응으로 인한 접촉 저항의 증가 등의 문제를 방지함과 동시에 식각 특성이 우수해 수율 향상의 효과가 있으며, 캐패시터 SBT(SrBi2Ta2O9)막의 결정화를 향상시켜며, 수소와 수증기의 침입을 방지하여 소자의 특성을 저하시키지 않을 뿐만 아니라 후속 열처리 공정이 필요없이 소자의 수율 향상에도 지대한 영향을 미칠 것으로 기대된다. 또한, 식각 특성이 우수해 공정이 단순화 되며, 후속 열처리 공정이 단순화되어 장비의 사용이 줄고 에너지 및 시간을 절약하여 원가 절감 효과에도 탁월한 효과를 발휘한다.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위해 순차적으로 도시된 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 드레인 6 : 소오스
7 : 제 1 층간 절연막 8 : 제 1 콘택홀
9 : 비트라인 10 : 제 2 층간 절연막
11 : 제 2 콘택홀 12 : 플러그
13 : 제 1 장벽 금속층 14 : 확산 방지막
15 : 금속층 16 : 제 1 실리콘 나이트라이드막
17 : 강유전체막 18 : 상부 전극
19 : 제 2 장벽 금속층 20 : 제 2 실리콘 나이트라이드막
21 : 제 3 층간 절연막 22 : 제 3 콘택홀
23 : 금속 배선
Claims (7)
- 접합부가 형성된 반도체 기판상에 제 1 층간 절연막을 형성한 후, 상기 접합부의 소정 부분이 노출되도록 상기 제 1 층간 절연막을 패터닝하여 제 1 콘택홀을 형성하는 단계와;상기 제 1 콘택홀내에 금속을 매립시켜 플러그를 형성하는 단계와;상기 플러그를 포함하는 상기 제 1 층간 절연막상에 제 1 장벽 금속층, 확산 방지막 및 금속층을 순차적으로 형성하되, 상기 확산방지막을 La0.5Sr0.5CoO3막으로 형성한 후에, 상기 금속층, 확산 방지막 및 제 1 장벽 금속층을 순차적으로 패터닝하여 하부 전극을 형성하는 단계와;전체 상부면에 제 1 실리콘 나이트라이드막을 형성한 후, 상기 하부 전극의 소정 부분이 노출되도록 상기 제 1 실리콘 나이트라이드막을 패터닝하는 단계와;전체 상부면에 강유전체막 및 상부 전극을 순차적으로 형성한 후, 상기 상부전극 및 강유전체막을 순차적으로 패터닝하는 단계와;전체 상부면에 제 2 금속 장벽층 및 제 2 실리콘 나이트라이드막을 순차적으로 형성하는 단계와;전체 상부면에 제 2 층간 절연막 형성한 후, 상기 상부 전극의 소정 부분이 노출되도록 상기 제 2 층간 절연막, 제 2 실리콘 나이트라이드막 및 제 2 금속 장벽층을 순차적으로 패터닝하는 단계와;상기 상부 전극과 전기적으로 연결되도록 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 제 1 장벽 금속층은 TiAlN 금속층으로 이루어지고 40 내지 90 ㎚의 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 확산 방지막은 단일막으로 형성되고, CVD 또는 PVD 방법에 의해 상온에서 5 내지 200 mTorr의 압력 범위, 50 내지 200 ㎚ 정도의 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 3 항에 있어서,상기 확산 방지막은 미세 결정립 형성을 목적으로 급속 열처리가 실시된 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 4 항에 있어서,상기 급속 열처리는 300 내지 800 ℃의 순간 도달 온도 범위에서 10 초 내지 10 분간 실시된 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 금속층은 100 내지 300 ㎚의 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 상부 전극 및 강유전체막의 자기정렬 식각시, 상기 상부 전극 및 강유전체막의 선폭을 상기 제 1 실리콘 나이트라이드막의 선폭보다 넓게 식각한 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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