KR19990029180A - 반도체 집적 회로 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- 239000003990 capacitor Substances 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 claims abstract description 35
- 239000000463 material Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 19
- 239000010410 layer Substances 0.000 description 87
- 239000011229 interlayer Substances 0.000 description 21
- 230000010354 integration Effects 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 15
- 229910052721 tungsten Inorganic materials 0.000 description 15
- 239000010937 tungsten Substances 0.000 description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 13
- 229910052782 aluminium Inorganic materials 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- 238000005498 polishing Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
종래에는, 퓨즈 소자가 비트선과 동일 공정으로 형성되어, 메모리 셀과 배선부의 높이에 차이가 있어서, 캐패시터상에 적층을 형성할 때, 레이저 빔에 의해 오프셋이 발생하고, 또한 퓨즈 소자를 레이저 블로우(blow)할 때 큰 직경의 구멍이 형성되어 고집적화할 수 없다고 하는 문제점이 있었다.
본 발명에 따르면, 적층 방향의, 캐패시터(2, 3, 4)층보다 상부 위치의 표면이 거의 평탄한 절연층(14)상에 퓨즈 소자(9)를 형성한 구성을 갖는 반도체 집적 회로와, 또한, 퓨즈 소자(9)와 배선(7, 8, 72, 82)은 동일한 재료를 이용하여, 동일 공정내에서 형성하는 반도체 집적 회로의 제조 방법을 제공한다.
Description
본 발명은 캐패시터로 기억 소자를 형성하는 다이나믹 랜덤 액세스 메모리(DRAM) 등에 바람직한 반도체 집적 회로 및 그 제조 방법에 관한 것으로, 특히 웨이퍼 결함 등에 의한 양품율 저하 등을 억제하기 위해서 용장 회로를 마련함과 동시에, 그 용장 회로의 전기적인 접속을 퓨즈 소자의 접속/절단에 의해 설정하도록 한 DRAM에 적합한 반도체 집적 회로에 관한 것이다.
도 8은 일본 특허 공개 소화 제 60-98665 호 공보에 개시된 기술을 이용한 종래의 DRAM(Dymamic Random Access Memory)을 도시하는 단면도이다. 도면에 있어, 참조부호 (1)은 반도체 소자나 저항 소자가 형성되는 반도체 기판이고, 참조부호 (2)는 캐패시터의 한쪽 전극이며, 참조부호 (3)은 캐패시터용 절연층, 참조부호 (4)는 캐패시터의 다른쪽 전극이며, 참조부호 (5)는 워드선이고, 참조부호 (6)은 비트선이며, 참조부호 (7)은 알루미늄으로 이루어지는 제 1 배선, 참조부호 (8)은 알루미늄으로 이루어지는 제 2 배선이고, 참조부호 (9)는 제 1 배선(7)에 접속된 퓨즈 소자이며, 참조부호 (10∼15)는 이들 각 도전성 재료 사이를 적당히 절연시키기 위한 절연층이다. 이 퓨즈 소자(9)는, 비트선(6)과 동일한 제조 공정으로 형성된다. 또한, 도 8 좌측의 캐패시터(2, 3, 4)가 형성되어 있는 부분은 메모리 셀의 단면을 나타내고 있으며, 도 8 우측의 퓨즈 소자(9)가 형성되어 있는 부분은 배선부를 나타내고 있다.
다음에 동작에 대하여 설명한다.
도 8에 도시한 DRAM내에 정보를 기억시키는 경우에는, 배선(7, 8)을 거쳐 소정의 워드선(5)에 대하여 정보에 따른 전압을 인가한다. 그렇게 하면, 워드선(5)과 캐패시터의 한쪽 전극(2) 사이에 대응하는 반도체 기판(1)에 채널이 형성되어, 워드선(5)으로부터 반도체 기판(1)을 거쳐 캐패시터의 한쪽 전극(2)에 전류가 흘러 들어 온다. 그 후, 워드선(5)으로의 전압 인가를 정지시키면, 캐패시터의 한쪽 전극(2)과 캐패시터의 다른쪽 전극(4) 사이에 인가 전압에 따른 전하가 축적된다.
또한, 도 8에 도시한 DRAM내에 기억시킨 정보를 판독하는 경우에는, 배선(7, 8)을 거쳐 소정의 워드선(5)에 대하여 전압을 인가한다. 그 후, 워드선(5)과 캐패시터의 한쪽 전극(2) 사이에 대응하는 반도체 기판(1)에 채널이 형성되어, 캐패시터의 한쪽 전극(2)으로부터 반도체 기판(1)을 거쳐 워드선(5)에 전류가 흐른다. 이 전류의 크기에 따라 기억된 정보의 값을 판별한다.
다음에, 퓨즈 소자(9)의 기능에 대하여 설명한다.
반도체 집적 회로에서는, 그 기초로 되는 웨이퍼에 있어서 일정한 확률로 웨이퍼 결함이 발생한다. 이 때문에 양품율을 향상시킬 수 없다고 하는, 즉 양품율이 제한된다고 하는 문제가 있었다. 그 때문에, 1개의 반도체 장치상에 여분으로 용장 회로(예를 들면, DRAM일 경우 용장 회로는 여분의 메모리 셀로 됨)를 구성함과 동시에, 결함이 있는 회로(메모리 셀) 대신에, 이 용장 회로를 전기적으로 접속하여 양품율을 향상시키는 방법을 고려할 수 있다. 이러한 목적으로 퓨즈 소자(9)가 마련되어 있다. 그리고, 퓨즈 소자(9)를 레이저광 등을 이용하여 적당히 절단함으로써, 결함이 있는 회로(메모리 셀) 대신에 용장 회로(여분의 메모리 셀)를 전기적으로 접속하는 것이 가능하고, 양품율 등을 향상시키는 것이 가능하다.
종래의 반도체 장치는 이상과 같이 구성되어 있기 때문에, 캐패시터(2, 3, 4) 위에 적층되는 절연층(14)이나 각 층의 높이가 메모리 셀과 배선부에 있어서 서로 다르다. 이 경우, 도 9에 도시하는 바와 같이 해당 각 층을 에칭할 때의 광의 포커스(focus)가 한쪽 부분으로 어긋나 버려, 해당 포커스가 어긋나 버린 부분의 배선 등의 폭을 적당히 형성할 수 없다고 하는 문제가 있었다(동일 도면에서는, 배선부에 있어서 오프 포커스(off focus)가 발생하고, 그 결과 해당 부분의 배선이 W1에서 W2로 넓게 되어 버림). 이는 반도체 집적 회로의 고집적화를 방해하는 하나의 요인으로 된다.
그래서, 도 10에 도시하는 바와 같이 캐패시터(2, 3, 4) 위에 형성하는 절연층(14)의 두께를 두껍게 하여, 메모리 셀과 배선부에 있어서의 절연층(14)의 높이가 동일한 높이로 되도록 형성하는 것이 고려된다.
그러나, 이와 같이 캐패시터(2, 3, 4) 위에 형성하는 절연층(14)의 표면을 평활하게 형성하고, 이에 따라 절연층(14) 형성 공정후의 공정에 있어서의 오프 포커스의 문제를 해결하는 경우에서는, 도 11b에 도시하는 바와 같이 종래의 것(도 11a)보다 칩 표면에서부터 퓨즈 소자(9)까지의 깊이가 깊게 되어 버린다(d2d1)고 하는 과제가 있었다.
그 결과, 도 11b에 도시하는 구성의 반도체 집적 회로에서는, 퓨즈 소자(9)를 레이저 블로우하는 경우, 깊게 블로우할 필요가 있다. 이 때문에, 블로우에 오랜 시간이 걸리고, 또한 그 블로우에 의해 형성되는 구멍의 직경이 커져 버린다. 이를 피하기 위해서는, 주변에 배치되는 퓨즈 소자(9)의 간격 W4가 넓게 되도록, 퓨즈 소자(9)를 배치할 필요가 있다. 그러나, 이것은 반도체 집적 회로의 고집적화를 방해하는 요인의 하나가 된다.
본 발명은 상기한 바와 같은 종래의 과제를 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 캐패시턴스의 존재에도 불구하고 퓨즈 소자를 용이하게 레이저 블로우하는 것이 가능하고, 나아가서는 고집적화된 반도체 집적 회로 및 그 제조 방법을 얻는 것이다.
도 1은 본 발명의 실시예 1에 있어서의 반도체 집적 회로로서의 DRAM을 도시하는 단면도,
도 2는 본 발명에 대한 반도체 집적 회로로서의 DRAM의 칩 레이아웃을 도시하는 레이아웃도,
도 3은 본 발명의 실시예 1에 있어서의 제 1 배선 및 퓨즈 소자를 형성하는 제조 공정을 도시하는 공정도,
도 4는 본 발명의 실시예 2에 의한 DRAM을 도시하는 단면도,
도 5는 본 발명의 실시예 3에 의한 DRAM을 도시하는 단면도,
도 6은 본 발명의 실시예 3에 있어서의 제 1 배선 및 퓨즈 소자를 형성하는 제조 공정을 도시하는 공정도,
도 7은 본 발명의 실시예 4에 의한 DRAM을 도시하는 단면도,
도 8은 종래의 DRAM을 도시하는 단면도,
도 9는 도 8에 도시한 종래의 DRAM에서의 문제점을 설명하는 설명도,
도 10은 종래의 DRAM을 도시하는 단면도,
도 11은 도 10에 도시한 종래의 DRAM에 있어서의 문제점을 설명하는 설명도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판
2 : 캐패시터의 한쪽 전극(캐패시터)
3 : 캐패시터용 절연층(캐패시터)
4 : 캐패시터의 다른쪽 전극(캐패시터)
7 : 제 1 배선(배선) 8 : 제 2 배선(배선)
9 : 퓨즈 소자 14 : 절연층
72 : 제 1 층간 배선(층간 배선)
82 : 제 2 층간 배선(층간 배선)
본 발명에 관한 반도체 집적 회로의 제조 방법은, 캐패시터 위에 절연층을 형성한 후, 퓨즈 소자를 형성하는 것이다.
본 발명에 관한 반도체 집적 회로의 제조 방법은, 캐패시터 위에 형성되는 절연층은, 캐패시터 위에 캐패시터 높이보다도 두꺼운 절연층을 일단 적층한 다음, 절연층의 표면을 화학 기계적(chemical mechanical)인 폴리싱에 의해 평활화하는 것이다.
본 발명에 관한 반도체 집적 회로의 제조 방법에서는, 퓨즈 소자를 배선과 함께 동일 공정으로 형성하는 것이다.
본 발명에 관한 반도체 집적 회로의 제조 방법에 있어서, 퓨즈 소자는, 배선 형성 공정 중 다른 배선층 사이를 접속하기 위한 층간 배선의 형성과 함께 형성되는 것이다.
본 발명에 관한 반도체 집적 회로는, 반도체 기판상에 형성된 캐패시터와, 캐패시터 위에 적층된 절연층과, 절연층보다 적층 방향 상측에 형성된 퓨즈 소자를 갖는 것이다.
본 발명에 관한 반도체 집적 회로는, 퓨즈 소자와, 캐패시터보다 적층 방향 상측에 형성된 배선이, 동일한 재료로 구성되어 있는 것이다.
본 발명에 관한 반도체 집적 회로는, 캐패시터보다 적층 방향 상측에 형성되는 배선이, 복수의 배선층과, 복수의 배선층 사이를 접속하는 층간 배선으로 구성되고, 퓨즈 소자는 층간 배선과 동일한 재료로 형성되어 있는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
발명의 실시예
이하, 본 발명의 일실시예를 설명한다.
(실시예 1)
도 2는, 도 1 및 도 3 내지 도 7에 도시한 본 발명의 반도체 집적 회로로서의 DRAM의 칩 레이아웃을 나타내는 레이아웃도이다. 도면에 있어서, 참조부호 (16)은 다수의 캐패시터가 배열된 메모리 셀이고, 참조부호 (17)은 입력 데이터에 대하여 소정의 논리 연산을 실행하는 논리부이며, 참조부호 (18)은 복수의 캐패시터(16)인 복수의 메모리 셀을 논리부나 외부 접속 단자(도시하지 않음) 등에 접속하는 다수의 배선이 배치된 배선부이다. 그리고, 복수의 메모리 셀의 일부는 용장 회로로서 이용되기 때문에, 배선부에는 해당 용장 회로로 전기적인 접속을 하기 위해 이용되는 복수의 퓨즈 소자가 마련되어 있다.
도 1은 본 발명의 실시예 1에 의한 DRAM을 도시하는 단면도이다. 도면에 있어서, 참조부호 (1)은 반도체 소자나 저항 소자가 형성되는 반도체 기판이고, 참조부호 (2)는 캐패시터의 한쪽 전극(캐패시터)이며, 참조부호 (3)은 캐패시터용 절연층(캐패시터), 참조부호 (4)는 캐패시터의 다른쪽 전극(캐패시터), 참조부호 (5)는 워드선, 참조부호 (6)은 비트선, 참조부호 (7)은 제 1 배선(배선), 참조부호 (8)은 제 2 배선(배선), 참조부호 (9)는 상기 제 2 배선(8)에 접속된 퓨즈 소자이며, 참조부호 (10∼15)는 이들 각 도전성 재료 사이를 적당히 절연하기 위한 절연층이다. 또, 도 2에 있어서, 캐패시터가 형성되어 있는 좌측 부분은 메모리 셀의 단면도이고, 퓨즈 소자가 형성되어 있는 우측 부분은 배선부의 단면이다. 또한, 상기한 캐패시터와 같이 종방향으로 적층되어 있는 캐패시터는 스택형 캐패시터(stacked capacitor)라고 불리고 있다.
도 3은 제 1 배선(7) 및 퓨즈 소자를 형성하는 제조 공정을 나타내는 공정도이다. 도면에 있어서, 도 3a는 캐패시터(2, 3, 4) 위에 형성된 절연층(14)에 구멍을 형성한 제 1 공정도이고, 도 3b는 절연층(14) 위에 텅스텐 혹은 폴리실리콘의 층(19)을 적층한 적층 공정도이며, 도 3c는 텅스텐 혹은 폴리실리콘의 층(19) 위에 소정의 레지스트막(20)을 형성하는 레지스트막 형성 공정도이고, 도 3d는 에칭 등에 의해 레지스트막이 적층된 부위에만 텅스텐 혹은 폴리실리콘의 층(19)을 형성한 에칭 공정도이다. 그리고, 텅스텐 혹은 폴리실리콘의 층(19)의 구멍을 막은 상태로 적층된 부위는 제 1 배선(7)으로 되고, 절연층(14) 위에 단순히 적층된 부위는 퓨즈 소자(9)로 된다.
또한, 절연층(14)은 캐패시터(2, 3, 4) 위에 해당 캐패시터의 높이보다도 두껍게 절연 재료를 일단 적층한 다음, 절연 재료의 표면을 화학 기계적 폴리싱에 의해 대략 평활화시키고 있다.
다음에 동작에 대하여 설명한다.
상기한 구성의 DRAM내에 정보를 기억시키는 경우에는, 배선(7, 8)을 거쳐 소정의 워드선(5)에 대하여, 기억시키는 정보에 따른 전압을 인가한다. 그렇게 하면, 워드선(5)과 캐패시터의 한쪽 전극(2) 사이에 대응하는 반도체 기판(1)에 채널이 형성되어, 워드선(5)으로부터 반도체 기판(1)을 거쳐 캐패시터의 한쪽 전극(2)에 전류가 인출되고, 그 후 해당 워드선(5)으로의 전압 인가를 정지시키면, 캐패시터의 한쪽 전극(2)과 캐패시터의 다른쪽 전극(4) 사이에 인가한 전압에 따른 전하가 축적된다.
또한, DRAM으로부터 기억시킨 정보를 판독하는 경우에는, 배선(7, 8)을 거쳐 소정의 워드선(5)에 대하여 전압을 인가한다. 그렇게 하면, 해당 워드선(5)과 상기 캐패시터의 한쪽 전극(2) 사이에 대응하는 반도체 기판(1)에 채널이 형성되며, 해당 캐패시터의 한쪽 전극(2)으로부터 반도체 기판(1)을 거쳐 워드선(5)에 전류가 흐르고, 이 전류의 크기에 따라 기억된 정보의 값을 판별한다.
그리고, 상기에서 설명한 방법으로 형성된 DRAM내의 퓨즈 소자(9)를 레이저 블로우해 보았다. 그 결과, 레이저 블로우에 의해 형성되는 구멍의 직경은 작으며, 종래의 반도체 집적 회로에서 형성되는 구멍의 직경과 비교하여, 거의 동일한 직경 크기로 머물게 할 수 있었다. 따라서, 본 실시예 1의 반도체 집적 회로내의 퓨즈 소자(9)의 배치를 갖는 구성이면, 반도체 집적 회로의 고집적화를 방해하는 경우는 없다. 또한, 깊게 블로우할 필요가 없기 때문에, 짧은 블로우 시간으로 가능하다.
이상과 같이, 본 실시예 1의 반도체 집적 회로에서는, 캐패시터(2, 3, 4) 위에 적층되는 절연층(14)의 표면을, 화학 기계적 폴리싱에 의해 거의 평활화시키고 있고, 또한 퓨즈 소자(9)를 절연층(14)보다 적층 방향 상측에 배치하고 있기 때문에, 오프 포커스나 레이저 블로우에 의해 발생되는 구멍 등의 영향에 의해, 반도체 집적 회로의 고집적화가 방해되는 일은 없다. 바꾸어 말하면, 논리부(17)의 고집적화를 방해하는 일 없이, 메모리 셀과 논리부를 동일한 칩상에 형성할 수 있어서, 고밀도 및 고집적화의 논리 혼재 메모리를 형성하는 것이 가능하다.
또한, 본 실시예 1에서는, 퓨즈 소자(9)를 제 1 배선(7)과 동일한 공정내에서 형성하고 있기 때문에, 종래 방법과 같이 퓨즈 소자(9) 전용의 공정을 별도로 마련한 경우와 비교하여, 공정수를 삭감하는 것이 가능하다.
(실시예 2)
도 4는 본 발명의 실시예 2에 의한 반도체 집적 회로로서의 DRAM을 나타내는 단면도이다. 도면에 있어서, 참조부호 (9)는 제 2 배선(8)과 동일한 공정으로 형성되고, 제 2 배선(8)과 동일한 레벨로 배치된 퓨즈 소자이다. 그 밖의 구성은, 실시예 1의 반도체 집적 회로와 마찬가지이므로, 동일한 부호를 부여하고 그 설명을 여기서는 생략한다.
도 4에 도시한 구성을 갖는 실시예 2의 반도체 집적 회로인 DRAM에 있어서, 퓨즈 소자(9)를 레이저 블로우하여 형성되는 구멍의 직경은 작아서, 종래의 구성을 갖는 반도체 집적 회로내에서 형성되는 구멍의 직경과 비교하여, 거의 동일한 직경을 갖는 구멍을 형성할 수 있다. 따라서, 본 실시예 2의 반도체 집적 회로내의 퓨즈 소자(9) 배치의 간격에 따르면, 반도체 집적 회로의 고집적화를 달성할 수 있다. 또한, 깊게 레이저 블로우할 필요가 없기 때문에, 짧은 시간에 레이저 블로우할 수 있다.
이상과 같이, 본 실시예 2에서는, 캐패시터(2, 3, 4) 위에 적층되는 절연층(14)의 표면을, 화학 기계적 폴리싱(chemical mechanical polishing)에 의해 거의 평활화시키고 있고, 또한 퓨즈 소자(9)를 절연층(14)보다도 적층 방향 상측에 배치하고 있기 때문에, 오프 포커스나 레이저 블로우에 의해 발생되는 구멍의 영향에 의해 반도체 집적 회로의 고집적화가 방해되는 일은 없다. 따라서, 반도체 집적 회로내의 논리부(17)를 고집적화로 형성하는 것이 가능하기 때문에, 메모리 셀과 해당 논리부를 동일한 칩상에 형성하는 것이 가능하고, 논리 회로와 혼재시킨, 고밀도 및 고집적화의 메모리를 형성하는 것이 가능하다.
또한, 본 실시예 2에서는, 퓨즈 소자(9)를 제 2 배선(8)과 동일한 공정으로 형성할 수 있기 때문에, 퓨즈 소자(9)를 형성하기 위해서 전용 공정을 마련한 종래 방법과 비교하여 공정수를 삭감할 수 있다.
(실시예 3)
도 5는 본 발명의 실시예 3의 반도체 집적 회로로서의 DRAM을 나타내는 단면도이다. 도면에 있어서, 참조부호 (71)은 알루미늄으로 이루어지고, 절연층(14)상에 적층된 제 1 배선층이며, 참조부호 (72)는 텅스텐 혹은 폴리실리콘으로 이루어지고, 제 1 배선층(71)과 반도체 기판(1) 등을 전기적으로 접속하는 제 1 층간 배선(층간 배선)이다. 본 실시예 3의 DRAM에 있어서, 제 1 배선은 제 1 배선층(71) 및 제 1 층간 배선(72)으로 구성되어 있다. 그 밖의 구성 요소는, 실시예 1과 반도체 집적 회로의 구성 요소와 마찬가지이므로 동일한 부호를 부여하고, 여기서는 그 설명을 생략한다.
도 6은 제 1 배선층(71), 제 1 층간 배선(72) 및 퓨즈 소자(9)를 형성하기 위한 제조 공정을 나타내는 공정도이다. 도면에 있어서, 도 6a는 상기 캐패시터(2, 3, 4) 위에 형성된 절연층(14)에 구멍을 형성한 제 1 공정도이고, 도 6b는 절연층(14) 위에 텅스텐 혹은 폴리실리콘의 층(19)을 적층한 제 1 적층 공정도이며, 도 6c는 텅스텐 혹은 폴리실리콘의 층(19) 위에 소정의 레지스트막(20)을 형성하는 제 1 레지스트막 형성 공정도이고, 도 6d는 에칭 등에 의해 레지스트막이 적층된 부위 및 구멍에 텅스텐 혹은 폴리실리콘의 층(9)(19)을 형성한 제 1 에칭 공정도이며, 도 6e는 절연층(14) 위에 알루미늄의 층(22)을 적층한 제 2 적층 공정도이고, 도 6f는 알루미늄층(22) 위에 소정의 레지스트막(23)을 형성하는 제 2 레지스트막 형성 공정도이며, 도 6g는 에칭 등에 의해 레지스트막이 적층된 부위에 알루미늄층(22)(71)을 형성한 제 2 에칭 공정도이다. 그리고, 절연층(14)의 구멍중에 형성된 텅스텐 혹은 폴리실리콘의 층(19)이 제 1 층간 배선(72)으로 되고, 절연층(14) 위에 형성된 텅스텐 혹은 폴리실리콘의 층(19)이 퓨즈 소자(9)로 되며, 절연층(14) 위에 형성된 알루미늄의 층(22)이 제 1 배선층(71)으로 된다.
그리고, 상기한 방법으로 형성된 실시예 2의 DRAM에서, 퓨즈 소자(9)를 레이저 블로우해 보았다. 그 결과, 레이저 블로우에 의해 형성되는 구멍의 직경은 작아서, 종래의 구성을 갖는 반도체 집적 회로내에서 형성되는 구멍의 직경과 비교하여, 거의 동일한 직경을 갖는 구멍을 형성할 수 있다. 따라서, 본 실시예 3의 반도체 집적 회로(DRAM)내의 퓨즈 소자(9)의 배치의 간격에 따르면, 반도체 집적 회로의 고집적화를 달성할 수 있다. 또한, 깊게 레이저 블로우할 필요가 없기 때문에, 짧은 시간에 레이저 블로우를 할 수 있다.
이상과 같이, 본 실시예 3에서는, 캐패시터(2, 3, 4) 위에 적층되어 형성되는 절연층(14)의 표면을, 화학 기계적 폴리싱에 의해 거의 평활화하고, 또한 퓨즈 소자(9)를 절연층(14)보다 적층 방향 상측에 배치하고 있기 때문에, 오프 포커스나 레이저 블로우에 의해 발생하는 구멍의 영향으로 인하여 반도체 집적 회로의 고집적화가 방해되는 일은 없다. 따라서, 반도체 집적 회로내의 논리부(17)를 고집적화로 형성하는 것이 가능하기 때문에, 메모리 셀과 해당 논리부를 동일한 칩상에 형성하는 것이 가능해서, 논리 회로와 혼재한, 고밀도 및 고집적화의 메모리를 형성할 수 있다.
또한, 본 실시예 3에서는, 제 1 배선(7)을, 알루미늄으로 형성된 제 1 배선층(71)과, 텅스텐 혹은 폴리실리콘으로 형성된 제 1 층간 배선(72)으로 구성하였기 때문에, 실시예 1의 제 1 배선과 비교하여, 각별히 배선 저항값이 작아지고 있다. 그리고, 종래와 같이 제 1 배선을 모두 알루미늄으로 형성한 경우와 동등한 특성을 갖게 할 수 있다.
또한, 본 실시예 3에서는, 퓨즈 소자(9)를 제 1 배선(7)과 동일한 공정으로 형성할 수 있기 때문에, 퓨즈 소자(9)를 형성하기 위하여 전용의 공정을 마련한 종래 방법에 비해 공정수를 삭감할 수 있다.
(실시예 4)
도 7은 본 발명의 실시예 4에 의한 반도체 집적 회로로서의 DRAM을 나타내는 단면도이다. 도면에 있어서, 참조부호 (81)은 절연층(14)상에 형성된 절연층(15)상에 적층되는 알루미늄의 제 2 배선층이고, 참조부호 (82)는 제 2 배선층(81)과 제 1 배선(7) 등을 접속하는 텅스텐 혹은 폴리실리콘으로 형성된 제 2 층간 배선(층간 배선)으로서, 절연층(15)내에 형성되어 있다. 본 실시예 4의 제 2 배선(8)은 제 2 배선층(81) 및 제 2 층간 배선(82)으로 구성되어 있다. 또한, 참조부호 (9)는 제 2 배선(8)과 동일한 공정으로 형성되어, 제 2 배선(8)과 동일한 높이로 배치되어 형성된 퓨즈 소자이다. 즉, 절연층(15)내에 형성된 텅스텐 혹은 폴리 실리콘의 층(82)이 제 2 층간 배선으로 되고, 절연층(15) 위에 형성된 텅스텐 혹은 폴리실리콘의 층(81)이 퓨즈 소자(9)로 되며, 절연층(15) 위에 형성된 알루미늄의 층(81)이 제 2 배선층으로 된다. 이들 이외의 구성 요소는, 실시예 3의 반도체 집적 회로의 구성 요소와 동일하기 때문에, 여기서는 동일한 부호를 부여하고, 그들의 설명을 생략한다.
상기한 구성을 갖는 DRAM에 있어서, 퓨즈 소자(9)를 레이저 블로우해 보았다. 그 결과, 레이저 블로우에 의해 형성된 구멍의 직경은 작아서, 종래의 구성을 갖는 반도체 집적 회로내에서 형성되는 구멍의 직경과 비교하여, 거의 동일한 직경을 갖는 구멍을 형성할 수 있다. 따라서, 본 실시예 4의 반도체 집적 회로(DRAM)내의 퓨즈 소자(9)의 배치 간격에 따르면, 반도체 집적 회로의 고집적화를 달성할 수 있다. 또한, 깊게 레이저 블로우할 필요가 없기 때문에, 짧은 시간에 레이저 블로우할 수 있다.
이상과 같이, 본 실시예 4에서는, 캐패시터(2, 3, 4) 위에 적층되어 형성되는 절연층(14)의 표면을, 화학 기계적 폴리싱에 의해 거의 평활화시키고, 또한 퓨즈 소자(9)를 절연층(14)보다 적층 방향 상측에 배치하고 있기 때문에, 오프 포커스나 레이저 블로우에 의해 발생되는 구멍의 영향으로 인하여 반도체 집적 회로의 고집적화가 방해되는 일은 없다. 따라서, 반도체 집적 회로내의 논리부(17)를 고집적화로 형성하는 것이 가능하기 때문에, 메모리 셀과 해당 논리부를 동일한 칩상에 형성할 수 있어서, 논리 회로와 혼재한, 고밀도 및 고집적화의 메모리를 형성하는 것이 가능하다.
또한, 본 실시예 4에서는, 제 2 배선(8)을, 알루미늄으로 형성된 제 2 배선층(81)과, 텅스텐 혹은 폴리실리콘으로 형성된 제 2 층간 배선(82)으로 구성하였기 때문에, 도 4에 나타내는 실시예 2의 반도체 집적 회로내의 제 2 배선(8)과 비교하여, 각별히 배선 저항값이 작아지고 있다. 그리고, 종래와 같이 제 2 배선을 모두 알루미늄으로 형성한 경우와 동등한 특성을 갖게 할 수 있다.
또한, 본 실시예 4에서는, 퓨즈 소자(9)를 제 2 배선(8)과 동일한 공정으로 형성하고 있기 때문에, 퓨즈 소자(9)를 형성하기 위하여 전용의 공정을 마련한 종래 방법에 비해 공정수를 삭감할 수 있다.
이상과 같이, 본 발명에 따르면, 캐패시터 위에 절연층을 형성한 다음, 퓨즈 소자를 형성하기 때문에, 캐패시터 위의 절연층의 두께를 두껍게 형성한 경우에도, 퓨즈 소자는 칩 표면으로부터 얕은 위치에 배치되어 형성된다. 따라서, 캐패시터 위의 절연층의 두께를 두껍게 하고 그 표면을 평활하게 형성하더라도, 퓨즈 소자를 용이하게 레이저 블로우할 수 있고, 또한 레이저 블로우 결과 형성되는 구멍의 직경을 작게 할 수 있다. 따라서, 퓨즈 소자끼리의 간격 등을 넓게 할 필요없이, 고집적화된 반도체 집적 회로를 얻을 수 있다.
또한, 본 발명에 따르면, 캐패시터 위에, 캐패시터의 높이보다도 두껍게 절연층을 적층한 다음, 절연층의 표면을 화학 기계적 폴리싱에 의해 거의 평활화하여 형성하기 때문에, 절연층 형성후의 공정에 있어서 오프 포커스의 발생을 없앨 수 있다.
또한, 본 발명에 따르면, 반도체 기판상에 형성된 캐패시터와, 캐패시터 위에 적층된 절연층과, 절연층보다도 적층 방향 상측에 배치되어 형성된 퓨즈 소자를 갖는 구성의 반도체 집적 회로를 형성하기 때문에, 고집적화된 반도체 집적 회로를 얻을 수 있다.
또한, 본 발명에 따르면, 퓨즈 소자를 배선과 함께 동일 공정으로 형성할 수 있기 때문에, 퓨즈 소자를 형성하기 위한 전용 공정을 별도로 추가할 필요가 없어, 반도체 집적 회로의 제조 공정수를 삭감할 수 있다.
또한, 본 발명에 따르면, 퓨즈 소자와, 캐패시터보다 적층 방향 상측에 배치되어 형성되는 배선이, 동일한 재료로 형성되기 때문에, 퓨즈 소자를 배선과 함께 동일 공정으로 형성할 수 있기 때문에, 퓨즈 소자를 형성하기 위한 전용의 공정을 별도로 추가하는 필요가 없어, 반도체 집적 회로의 제조 공정수를 삭감할 수 있다.
또한, 본 발명에 따르면, 퓨즈 소자를, 배선 형성 공정중, 다른 배선층 사이를 접속하기 위한 층간 배선과 함께 형성하기 때문에, 퓨즈 소자를 형성하기 위한 전용 공정을 별도로 추가하여 실시할 필요가 없어, 제조 공정수를 삭감할 수 있다.
또한, 배선에 적합한 재료, 예를 들면 텅스텐이나 폴리실리콘 등을 이용하여 배선층을 형성하기 때문에, 배선층의 저항값을 저하시킬 수 있다.
또한, 본 발명에 따르면, 캐패시터보다도 적층 방향 상측에 배치되는 배선을, 복수의 배선층과, 복수의 배선층간을 접속하는 층간 배선으로 구성하고, 퓨즈 소자는 층간 배선과 동일한 재료로 형성하기 때문에, 고집적화된 반도체 집적 회로를 얻을 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
Claims (3)
- 반도체 기판상에 캐패시터를 형성하는 캐패시터 형성 공정과,상기 캐패시터 상부를 포함하는 상기 반도체 기판상에 절연층을 형성하는 절연층 형성 공정과,상기 절연층보다 적층 방향 상측에 퓨즈 소자를 형성하는 퓨즈 형성 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
- 반도체 기판과,상기 반도체 기판상에 형성된 캐패시터와,상기 캐패시터 상부를 포함하는 상기 반도체 기판상에 적층된 절연층과,상기 절연층보다도 적층 방향 상측에 형성된 퓨즈 소자를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 2 항에 있어서,상기 캐패시터보다도 적층 방향 상측에 형성된 배선을 가지며, 상기 퓨즈 소자는 상기 배선과 동일한 재료로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9237391A JPH1187646A (ja) | 1997-09-02 | 1997-09-02 | 半導体集積回路およびその製造方法 |
| JP97-237391 | 1997-09-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990029180A true KR19990029180A (ko) | 1999-04-26 |
| KR100296611B1 KR100296611B1 (ko) | 2001-08-07 |
Family
ID=17014704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980015945A KR100296611B1 (ko) | 1997-09-02 | 1998-05-04 | 반도체 집적 회로 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6040614A (ko) |
| JP (1) | JPH1187646A (ko) |
| KR (1) | KR100296611B1 (ko) |
| DE (1) | DE19815136B4 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359246B1 (ko) | 1999-09-29 | 2002-11-04 | 동부전자 주식회사 | 적층형 캐패시터를 갖는 반도체 장치 제조 방법 |
| US6420216B1 (en) | 2000-03-14 | 2002-07-16 | International Business Machines Corporation | Fuse processing using dielectric planarization pillars |
| US6559042B2 (en) * | 2001-06-28 | 2003-05-06 | International Business Machines Corporation | Process for forming fusible links |
| KR100476694B1 (ko) | 2002-11-07 | 2005-03-17 | 삼성전자주식회사 | 반도체 장치의 퓨즈 구조물 및 그 제조 방법 |
| EP3609066B1 (en) * | 2018-08-07 | 2021-02-24 | Mahle International GmbH | Electric power inverter |
| US20230323124A1 (en) | 2020-09-30 | 2023-10-12 | 3M Innovative Properties Company | Compositions and Foam Compositions Including Silicone Components, Foam Gaskets, Articles, and Methods |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098665A (ja) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH02256258A (ja) * | 1988-11-17 | 1990-10-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5252844A (en) * | 1988-11-17 | 1993-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a redundant circuit and method of manufacturing thereof |
| US5047826A (en) * | 1989-06-30 | 1991-09-10 | Texas Instruments Incorporated | Gigaohm load resistor for BICMOS process |
| JPH03159271A (ja) * | 1989-11-17 | 1991-07-09 | Hitachi Ltd | 半導体装置及びそれを実装した電子装置 |
| JPH0698665A (ja) * | 1991-10-14 | 1994-04-12 | Hisashi Yarimizu | 土壌活性化処理方法とその装置号 |
| JP3002371B2 (ja) * | 1993-11-22 | 2000-01-24 | 富士通株式会社 | 半導体装置とその製造方法 |
| JP2713178B2 (ja) * | 1994-08-01 | 1998-02-16 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JPH08306878A (ja) * | 1995-04-28 | 1996-11-22 | Matsushita Electron Corp | 半導体装置の製造方法 |
-
1997
- 1997-09-02 JP JP9237391A patent/JPH1187646A/ja active Pending
-
1998
- 1998-03-03 US US09/033,611 patent/US6040614A/en not_active Expired - Fee Related
- 1998-04-03 DE DE19815136A patent/DE19815136B4/de not_active Expired - Fee Related
- 1998-05-04 KR KR1019980015945A patent/KR100296611B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE19815136A1 (de) | 1999-03-11 |
| DE19815136B4 (de) | 2004-07-29 |
| KR100296611B1 (ko) | 2001-08-07 |
| US6040614A (en) | 2000-03-21 |
| JPH1187646A (ja) | 1999-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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