JPS6098665A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6098665A JPS6098665A JP58206958A JP20695883A JPS6098665A JP S6098665 A JPS6098665 A JP S6098665A JP 58206958 A JP58206958 A JP 58206958A JP 20695883 A JP20695883 A JP 20695883A JP S6098665 A JPS6098665 A JP S6098665A
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、冗長構成を有する半導体メモリ装置に関す
るものである。
るものである。
この発明は、ピントラインをポリシリコンで形成したダ
イナミックＲＡＭに最も適しているので、以下この場合
について説明する。
イナミックＲＡＭに最も適しているので、以下この場合
について説明する。
ダイナミックＲＡＭにおいては、選択されたワードライ
ンと選択されたビットラインの交点にあるメモリセルが
選択される。冗長構成を有するダイナミンクＲＡ Ｍに
おいては、メモリセルに欠陥がある場合、欠陥メモリセ
ル救済用の予備メモリセルによって前記欠陥メモリセル
を置換する。予備メモリセルは、通常数本の子側ワード
ラインに接続された予備メモリセルおよび数本の予備ビ
ットラインに接続された予備メモリセル忙よって構成さ
れているため、欠陥メモリセルを予備メモリセルで置換
するためＫは、欠陥メモリセルに接続されているワード
ラインあるいはビットラインが選択されないようにし、
同時Ｋ、予備メモリセルに接続された予備ワードライン
あるいは予備ビットラインが選択されるよう忙しなけれ
ばならない。
ンと選択されたビットラインの交点にあるメモリセルが
選択される。冗長構成を有するダイナミンクＲＡ Ｍに
おいては、メモリセルに欠陥がある場合、欠陥メモリセ
ル救済用の予備メモリセルによって前記欠陥メモリセル
を置換する。予備メモリセルは、通常数本の子側ワード
ラインに接続された予備メモリセルおよび数本の予備ビ
ットラインに接続された予備メモリセル忙よって構成さ
れているため、欠陥メモリセルを予備メモリセルで置換
するためＫは、欠陥メモリセルに接続されているワード
ラインあるいはビットラインが選択されないようにし、
同時Ｋ、予備メモリセルに接続された予備ワードライン
あるいは予備ビットラインが選択されるよう忙しなけれ
ばならない。
ピントラインによって１ｄ侯する場合の回路４Ｒ成を従
来のコラムチコーク回路の構成を示す第１図によって説
明する。なお、図中の絶縁ゲート電界効果トランジスタ
（以下ＦｇＴと称す）は丁ぺてＮチャンネルエン／・ン
スメント形とする。
来のコラムチコーク回路の構成を示す第１図によって説
明する。なお、図中の絶縁ゲート電界効果トランジスタ
（以下ＦｇＴと称す）は丁ぺてＮチャンネルエン／・ン
スメント形とする。
ダイナミック几ＡＭのコラムデコーダの中で、ビットラ
インＢＬに接続されたメモリセルに欠陥があるものとし
、予・鋪ピントラインＳＢＬは図示しない予備メモリセ
ルに接続されてし・る。
インＢＬに接続されたメモリセルに欠陥があるものとし
、予・鋪ピントラインＳＢＬは図示しない予備メモリセ
ルに接続されてし・る。
ビットラインＢＬはＦＥＴＱ、のソースに接続され、予
備ピントラインＳＢＬはＦＥＴＱｚのソースに接続され
ている。ＦＢＴＱ、およびＱ２のドレインはともに入出
力線Ｉ１０に接続されて（・る。ＦＥＴＱ。
備ピントラインＳＢＬはＦＥＴＱｚのソースに接続され
ている。ＦＢＴＱ、およびＱ２のドレインはともに入出
力線Ｉ１０に接続されて（・る。ＦＥＴＱ。
のゲートはノードＮ２に接続され、ノードＮ２はプログ
ラム素子（以下ヒユーズと称−（） Ｆ、ｌの一方の電
極に、ヒユーズＦ〜の他方の電極はＦ Ｅ Ｔ Ｑｓの
ソースに接続されている。ＦＢＴＱ２のゲートはノード
Ｓ２に接続され、ノードＳ、はヒユーズＦｉｌの一方の
電極罠、ヒユーズＦ８ｍの他方の電極はＦＢＴＱ４のソ
ースに接続されている。ＦＥＴＱｓのゲートはＦ Ｅ
Ｔ Ｑ５のドレインに、Ｐ’ Ｅ Ｔ Ｑ ４のゲート
はＦＢＴＱ６のドレインに接続され、ＦＥＴＱ。
ラム素子（以下ヒユーズと称−（） Ｆ、ｌの一方の電
極に、ヒユーズＦ〜の他方の電極はＦ Ｅ Ｔ Ｑｓの
ソースに接続されている。ＦＢＴＱ２のゲートはノード
Ｓ２に接続され、ノードＳ、はヒユーズＦｉｌの一方の
電極罠、ヒユーズＦ８ｍの他方の電極はＦＢＴＱ４のソ
ースに接続されている。ＦＥＴＱｓのゲートはＦ Ｅ
Ｔ Ｑ５のドレインに、Ｐ’ Ｅ Ｔ Ｑ ４のゲート
はＦＢＴＱ６のドレインに接続され、ＦＥＴＱ。
およびＱ６のゲートは電源電圧Ｖｃｃに接続されてし・
る。Ｆ Ｂ Ｔ Ｑ３およびＱ４のドレインには信号φ
、が接続されている。Ｆ ＥＴ Ｑ、のソースはノード
Ｎ。
る。Ｆ Ｂ Ｔ Ｑ３およびＱ４のドレインには信号φ
、が接続されている。Ｆ ＥＴ Ｑ、のソースはノード
Ｎ。
Ｋ接続され、ノーＦＮＩＫはＦ ＨＴ Ｑ７のソースお
よびＦ Ｅ Ｔ Ｑｎｏ−Ｑ□のドレインが接続されて
いる。ＦＢＴＱ６のソースはノードＳ、に接続され、ノ
ード鶏にはＦＥＴＱ、のソースおよびヒユーズＦ、、〜
ＦＩＩ２ｎの一方の電極が接続されている。ヒユーズＦ
８Ｑ ” Ｆｓ２ｎの他方の電極はそれぞれＦ Ｅ Ｔ
Ｑｓ。
よびＦ Ｅ Ｔ Ｑｎｏ−Ｑ□のドレインが接続されて
いる。ＦＢＴＱ６のソースはノードＳ、に接続され、ノ
ード鶏にはＦＥＴＱ、のソースおよびヒユーズＦ、、〜
ＦＩＩ２ｎの一方の電極が接続されている。ヒユーズＦ
８Ｑ ” Ｆｓ２ｎの他方の電極はそれぞれＦ Ｅ Ｔ
Ｑｓ。
〜Ｑ０゜のドレインに接続され、ＦＥＴＱｇ。〜ＱＭ７
ｎのゲートにはそれぞれ図示しない７ドレスバンフ７の
出力信号（以下アドレス（Ｑ号と称す） Ａ６ｖ Ａ６
＊・・・・・・、Ａ４．λ。が接続され、ソースは共
通に接地電位ｖ０に接続されている。Ｆ Ｅ Ｔ ＱＮ
Ｑ −ＱＮｎのゲートにはアドレス信号（ＡＩおよびＡ
１で示ｊ）のうちの一方（Ａｉあるいは翼、）が接続さ
れている。図中にはＡｉの場合、すなわちＡ。＊ ＡＩ
＋・・・・・・。
ｎのゲートにはそれぞれ図示しない７ドレスバンフ７の
出力信号（以下アドレス（Ｑ号と称す） Ａ６ｖ Ａ６
＊・・・・・・、Ａ４．λ。が接続され、ソースは共
通に接地電位ｖ０に接続されている。Ｆ Ｅ Ｔ ＱＮ
Ｑ −ＱＮｎのゲートにはアドレス信号（ＡＩおよびＡ
１で示ｊ）のうちの一方（Ａｉあるいは翼、）が接続さ
れている。図中にはＡｉの場合、すなわちＡ。＊ ＡＩ
＋・・・・・・。
Ａｎが接続された場合を示している。ｌ” ｉ； Ｔ
ＱＮＯ〜ＱＮ ｎのソースは共通に接地電位Ｖａｇに接
続されている。
ＱＮＯ〜ＱＮ ｎのソースは共通に接地電位Ｖａｇに接
続されている。
次に第１図の回路の動作を第１図および第１図の回路の
電圧波形図である第２図を用い文説明する。第２図（ａ
）は欠陥メモリセルな予備メモリセルで置換する前、第
２図（ｂ） ＋ま置換後の電圧波ル図である。
電圧波形図である第２図を用い文説明する。第２図（ａ
）は欠陥メモリセルな予備メモリセルで置換する前、第
２図（ｂ） ＋ま置換後の電圧波ル図である。
第２図において、時刻ｔ。＋ １．でをま信号φ１１ま
”Ｈ″であり、ノードＮ、は“Ｈ″にプリチャージされ
ている。時刻ｔ、でアドレス４ｇ ＠Ａ６ ＊ ＡＩ
＋・・・・・・。
”Ｈ″であり、ノードＮ、は“Ｈ″にプリチャージされ
ている。時刻ｔ、でアドレス４ｇ ＠Ａ６ ＊ ＡＩ
＋・・・・・・。
Ａ、が−Ｈ″になるが、このとき、アドレス（Ｈ号ＡＯ
１Ａｌｌ・・・・・・、Ａｎは”Ｌ”のままであり、ノ
ードＮ、＋よ“Ｈ”に保たれる。したがって、ＦＥＴＱ
−−！、オフし、時刻ｔ、で信号φ、が”Ｈ”になると
、セルフプートストラップ効果により信号φ２の電位力
；そのままノードＮ、に伝わりＦ Ｂ Ｔ Ｑｌがオン
して、ピントラインＢＬが選択され入出力ｗ 工１０と
接続される。
１Ａｌｌ・・・・・・、Ａｎは”Ｌ”のままであり、ノ
ードＮ、＋よ“Ｈ”に保たれる。したがって、ＦＥＴＱ
−−！、オフし、時刻ｔ、で信号φ、が”Ｈ”になると
、セルフプートストラップ効果により信号φ２の電位力
；そのままノードＮ、に伝わりＦ Ｂ Ｔ Ｑｌがオン
して、ピントラインＢＬが選択され入出力ｗ 工１０と
接続される。
一方、時刻ｔ２でアドレスイａ号Ｘ。ｇｋＩ＊・・・・
・・２人、。
・・２人、。
が−■（”になったときＦ Ｅ Ｔ Ｑｇｔ −Ｑｓｓ
、・・・・・・＋Ｑｓｙｒ＋がオンしてノードＳ１は
放電され予備ピントラインＳＢＬは選択されなし・。
、・・・・・・＋Ｑｓｙｒ＋がオンしてノードＳ１は
放電され予備ピントラインＳＢＬは選択されなし・。
ビットラインＢＬに接続されたメモリセルに欠陥がある
場合には、ピントラインＢＬＩＪ′−予備ビットライン
ＳＢＬで置換される。このために番ま、ＦＥＴＱ＋＋＋
〜Ｑｓ２ｎのゲートの接続がＦ Ｅ Ｔ Ｑｗ＋ 〜Ｑ
Ｎｎのゲートの接続と同一になるように１ヒユーズが切
断される。第１図の場合には、ヒユーズＦ□。
場合には、ピントラインＢＬＩＪ′−予備ビットライン
ＳＢＬで置換される。このために番ま、ＦＥＴＱ＋＋＋
〜Ｑｓ２ｎのゲートの接続がＦ Ｅ Ｔ Ｑｗ＋ 〜Ｑ
Ｎｎのゲートの接続と同一になるように１ヒユーズが切
断される。第１図の場合には、ヒユーズＦ□。
Ｆ、３．・・・・・・ｐ Ｆａｉｎが切断され、さらに
、ヒユーズＦＮＢが切断される。切断後は、時刻ｔ２に
おいてノードＮ１およびＳｌはともＫ”ｌ−１”である
が、時刻ｔ３で信号φ２が”１（”になるとノードＳ２
は”Ｈ′になって予備ピントライフＳＢＬが選択される
。ヒユーズＦ□が切断されているためノードＮ２は”Ｈ
“にならす、ピントラインＢＬは選択されない。
、ヒユーズＦＮＢが切断される。切断後は、時刻ｔ２に
おいてノードＮ１およびＳｌはともＫ”ｌ−１”である
が、時刻ｔ３で信号φ２が”１（”になるとノードＳ２
は”Ｈ′になって予備ピントライフＳＢＬが選択される
。ヒユーズＦ□が切断されているためノードＮ２は”Ｈ
“にならす、ピントラインＢＬは選択されない。
次に、従来のヒユーズの形成方法をメモリセルとヒユー
ズの断面図であるｍ３図およびヒユーズの平面図である
第４図を参照しながら説明する。
ズの断面図であるｍ３図およびヒユーズの平面図である
第４図を参照しながら説明する。
第３１忙おいて、Ｐ型半導体基板１上に分離絶縁膜２が
形成される。次に、第１ゲート絶縁膜３を形成し、さら
に８址素子の一方の電極４となる第１ポリシリコンを形
成し【パターンニングを行う。次に、第２ゲート絶縁膜
５を形成し、さらにスイッチングＦＥＴのゲート６およ
びヒユーズ１となる第２ポリシリコンを形成してパター
ンニングを行う。次に、Ｎ型拡散層８を形成するためイ
オン注入を行い、さらに絶縁膜９を形成する。次′に埋
め込みコンタクト１０を形成するため絶縁膜９のエツチ
ングを行い、さらにピントライン１１となる第３ポリシ
リコンを形成する。次に、コンタクトホール１３，１４
．１５を形成するため絶縁膜１２および埋め込みコンタ
クト１０をエツチングし、次に、アルミニウム層を形成
した後／夷り−ンニ／グを行って、スイッチングＦＥＴ
のゲート６と接続されたワードライン１６およびヒユー
ズ１と接続された配線層１１および１８を形成し、最後
に絶縁膜１９を形成する。
形成される。次に、第１ゲート絶縁膜３を形成し、さら
に８址素子の一方の電極４となる第１ポリシリコンを形
成し【パターンニングを行う。次に、第２ゲート絶縁膜
５を形成し、さらにスイッチングＦＥＴのゲート６およ
びヒユーズ１となる第２ポリシリコンを形成してパター
ンニングを行う。次に、Ｎ型拡散層８を形成するためイ
オン注入を行い、さらに絶縁膜９を形成する。次′に埋
め込みコンタクト１０を形成するため絶縁膜９のエツチ
ングを行い、さらにピントライン１１となる第３ポリシ
リコンを形成する。次に、コンタクトホール１３，１４
．１５を形成するため絶縁膜１２および埋め込みコンタ
クト１０をエツチングし、次に、アルミニウム層を形成
した後／夷り−ンニ／グを行って、スイッチングＦＥＴ
のゲート６と接続されたワードライン１６およびヒユー
ズ１と接続された配線層１１および１８を形成し、最後
に絶縁膜１９を形成する。
前記のようにして第２ポリシリコンでヒユーズ１を形成
すると、ヒユーズ１とＰ型半導体基板１との間には、分
離絶縁膜２．第１ゲート絶縁膜３゜第２ゲート絶縁膜５
０３層が形成される。一方、ヒユーズ１の上には絶縁膜
９，１２および１９の３層が形成される。
すると、ヒユーズ１とＰ型半導体基板１との間には、分
離絶縁膜２．第１ゲート絶縁膜３゜第２ゲート絶縁膜５
０３層が形成される。一方、ヒユーズ１の上には絶縁膜
９，１２および１９の３層が形成される。
第４図に示すように、ヒユーズＩＫレーザ光りを照射し
て切断する場合、ヒユーズ１上の絶縁膜９．１２および
１９が３層であってヒユーズＴ上の絶縁膜としては厚い
ために、レーザ光りは絶縁膜１９の表面、絶縁膜１９と
絶縁膜１２の界面。
て切断する場合、ヒユーズ１上の絶縁膜９．１２および
１９が３層であってヒユーズＴ上の絶縁膜としては厚い
ために、レーザ光りは絶縁膜１９の表面、絶縁膜１９と
絶縁膜１２の界面。
絶縁膜１２と絶縁膜９の界面で反射され、さらに絶縁ｊ
模１９，１２および９内で吸収され、ヒユーズ１は切断
されにくくなる。また、ヒユーズ７が切断された場合で
あっても、ヒユーズ１とＰ型半導体基板１との間の絶縁
膜が分離絶縁膜２．第１ゲート絶縁膜３．第２ゲート絶
縁膜５の３層であつ−〔、ヒユーズ１の下の絶縁膜とし
ては薄いため、ヒユーズ７を切断する際のレーザ光の衝
撃がＰ型半導体基板１に到達し、ヒユーズ１とＰ型半導
体基板１とが電気的に接続されて、好ましくない電流経
路が形成されるｌ−＋Ｊ能性がある。
模１９，１２および９内で吸収され、ヒユーズ１は切断
されにくくなる。また、ヒユーズ７が切断された場合で
あっても、ヒユーズ１とＰ型半導体基板１との間の絶縁
膜が分離絶縁膜２．第１ゲート絶縁膜３．第２ゲート絶
縁膜５の３層であつ−〔、ヒユーズ１の下の絶縁膜とし
ては薄いため、ヒユーズ７を切断する際のレーザ光の衝
撃がＰ型半導体基板１に到達し、ヒユーズ１とＰ型半導
体基板１とが電気的に接続されて、好ましくない電流経
路が形成されるｌ−＋Ｊ能性がある。
従来、ヒユーズ７が第２ポリシリコンで形成された理由
は以下の通りである。すなわち、第１ポリシリコン（電
極４の部分）で形成した場合には、ヒユーズ７の上の絶
縁膜の層数が第２ポリシリコンの場合圧死べて１層多く
、ヒユーズ１とＰｆｆｉ半導体基少１との間の絶縁膜の
層数が第２ポリシリフンの場合に比べて１層少ないため
、第２ポリシリコンでヒユーズ７を形成した場合の欠点
がさらに助長され、また、ヒユーズ１をアルミニウムで
形成した場合には、レーザ光りに対するヒユーズ７自身
の反射率が高いためヒユーズ７にレーザ光りが吸収され
ず切断されにくいことにある。すなわち、第１ポリシリ
コンおよびアルミニウムでヒユーズ７を形成した場合に
は、第２ポリシリコンで形成した場合よりもさらに信頼
性が低下する。
は以下の通りである。すなわち、第１ポリシリコン（電
極４の部分）で形成した場合には、ヒユーズ７の上の絶
縁膜の層数が第２ポリシリコンの場合圧死べて１層多く
、ヒユーズ１とＰｆｆｉ半導体基少１との間の絶縁膜の
層数が第２ポリシリフンの場合に比べて１層少ないため
、第２ポリシリコンでヒユーズ７を形成した場合の欠点
がさらに助長され、また、ヒユーズ１をアルミニウムで
形成した場合には、レーザ光りに対するヒユーズ７自身
の反射率が高いためヒユーズ７にレーザ光りが吸収され
ず切断されにくいことにある。すなわち、第１ポリシリ
コンおよびアルミニウムでヒユーズ７を形成した場合に
は、第２ポリシリコンで形成した場合よりもさらに信頼
性が低下する。
以上のように従来の半導体メモリ装置ではヒユーズ７が
第２ポリシリコンで形成されているので、ヒユーズ１と
Ｐ型半導体基板１とが電気的に接続されてしまう口Ｉ能
性や、ヒユーズ１上の絶縁膜の層数が多く、膜厚が厚い
ためにレーザ光りの界面での反射や絶縁膜内での吸収の
ためヒユーズ７が切断されにくいなどの欠点があった。
第２ポリシリコンで形成されているので、ヒユーズ１と
Ｐ型半導体基板１とが電気的に接続されてしまう口Ｉ能
性や、ヒユーズ１上の絶縁膜の層数が多く、膜厚が厚い
ためにレーザ光りの界面での反射や絶縁膜内での吸収の
ためヒユーズ７が切断されにくいなどの欠点があった。
この発明は、上記のような従来の半導体メモリ装置の欠
点にかんがみてなされたもので、ヒユーズを第３ポリシ
リコンで形成することによりヒュ−ズと半導体基板との
間の絶縁膜がヒユーズ切断時の衝撃に充分耐え、さらに
ヒユーズの切断が容易であり、ひいては関信頓性、高歩
′ｄりの半導体メモリ装置を提供することを目的として
いる。
点にかんがみてなされたもので、ヒユーズを第３ポリシ
リコンで形成することによりヒュ−ズと半導体基板との
間の絶縁膜がヒユーズ切断時の衝撃に充分耐え、さらに
ヒユーズの切断が容易であり、ひいては関信頓性、高歩
′ｄりの半導体メモリ装置を提供することを目的として
いる。
次にこの発明の一実施例について、メモリセルおよびヒ
ユーズの断面図である第５図とヒユーズの平面図である
第６図を参照しながら説明する。
ユーズの断面図である第５図とヒユーズの平面図である
第６図を参照しながら説明する。
なお、ヒユーズを含む回路の構成および動作は第１図お
よび第２図の場合と同様であり、その説明は省略する。
よび第２図の場合と同様であり、その説明は省略する。
また、第５図において第３図と同一部分には同一符号を
伺してあり、その形成方法および構成の説明は省略する
。
伺してあり、その形成方法および構成の説明は省略する
。
ｐＪ、５図において、ヒユーズ２０は絶縁膜９を形成し
た後、ビットライン１１と同時に第３ポリシリコンによ
って形成される。また、コンタクトホール２１および２
２は絶縁膜１２のみをエツチングして形成される。した
がって、アルミニウムで形成された配線層１７および１
８は第３ポリシリコンで形成されたヒユーズ２０と接続
される。
た後、ビットライン１１と同時に第３ポリシリコンによ
って形成される。また、コンタクトホール２１および２
２は絶縁膜１２のみをエツチングして形成される。した
がって、アルミニウムで形成された配線層１７および１
８は第３ポリシリコンで形成されたヒユーズ２０と接続
される。
以上のように第３ポリシリコンでヒユーズ２０を形成す
ると、ヒユーズ２０とＰ型半導体基板１との間には分離
絶縁膜２．ｍｌゲート絶縁Ｊ臭３゜＠２ゲート絶縁膜５
．杷縁膜９が形成され、ヒユーズ２０の上には絶縁膜１
２および１９が形成される。
ると、ヒユーズ２０とＰ型半導体基板１との間には分離
絶縁膜２．ｍｌゲート絶縁Ｊ臭３゜＠２ゲート絶縁膜５
．杷縁膜９が形成され、ヒユーズ２０の上には絶縁膜１
２および１９が形成される。
レーザ光りを照射してヒユーズ２０を切断する場合には
、ヒユーズ２０の上は絶縁膜１２および１９の２層であ
るので、レーザ光りは絶縁膜１９の表面および絶縁膜１
９と絶縁膜１２の界面で反射されるだけであり、また、
絶縁膜１９．１２内のレーザ光りの吸収も絶縁膜が２層
だけであるため従来の第２ポリシリフ／でヒユーズγ（
第３図）を形成した場合に比ベヒューズ２０の切断が容
易である。また、ヒユーズ２０とＰ型半Ｉｒｉ体基＆１
との間の絶縁膜が分離絶縁膜２．第１ゲート絶縁膜３．
第２ゲート絶縁膜５．絶縁膜９０４層であり、従来の第
２ポリシリコンでヒユーズ１を形成した場合に比べ厚く
、ヒユーズ２０の切断時の衝撃がＰ型半導体基板１に到
達しにくく、ヒユーズ′切断時の信頼性が向上する・ 一般Ｋ、ヒントライン１１は時定数を小さくするため低
抵抗の材料により形成される。そのため不純物の導入に
より低抵抗化した場合、熱処理によって不純物が拡散す
る。拡散を抑えるためには熱処理の回叔を減らす必巽が
あり、低抵抗層は後の工程で形成される。したがって、
低抵抗層の下の絶縁層は厚く、低抵抗層の上の絶縁層は
博くなる。すなわち、ピントライン１１とヒユーズ２０
を同時に形成すれは、ヒユーズ２０の切…［が容易であ
り、また、切ＩＪＶ時の信頼性も向上する。
、ヒユーズ２０の上は絶縁膜１２および１９の２層であ
るので、レーザ光りは絶縁膜１９の表面および絶縁膜１
９と絶縁膜１２の界面で反射されるだけであり、また、
絶縁膜１９．１２内のレーザ光りの吸収も絶縁膜が２層
だけであるため従来の第２ポリシリフ／でヒユーズγ（
第３図）を形成した場合に比ベヒューズ２０の切断が容
易である。また、ヒユーズ２０とＰ型半Ｉｒｉ体基＆１
との間の絶縁膜が分離絶縁膜２．第１ゲート絶縁膜３．
第２ゲート絶縁膜５．絶縁膜９０４層であり、従来の第
２ポリシリコンでヒユーズ１を形成した場合に比べ厚く
、ヒユーズ２０の切断時の衝撃がＰ型半導体基板１に到
達しにくく、ヒユーズ′切断時の信頼性が向上する・ 一般Ｋ、ヒントライン１１は時定数を小さくするため低
抵抗の材料により形成される。そのため不純物の導入に
より低抵抗化した場合、熱処理によって不純物が拡散す
る。拡散を抑えるためには熱処理の回叔を減らす必巽が
あり、低抵抗層は後の工程で形成される。したがって、
低抵抗層の下の絶縁層は厚く、低抵抗層の上の絶縁層は
博くなる。すなわち、ピントライン１１とヒユーズ２０
を同時に形成すれは、ヒユーズ２０の切…［が容易であ
り、また、切ＩＪＶ時の信頼性も向上する。
なお、前記実施例ではヒユーズ２０にレーザ光りを照射
して切断するものを示したが、ヒユーズ２０に電流を流
して切断してもよＬ・。この場合にも、前記実施例の場
合と同様に、ヒユーズ２０の切断時の衝撃がＰ型半導体
基板１に到達することはない。
して切断するものを示したが、ヒユーズ２０に電流を流
して切断してもよＬ・。この場合にも、前記実施例の場
合と同様に、ヒユーズ２０の切断時の衝撃がＰ型半導体
基板１に到達することはない。
また、前記実施例ではピントライン１１が第３ポリシリ
コンで形成されたものを示したが、金属珪化吻やポリシ
リコンと金属珪化“吻の２屯層などの材料で形成しても
よい。
コンで形成されたものを示したが、金属珪化吻やポリシ
リコンと金属珪化“吻の２屯層などの材料で形成しても
よい。
さらに、前記実施例ではダイナミックＬＬＡ Ｍの場合
を示したが、スタティックＲＡ ＭやＲＯＭであっても
よい。
を示したが、スタティックＲＡ ＭやＲＯＭであっても
よい。
また、前記実施例ではＦ ト： ＴはＮチャンネルエン
ハンスメント形としたが、いくつかのＦｇＴはデプレッ
ション形であってもよい。また、ＦＥＴはＰチャンネル
やコンプリメンクリＭＩＳであってもよい。
ハンスメント形としたが、いくつかのＦｇＴはデプレッ
ション形であってもよい。また、ＦＥＴはＰチャンネル
やコンプリメンクリＭＩＳであってもよい。
以上のように、この発明はピントラインとヒユーズとを
同時に形成されるように千−■成したので、ヒユーズの
切断が容易になり、また、ヒユーズ切〜［蒔のイぎ頼性
が向上し、ひいては晶４０順性、晶歩留りの半導体メモ
９Ｈｄを実現することができる。
同時に形成されるように千−■成したので、ヒユーズの
切断が容易になり、また、ヒユーズ切〜［蒔のイぎ頼性
が向上し、ひいては晶４０順性、晶歩留りの半導体メモ
９Ｈｄを実現することができる。
第１図は従来のコラムデコーダの＃ｉ成を示ｊ等価回路
図、第２図（ａ） 、（ｂ）は第１図の各部の電圧波形
図、第３図は従来のメモリセルおよびヒユーズの断面図
、第４図は従来のヒユーズの・ト面図、ｂ’！ ５図は
この発明の一実施例のメモリセルおよびヒユーズのＩＵ
ｆ血図、第６図はこの発明の一実施例のヒユーズの平面
図である。 図中、１はＰ型半導体基板、４は電伸、６はゲート、１
１はピントライン、１６はワードライン、２０はヒユー
ズである。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第２図 （ａ） Ｎ’ Ｖｓｓ − ２Ｖｓｓ ｔｏ １１ ＋？ 量１ 手続補正力（自発） ↑、１゛許庁長宮殿 １、事件の表示 特願昭５８−２Ｑ８！３５８１′Ｊ２
、発明の名称 半・４体メモリ装置１：’ｉ３、補正を
する者 代表者片１１１仁八部 ５、補正の対象 １細書の発明の詳細な説明の欄および図面Ｑ、補正の内
容 （１）明細書第５頁１８行の「いる。」の次に下記を挿
入する。 ｒ Ｆ Ｅ Ｔ Ｑ ｔおよびＱ８のゲーｉ・には信号
φ１が接続され、ドレインは電源電圧Ｖｃｃに接続され
ている。」 （２）同じく第８頁５〜６行の「次に、コンタクール」
の個所を、「次に、絶縁膜１２を形成さらにコンタクト
ホール」と補正する。 （３）同じく第８頁６〜７行の「絶縁膜１２およめ込み
コンタクト１０を」を、「絶縁膜１２び９を」と補正す
る。 図面第３図を別紙のように補正する。 以」二 第３図
図、第２図（ａ） 、（ｂ）は第１図の各部の電圧波形
図、第３図は従来のメモリセルおよびヒユーズの断面図
、第４図は従来のヒユーズの・ト面図、ｂ’！ ５図は
この発明の一実施例のメモリセルおよびヒユーズのＩＵ
ｆ血図、第６図はこの発明の一実施例のヒユーズの平面
図である。 図中、１はＰ型半導体基板、４は電伸、６はゲート、１
１はピントライン、１６はワードライン、２０はヒユー
ズである。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第２図 （ａ） Ｎ’ Ｖｓｓ − ２Ｖｓｓ ｔｏ １１ ＋？ 量１ 手続補正力（自発） ↑、１゛許庁長宮殿 １、事件の表示 特願昭５８−２Ｑ８！３５８１′Ｊ２
、発明の名称 半・４体メモリ装置１：’ｉ３、補正を
する者 代表者片１１１仁八部 ５、補正の対象 １細書の発明の詳細な説明の欄および図面Ｑ、補正の内
容 （１）明細書第５頁１８行の「いる。」の次に下記を挿
入する。 ｒ Ｆ Ｅ Ｔ Ｑ ｔおよびＱ８のゲーｉ・には信号
φ１が接続され、ドレインは電源電圧Ｖｃｃに接続され
ている。」 （２）同じく第８頁５〜６行の「次に、コンタクール」
の個所を、「次に、絶縁膜１２を形成さらにコンタクト
ホール」と補正する。 （３）同じく第８頁６〜７行の「絶縁膜１２およめ込み
コンタクト１０を」を、「絶縁膜１２び９を」と補正す
る。 図面第３図を別紙のように補正する。 以」二 第３図
Claims (4)
- （１）半導体基板に形成されたビットラインおよびワー
ドラインと、これらに関連して形成されたメモリセルと
、前記メモリセル中の欠陥メモリセルを救済するための
予備メモリセルと、前記欠陥メモリセルを前記予備メモ
リセルで置換するためのプログラム素子とを包含する半
導体メモリ装置であって、前記プログラム素子を前記ビ
ットラインが形成された絶縁膜上に形成したことを特徴
とする半導体メモリ装置。 - （２） ピントラインとプログラム素子がポリシリコン
で形成されたことを特徴とする特許請求の範囲第ｆｉ１
項記載の半導体メモリ装置。 - （３） ピントラインとプログラム素子が金属珪化物で
形成されたことを特徴とする特許請求の範囲第＋１１項
記載の半導体メモリ装置。 - （４） メモリセルが容量素子とスイッチングＭＩＳＦ
ＥＴから構成され、前記容量素子の一電極は半導体基板
の所定領域上に形成された第１のポリシリコン層によっ
て構成され、前記スイッチングＭＩＳＦＥＴのゲート電
極はビットラインと前記容量素子との間の前記スイッチ
ングＭＩＳＦＨＴが形成されるべき半導体基板の所定領
域上に絶縁膜を介して形成された第２のポリシリコン層
によって構成され、さらに前記ビットラインおよびプロ
グラム素子は前記スイッチングＭＩＳＦＥＴを構成する
半導体基板内の半導体領域と同一導電型の不純物が導入
された第３のポリシリコン層によって構成されたことを
特徴とする特許請求の範囲第（１）項記載の半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206958A JPS6098665A (ja) | 1983-11-02 | 1983-11-02 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206958A JPS6098665A (ja) | 1983-11-02 | 1983-11-02 | 半導体メモリ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186651A Division JPH02146767A (ja) | 1989-07-19 | 1989-07-19 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6098665A true JPS6098665A (ja) | 1985-06-01 |
| JPH0578187B2 JPH0578187B2 (ja) | 1993-10-28 |
Family
ID=16531825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206958A Granted JPS6098665A (ja) | 1983-11-02 | 1983-11-02 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098665A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261154A (ja) * | 1984-06-08 | 1985-12-24 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置の製造方法 |
| JPH01169943A (ja) * | 1987-12-24 | 1989-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPH07130861A (ja) * | 1994-01-31 | 1995-05-19 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH07130860A (ja) * | 1994-01-31 | 1995-05-19 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5623451A (en) * | 1995-10-04 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6040614A (en) * | 1997-09-02 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including a capacitor and a fuse element |
| JP2002221443A (ja) * | 2001-01-29 | 2002-08-09 | Yamato Scale Co Ltd | 洗浄指示機能を具えた計量器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161361A (ja) * | 1982-03-18 | 1983-09-24 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1983
- 1983-11-02 JP JP58206958A patent/JPS6098665A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161361A (ja) * | 1982-03-18 | 1983-09-24 | Fujitsu Ltd | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH058579B2 (ja) * | 1984-06-08 | 1993-02-02 | Hitachi Maikon Shisutemu Kk | |
| JPH01169943A (ja) * | 1987-12-24 | 1989-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPH07130861A (ja) * | 1994-01-31 | 1995-05-19 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH07130860A (ja) * | 1994-01-31 | 1995-05-19 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5623451A (en) * | 1995-10-04 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6040614A (en) * | 1997-09-02 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including a capacitor and a fuse element |
| JP2002221443A (ja) * | 2001-01-29 | 2002-08-09 | Yamato Scale Co Ltd | 洗浄指示機能を具えた計量器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578187B2 (ja) | 1993-10-28 |
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