JPS6140141B2 - - Google Patents
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- JPS6140141B2 JPS6140141B2 JP9226079A JP9226079A JPS6140141B2 JP S6140141 B2 JPS6140141 B2 JP S6140141B2 JP 9226079 A JP9226079 A JP 9226079A JP 9226079 A JP9226079 A JP 9226079A JP S6140141 B2 JPS6140141 B2 JP S6140141B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
- H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体切換素子の構造に関し、特にレ
ーザ光の照射により非導通状態から導通状態に変
換し得る半導体切換素子に関する。
ーザ光の照射により非導通状態から導通状態に変
換し得る半導体切換素子に関する。
各種半導体装置の中には、使用者自身が必要と
する情報を書き込むことのできるPROM（Prog
ramable Read Only Memory）のごとく、半導
体装置内に設けられたメモリセルマトリツクス内
のワード線とビツト線との交点にまたがつて挿入
接続されたアルミニウム（Al）、ユクロム、多結
晶シリコン等よりなるヒユーズを切断する構成、
域いは該メモリセルマトリツクス内のワード線と
ビツト線にまたがつて互いに逆方向に接続された
一対のPN接合の一方を破壊する構成等により、
回路中の２点間を開放または導通させて記憶動作
を行う切換器を具備せしめたものがある。すなわ
ちかかる切換器は、上記PROMの場合は記憶（メ
モリ）セルの構成要素として用いられる。
する情報を書き込むことのできるPROM（Prog
ramable Read Only Memory）のごとく、半導
体装置内に設けられたメモリセルマトリツクス内
のワード線とビツト線との交点にまたがつて挿入
接続されたアルミニウム（Al）、ユクロム、多結
晶シリコン等よりなるヒユーズを切断する構成、
域いは該メモリセルマトリツクス内のワード線と
ビツト線にまたがつて互いに逆方向に接続された
一対のPN接合の一方を破壊する構成等により、
回路中の２点間を開放または導通させて記憶動作
を行う切換器を具備せしめたものがある。すなわ
ちかかる切換器は、上記PROMの場合は記憶（メ
モリ）セルの構成要素として用いられる。
一方これ以外に、例えば必要な情報を書換え可
能に蓄え、必要な時期にそれを読み出すことので
きるRAM（Random Access Memory）の素子製
造時においては、メモリセルをマトリツクス構成
に必要なビツト数以上に冗長して設けておき、正
規のメモリセルの試験の際不良のメモリセルがあ
つた時には、該不良メモリセルの含まれるライン
の機能を殺し、代りに冗長メモリセルを有するラ
インを接続する場合等にも用いられる。ここでは
切換器はスイツチ素子としてのみ使用される。
能に蓄え、必要な時期にそれを読み出すことので
きるRAM（Random Access Memory）の素子製
造時においては、メモリセルをマトリツクス構成
に必要なビツト数以上に冗長して設けておき、正
規のメモリセルの試験の際不良のメモリセルがあ
つた時には、該不良メモリセルの含まれるライン
の機能を殺し、代りに冗長メモリセルを有するラ
インを接続する場合等にも用いられる。ここでは
切換器はスイツチ素子としてのみ使用される。
このような切換器は、前者のPROMの場合には
メモリセルの構成要素として、また後者のRAM
等における不良部分の切換の場合には半導体装置
がますます大規模化する状況下では製造歩留を向
上させ、半導体装置の価格を引き下げる手段とし
て重要なものである。
メモリセルの構成要素として、また後者のRAM
等における不良部分の切換の場合には半導体装置
がますます大規模化する状況下では製造歩留を向
上させ、半導体装置の価格を引き下げる手段とし
て重要なものである。
しかし上記ヒユーズを切断する方法、及びPN
接合を破壊する方法のいずれも、半導体素子（チ
ツプ）内に半導体装置の主機能の動作には直接関
係のない切換場所選択のための付属回路を必要と
するので半導体素子（チツプ）の面積が大きくな
るという問題がある。
接合を破壊する方法のいずれも、半導体素子（チ
ツプ）内に半導体装置の主機能の動作には直接関
係のない切換場所選択のための付属回路を必要と
するので半導体素子（チツプ）の面積が大きくな
るという問題がある。
本発明の目的は上記問題点を除去して、素子
（チツプ）内に付属回路を要しない半導体切換素
子を提供することにある。
（チツプ）内に付属回路を要しない半導体切換素
子を提供することにある。
本発明の半導体切換素子の特徴は、半導体基板
表面の所定の領域にイオン注入法により所定の不
純物が注入された不純物導入層よりなり、該不純
物導入層がレーザ光の照射を受けて非導通状態か
ら導通状態に変換されるものであることにある。
表面の所定の領域にイオン注入法により所定の不
純物が注入された不純物導入層よりなり、該不純
物導入層がレーザ光の照射を受けて非導通状態か
ら導通状態に変換されるものであることにある。
以下本発明の半導体切換素子の実施例を図面を
用いて説明する。
用いて説明する。
第１図は本発明の第１の実施例を示す要部断面
図である。
図である。
同図ａに示すように、例えばＰ（Ｎ）型を有す
るシリコンSi基板１表面にフイールド酸化膜２に
より画定された切換素子形成領域３の表面をシリ
コン酸化膜等絶縁膜４で予め被覆しておく。該絶
縁膜４により前記シリコン基板１表面の他の領域
にトランジスタ等の素子（図示せず）を形成する
間前記切換素子形成領域３をマスクする。
るシリコンSi基板１表面にフイールド酸化膜２に
より画定された切換素子形成領域３の表面をシリ
コン酸化膜等絶縁膜４で予め被覆しておく。該絶
縁膜４により前記シリコン基板１表面の他の領域
にトランジスタ等の素子（図示せず）を形成する
間前記切換素子形成領域３をマスクする。
トランジスタ等の素子形成が終了したのち、同
図ｂに示すように前記シリコン酸化膜４を除去
し、多結晶シリコン層５及び５′を選択的に形成
する。該多結晶シリコン層５，５′はいずれも一
端がシリコン基板１の前記切換素子形成領域３表
面に被着し、他端はフイールド酸化膜２上に導出
され、所定の領域に接続される。該多結晶シリコ
ン層５，５′には、その成長処理中あるいは成長
処理後に砒素（As）域にはリン（Ｐ）等のＮ型
不純物（またはボロン(B)等のＰ型不純物）を添加
して導電性を付与する。
図ｂに示すように前記シリコン酸化膜４を除去
し、多結晶シリコン層５及び５′を選択的に形成
する。該多結晶シリコン層５，５′はいずれも一
端がシリコン基板１の前記切換素子形成領域３表
面に被着し、他端はフイールド酸化膜２上に導出
され、所定の領域に接続される。該多結晶シリコ
ン層５，５′には、その成長処理中あるいは成長
処理後に砒素（As）域にはリン（Ｐ）等のＮ型
不純物（またはボロン(B)等のＰ型不純物）を添加
して導電性を付与する。
次いで同図ｃに示すように切換素子形成領域３
を開口部とするホトレジスト膜６をマスクとし
て、イオン注入法により砒素（As）或いはリン
等のＮ型不純分（またはボロン等のＰ型不純物）
を、１×1015〔原子／cm2〕以上選択的に注入する
ことにより、不純物導入層７を形成する。しかる
後ホトレジスト膜６を除去する。
を開口部とするホトレジスト膜６をマスクとし
て、イオン注入法により砒素（As）或いはリン
等のＮ型不純分（またはボロン等のＰ型不純物）
を、１×1015〔原子／cm2〕以上選択的に注入する
ことにより、不純物導入層７を形成する。しかる
後ホトレジスト膜６を除去する。
以上により形成された不純物導入層７は注入さ
れた不純物イオンが活性化されていないため、非
常に高抵抗であつて、多結晶シリコン層５と５′
との間は電気的に開放状態である。
れた不純物イオンが活性化されていないため、非
常に高抵抗であつて、多結晶シリコン層５と５′
との間は電気的に開放状態である。
今何らかの必要により多結晶シリコン層５と
５′との間を導通させたい時には、同図(d)に示す
ようにレーザ光８を前記不純物導入層７に選択的
に照射する。すると、レーザエネルギを吸収して
前述の不純物導入層７中に注入された不純物が活
性化して、不純物導入層７はＮ型（またはＰ型）
の低抵抗層となり、また多結晶シリコン層５，
５′中のＮ型（またはＰ型）不純物が直下のシリ
コン基板内に拡散されて、多結晶シリコン層５，
５′直下の部分もＮ型（またはＰ型）層となり、
多結晶シリコン層５と５′との間は接続される。
５′との間を導通させたい時には、同図(d)に示す
ようにレーザ光８を前記不純物導入層７に選択的
に照射する。すると、レーザエネルギを吸収して
前述の不純物導入層７中に注入された不純物が活
性化して、不純物導入層７はＮ型（またはＰ型）
の低抵抗層となり、また多結晶シリコン層５，
５′中のＮ型（またはＰ型）不純物が直下のシリ
コン基板内に拡散されて、多結晶シリコン層５，
５′直下の部分もＮ型（またはＰ型）層となり、
多結晶シリコン層５と５′との間は接続される。
以上説明したごとく、上記第１の実施例に示す
イオン注入法により形成した不純物導入層は、レ
ーザ光照射により非導通状態から導通状態に変換
されるので、これを切換素子として用いることが
できる。
イオン注入法により形成した不純物導入層は、レ
ーザ光照射により非導通状態から導通状態に変換
されるので、これを切換素子として用いることが
できる。
上記第１の実施例では不純物導入層の両端に多
結晶シリコン層を被着せしめ、これを電極として
他の領域と接続した例を示したが、本発明は第２
図ａ及びｂに示す第２及び第３の実施例のごとく
変形することができる。
結晶シリコン層を被着せしめ、これを電極として
他の領域と接続した例を示したが、本発明は第２
図ａ及びｂに示す第２及び第３の実施例のごとく
変形することができる。
同図ａに示す例は、シリコン基板２１表面に形
成されたＮ型（またはＰ型）層２２と２２′との
間に、開口２３よりイオン注入法によりＮ型（ま
たはＰ型）不純物導入層２４を、両端をそれぞれ
前記Ｎ型（またはＰ型）層２２，２２′に接近さ
せて形成し、しかる後該開口２３′内へのレーザ
照射により、前記不純物を活性化し、Ｎ型（また
はＰ型）層２２と２２′との間を接続し得る如く
なした構成である。
成されたＮ型（またはＰ型）層２２と２２′との
間に、開口２３よりイオン注入法によりＮ型（ま
たはＰ型）不純物導入層２４を、両端をそれぞれ
前記Ｎ型（またはＰ型）層２２，２２′に接近さ
せて形成し、しかる後該開口２３′内へのレーザ
照射により、前記不純物を活性化し、Ｎ型（また
はＰ型）層２２と２２′との間を接続し得る如く
なした構成である。
本実施例においてＮ型（またはＰ型）層２２，
２２′はMOSFETのソースまたはドレイン領域
や、パイポーラトランジスタのエミツタ、ベー
ス、コレクタ等の領域、或いは拡散法により形成
された拡散抵抗や配線等のいずれであつてもよ
い。
２２′はMOSFETのソースまたはドレイン領域
や、パイポーラトランジスタのエミツタ、ベー
ス、コレクタ等の領域、或いは拡散法により形成
された拡散抵抗や配線等のいずれであつてもよ
い。
なお同図ａにおいて２５は、素子の保護膜或い
はイオン注入の際のマスク層となる二酸化シリコ
ン（SiO2）等よりなる絶縁膜を示す。
はイオン注入の際のマスク層となる二酸化シリコ
ン（SiO2）等よりなる絶縁膜を示す。
また同図ｂに示す第３の実施例は、前記実施例
と同様の不純物の選択的導入及びレーザ照射によ
り形成された不純物導入層２４の一端が多結晶シ
リコン層２６等の電極配線を介して他の領域と接
続され、他端が直接MOSFETのソースやドレイ
ン等の領域２２に接続された例である。なお２７
はフイールド絶縁膜である。
と同様の不純物の選択的導入及びレーザ照射によ
り形成された不純物導入層２４の一端が多結晶シ
リコン層２６等の電極配線を介して他の領域と接
続され、他端が直接MOSFETのソースやドレイ
ン等の領域２２に接続された例である。なお２７
はフイールド絶縁膜である。
次に上記切換素子を用いて構成した半導体装置
を第４の実施例として説明する。
を第４の実施例として説明する。
第３図ａ，ｂは本発明の切換素子を具備した、
レーザ光により情報を書き込むPROMを示す要部
回路構成図及び要部断面図である。
レーザ光により情報を書き込むPROMを示す要部
回路構成図及び要部断面図である。
同図ａはPROMのメモリセルマトリツクスの一
部を示すもので、ビツト線BL０，BL１，………
及びワード線WL0，WL1，………の交点に１個づ
つメモリセル３１，３１′，３１″………が接続さ
れ、該メモリセル３１，３１′，３１″………はそ
れぞれトランスミツシヨンゲートを構成する
MOS電界効果トランジスタ（FET）３２，３
２′，３２″………と該MOSFET３２，３２′，３
２″，………のソース３３，３３′，３３″，……
…とグラウンドライン（図示せず）間に接続され
た切換素子３４，３４′，３４″，………とから構
成されている。
部を示すもので、ビツト線BL０，BL１，………
及びワード線WL0，WL1，………の交点に１個づ
つメモリセル３１，３１′，３１″………が接続さ
れ、該メモリセル３１，３１′，３１″………はそ
れぞれトランスミツシヨンゲートを構成する
MOS電界効果トランジスタ（FET）３２，３
２′，３２″………と該MOSFET３２，３２′，３
２″，………のソース３３，３３′，３３″，……
…とグラウンドライン（図示せず）間に接続され
た切換素子３４，３４′，３４″，………とから構
成されている。
同図ｂは上記メモリセルのうちの１つ、例えば
メモリセル３１の要部断面図であつて、領域は
MOSFET３２部、領域は切換素子３４部であ
る。そして３５はMOFET３２のソース領域、３
６はイオン注入法により前記ソース領域３５と同
一導電型不純物が注入された不純物導入層で、一
端がソース領域３５と接し、他端表面には前記ソ
ース領域３５と同一導電型不純物が添加された多
結晶シリコン層３７が被着接続される。該多結晶
シリコン層３７はフイールド酸化膜２表面に導出
されてグラウンドライン（図示せず）に接続され
る。更に３８はMOSFETのドレイン領域、３
８′はビツト線BL0に接続されるドレイン電極、
３９は多結晶シリコン等から構成されるゲート電
極、３９′はワード線WL0に接続されるゲート引
出し電極である。
メモリセル３１の要部断面図であつて、領域は
MOSFET３２部、領域は切換素子３４部であ
る。そして３５はMOFET３２のソース領域、３
６はイオン注入法により前記ソース領域３５と同
一導電型不純物が注入された不純物導入層で、一
端がソース領域３５と接し、他端表面には前記ソ
ース領域３５と同一導電型不純物が添加された多
結晶シリコン層３７が被着接続される。該多結晶
シリコン層３７はフイールド酸化膜２表面に導出
されてグラウンドライン（図示せず）に接続され
る。更に３８はMOSFETのドレイン領域、３
８′はビツト線BL0に接続されるドレイン電極、
３９は多結晶シリコン等から構成されるゲート電
極、３９′はワード線WL0に接続されるゲート引
出し電極である。
このように構成されたメモリセル３１，３
１′，３２″………はすべて、MOSFETのソース
とグラウンドライン間が開放状態であるため、ビ
ツト線及びワード線に所定の電位を与えても
MOSFET３２，３２″，３２″………は動作せ
ず、全てのメモリセルは０（または１）を記憶し
ている状態にある。
１′，３２″………はすべて、MOSFETのソース
とグラウンドライン間が開放状態であるため、ビ
ツト線及びワード線に所定の電位を与えても
MOSFET３２，３２″，３２″………は動作せ
ず、全てのメモリセルは０（または１）を記憶し
ている状態にある。
しかし情報を書き込むべき場所例えばメモリセ
ル３１を選び、その不純物導入層３６にレーザ光
を照射すると、該不純物導入層３６は導電性が付
与され低抵抗層に変換される。このため
MOSFET３２のソース３５はグラウンドライン
に接続される。従つてビツト線３８′及びワード
線３９′に所定の電位を与えるとメモリセル３１
は導通状態を呈し、１（または０）を記憶する。
ル３１を選び、その不純物導入層３６にレーザ光
を照射すると、該不純物導入層３６は導電性が付
与され低抵抗層に変換される。このため
MOSFET３２のソース３５はグラウンドライン
に接続される。従つてビツト線３８′及びワード
線３９′に所定の電位を与えるとメモリセル３１
は導通状態を呈し、１（または０）を記憶する。
つまり本実施例に示すごとく半導体装置を構成
することにより、レーザ光照射により情報を書き
込むことのできるPROMを作ることができる。
することにより、レーザ光照射により情報を書き
込むことのできるPROMを作ることができる。
次に、半導体装置内の不良素子を、予め余分に
（冗長して）設けた素子と切換えることのできる
第５の実施例につき、MOS RAMを一例として
掲げ、第４図を用いて説明する。
（冗長して）設けた素子と切換えることのできる
第５の実施例につき、MOS RAMを一例として
掲げ、第４図を用いて説明する。
第４図ａは本実施例のMOS RAMの要部を示
すブロツク図、同図ｂ及び同図ａの細部を示す回
路構成図、同図ｄは本発明の切換素子を具備する
論理素子の要部断面図である。
すブロツク図、同図ｂ及び同図ａの細部を示す回
路構成図、同図ｄは本発明の切換素子を具備する
論理素子の要部断面図である。
同図ａにおいて、４１，４２はそれぞれメモリ
セルマトリツクス４３のワード線及びビツト線に
接続するＸデコーダ及びＹデコーダである。４
１′及び４３′はそれぞれ冗長デコーダ及び冗長メ
モリセルを示す。
セルマトリツクス４３のワード線及びビツト線に
接続するＸデコーダ及びＹデコーダである。４
１′及び４３′はそれぞれ冗長デコーダ及び冗長メ
モリセルを示す。
同図ｂは前記メモリセルマトリツクス４３内の
一つのワード線の一部と、該ワード線に接続
するデコーダ回路を示す。
一つのワード線の一部と、該ワード線に接続
するデコーダ回路を示す。
該デコーダは、前記Ｘデコーダ４１にアドレ
ス信号A0，A1，A2，………Anが与えられた時、
A0，A1，２，………，Anなる信号を受け取
り、該A0，A1，２………，Anがすべて０の
時、即ちA0，A1，A2，………，Anが（０、０、
１、………、０）の時にのみ前記ワード線を選
択するよう構成されている。
ス信号A0，A1，A2，………Anが与えられた時、
A0，A1，２，………，Anなる信号を受け取
り、該A0，A1，２………，Anがすべて０の
時、即ちA0，A1，A2，………，Anが（０、０、
１、………、０）の時にのみ前記ワード線を選
択するよう構成されている。
今前記ワード線に接続するメモリセルの中に
不良が存在する場合には、該ワード線の機能を
殺し前記第４図ａに示した冗長デコーダ４１′及
び冗長メモリセル４３′に置き換えてやればよ
い。
不良が存在する場合には、該ワード線の機能を
殺し前記第４図ａに示した冗長デコーダ４１′及
び冗長メモリセル４３′に置き換えてやればよ
い。
前記ワード線の機能を殺すには、如何なるア
ドレス信号が来ても該ワード線が選択されない
ようにする。それには該ワード線に接続するデ
コーダ回路に含まれる信号のうちの一つ、例え
ばA0を選び、その反転信号０により動作する
素子４４を前記デコーダ回路に予め付加してお
く。なお、BL0，BL1はビツト線である。そして
図示のごとく該素子４４のドレインと、各素子の
ドレインが接続する線４５との間に本発明の切換
素子４６を設けておき、該切換素子４６の不純物
導入層にレーザ光を照射して該切換素子４６を導
通状態とする。
ドレス信号が来ても該ワード線が選択されない
ようにする。それには該ワード線に接続するデ
コーダ回路に含まれる信号のうちの一つ、例え
ばA0を選び、その反転信号０により動作する
素子４４を前記デコーダ回路に予め付加してお
く。なお、BL0，BL1はビツト線である。そして
図示のごとく該素子４４のドレインと、各素子の
ドレインが接続する線４５との間に本発明の切換
素子４６を設けておき、該切換素子４６の不純物
導入層にレーザ光を照射して該切換素子４６を導
通状態とする。
このようにすることにより該デコーダ回路は
アドレス信号が如何なる組み合せであつても
A0，０のうち一方が必ず“Ｈ”（high）レベル
となるので、線４５は常に“Ｌ”（low）レベル
を保ち、ゲート信号ＶGGによつてゲートトランジ
スタQ1をオンとしても、トランジスタQ2はその
ゲートが“Ｌ”レベルであるためオン状態とはな
らない。すなわち前記ワード線は常に非選択状
態となり該ワード線の機能は殺されたことにな
る。
アドレス信号が如何なる組み合せであつても
A0，０のうち一方が必ず“Ｈ”（high）レベル
となるので、線４５は常に“Ｌ”（low）レベル
を保ち、ゲート信号ＶGGによつてゲートトランジ
スタQ1をオンとしても、トランジスタQ2はその
ゲートが“Ｌ”レベルであるためオン状態とはな
らない。すなわち前記ワード線は常に非選択状
態となり該ワード線の機能は殺されたことにな
る。
一方上記の機能を殺したワード線に代えて使用
される冗長ワード線を及びこれを制御するデコー
ダ回路は、第４図Ｃの如く冗長デコーダ４１′及
び冗長メモリセル４３′をもつて構成しておく。
される冗長ワード線を及びこれを制御するデコー
ダ回路は、第４図Ｃの如く冗長デコーダ４１′及
び冗長メモリセル４３′をもつて構成しておく。
即ち、冗長デコーダ回路４１′にあつては、ア
ドレス信号A0，A1，A2，………An及びその反転
信号０，１，２，………ｎにより動作す
る素子４７をすべて配設し、各素子４７のドレイ
ンと該ドレインが接続される線４５′との間に本
発明による切換素子４６，４６′，４６″，４６
，………を形成しておく。
ドレス信号A0，A1，A2，………An及びその反転
信号０，１，２，………ｎにより動作す
る素子４７をすべて配設し、各素子４７のドレイ
ンと該ドレインが接続される線４５′との間に本
発明による切換素子４６，４６′，４６″，４６
，………を形成しておく。
今、該冗長デコーダ回路４１′を前述の第４図
ｂに示したデコーダ回路Ｗと入れ換えるには、ア
ドレス信号A0，０，１，………An，ｎを
受ける複数の素子４７のうちアドレス信号A0，
A1，A2，………Anを受ける複数の素子４７に接
続された切換器をレーザ照射して導通状態とすれ
ばよい。
ｂに示したデコーダ回路Ｗと入れ換えるには、ア
ドレス信号A0，０，１，………An，ｎを
受ける複数の素子４７のうちアドレス信号A0，
A1，A2，………Anを受ける複数の素子４７に接
続された切換器をレーザ照射して導通状態とすれ
ばよい。
このようにすることにより前記第４図ｂに示し
たデコーダ回路と全く同じ機能のデコーダ回路が
でき上る。従つてアドレス信号A0，A1，A2，…
……，Anが０、０、１、………、０）の時に、
素子４７は全てオフ状態となり、線４５′は
“Ｈ”レベルとされる。したがつてゲート信号ＶG
ＧによつてゲートトランジスタQ′1をオンすれば、
トランジスタQ′2のゲートは“Ｈ”レベルとなり
該トランジスタQ′2はオン状態とされて冗長ワー
ド線４３′が選択される。該冗長ワード線４３′は
前述の不良ワード線と置き換ることになる。
たデコーダ回路と全く同じ機能のデコーダ回路が
でき上る。従つてアドレス信号A0，A1，A2，…
……，Anが０、０、１、………、０）の時に、
素子４７は全てオフ状態となり、線４５′は
“Ｈ”レベルとされる。したがつてゲート信号ＶG
ＧによつてゲートトランジスタQ′1をオンすれば、
トランジスタQ′2のゲートは“Ｈ”レベルとなり
該トランジスタQ′2はオン状態とされて冗長ワー
ド線４３′が選択される。該冗長ワード線４３′は
前述の不良ワード線と置き換ることになる。
次にメモリセルマトリツクス内に不良が存在し
ない場合には冗長ラインの機能を殺しておかねば
ならないので、その方法について説明する。
ない場合には冗長ラインの機能を殺しておかねば
ならないので、その方法について説明する。
それにはアドレス信号A0〜Anのうち１つとそ
れの反転信号、例えばA0と０を選び、該信号
A0と０により動作する素子に接続する切換素
子４６及び４６′をレーザ光で照射して導通状態
とする。
れの反転信号、例えばA0と０を選び、該信号
A0と０により動作する素子に接続する切換素
子４６及び４６′をレーザ光で照射して導通状態
とする。
このようにすることにより、アドレス信号が如
何なる組み合せであつてもA0及び０のうち一
方は必ず１となるので、前記冗長ワード線は常に
動作せず、機能を殺される。
何なる組み合せであつてもA0及び０のうち一
方は必ず１となるので、前記冗長ワード線は常に
動作せず、機能を殺される。
第４図ｄは前記同図ｂ及びｃに示した切換素子
４６及びそれが接続する論理素子の要部断面図で
ある。
４６及びそれが接続する論理素子の要部断面図で
ある。
これは構造的には前記第３図ｂに示した構造と
全く同じであつて、たゞソース領域とドレイン領
域が入れ換ること及び不純物導入層３６表面より
フイールド酸化膜２上に導出された多結晶シリコ
ンよりなる電極３７は前記第４図ｂ及びｃの線４
５，４５′に接続される等各電極の接続のみが異
なる。
全く同じであつて、たゞソース領域とドレイン領
域が入れ換ること及び不純物導入層３６表面より
フイールド酸化膜２上に導出された多結晶シリコ
ンよりなる電極３７は前記第４図ｂ及びｃの線４
５，４５′に接続される等各電極の接続のみが異
なる。
以上説明したごとく本実施例においてはメモリ
セルマトリツクス内たとえば不良素子が存在して
も予め設けられた冗長ラインと切換えることによ
り全く正常なRAM等半導体装置を作ることがで
きるので製造歩留の向上及び製造原価の低減に貢
献する所大である。
セルマトリツクス内たとえば不良素子が存在して
も予め設けられた冗長ラインと切換えることによ
り全く正常なRAM等半導体装置を作ることがで
きるので製造歩留の向上及び製造原価の低減に貢
献する所大である。
本発明は上記実施例に限定されることなく更に
種々変形して実施できる。
種々変形して実施できる。
例えば第５の実施例はMOSRAMを用いて説明
したが、MOS型に代りバイポーラ型であつて
も、RAMに代わりROMであつても、更には記憶
素子でなく論理素子に於ても本発明の切換素子を
用いることができる。
したが、MOS型に代りバイポーラ型であつて
も、RAMに代わりROMであつても、更には記憶
素子でなく論理素子に於ても本発明の切換素子を
用いることができる。
以上説明した本発明の切換素子は、半導体素子
（テツプ）内に切換場所（レーザ照射位置）選択
のための付属回路を必要としないので、従来のヒ
ユーズを切断する方法及びPN接合を破懐する方
法に比較して半導体素子（チツプ）の面積を小さ
くすることができ、有利である。
（テツプ）内に切換場所（レーザ照射位置）選択
のための付属回路を必要としないので、従来のヒ
ユーズを切断する方法及びPN接合を破懐する方
法に比較して半導体素子（チツプ）の面積を小さ
くすることができ、有利である。
第１図は本発明の切換素子の第１の実施例を工
程順に示す要部断面図、第２図は本発明の切換素
子の第２及び第３の実施例を示す要部断面図、第
３図及び第４図は本発明の切換素子を用いて構成
した半導体装置の要部回路図、ブロツクダイヤグ
ラム及び要部断面である。 １，２１……半導体基板、２，２７……フイー
ルド酸化膜、３，２３，３６……切換素子形成領
域、５，２６，３７……多結晶シリコン層、６…
…ホトレジスト膜、７，２４，３６……不純物導
入層、８……レーザ光、２２，３５，３８……ソ
ースまたはドレイン領域等不純物導入層と同一導
電型領域。BL0，BL1……ビツト線、WL0，WL1
……ワード線、３４，４６……切換素子、４１，
４２……デコーダ、４１′……冗長デコーダ、４
３……メモリセルマトリツクス、４３′……冗長
メモリセル。
程順に示す要部断面図、第２図は本発明の切換素
子の第２及び第３の実施例を示す要部断面図、第
３図及び第４図は本発明の切換素子を用いて構成
した半導体装置の要部回路図、ブロツクダイヤグ
ラム及び要部断面である。 １，２１……半導体基板、２，２７……フイー
ルド酸化膜、３，２３，３６……切換素子形成領
域、５，２６，３７……多結晶シリコン層、６…
…ホトレジスト膜、７，２４，３６……不純物導
入層、８……レーザ光、２２，３５，３８……ソ
ースまたはドレイン領域等不純物導入層と同一導
電型領域。BL0，BL1……ビツト線、WL0，WL1
……ワード線、３４，４６……切換素子、４１，
４２……デコーダ、４１′……冗長デコーダ、４
３……メモリセルマトリツクス、４３′……冗長
メモリセル。
Claims (1)
- １ 半導体基板表面の所定の領域にイオン注入法
により所定の不純物が注入された不純物導入層よ
りなり、該不純物導入層がレーザ光の照射を受け
て非導通状態から導通状態に変換されることを特
徴とする半導体切換素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226079A JPS5617059A (en) | 1979-07-20 | 1979-07-20 | Semiconductor switching element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226079A JPS5617059A (en) | 1979-07-20 | 1979-07-20 | Semiconductor switching element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5617059A JPS5617059A (en) | 1981-02-18 |
| JPS6140141B2 true JPS6140141B2 (ja) | 1986-09-08 |
Family
ID=14049430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9226079A Granted JPS5617059A (en) | 1979-07-20 | 1979-07-20 | Semiconductor switching element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5617059A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958839A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | 半導体装置 |
| JPS6015946A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | 集積回路 |
| JPS59229838A (ja) * | 1984-05-21 | 1984-12-24 | Hitachi Ltd | 半導体集積回路 |
| WO1992007380A1 (en) * | 1990-10-15 | 1992-04-30 | Seiko Epson Corporation | Semiconductor device having switching circuit to be switched by light and its fabrication process |
-
1979
- 1979-07-20 JP JP9226079A patent/JPS5617059A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5617059A (en) | 1981-02-18 |
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