JPH0729999A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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JPH0729999A
JPH0729999A JP5175360A JP17536093A JPH0729999A JP H0729999 A JPH0729999 A JP H0729999A JP 5175360 A JP5175360 A JP 5175360A JP 17536093 A JP17536093 A JP 17536093A JP H0729999 A JPH0729999 A JP H0729999A
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memory transistors
memory
electrode
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forming
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JP5175360A
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Hiroyasu Makihara
浩泰 牧原
Akira Okugaki
明 奥垣
Kenji Koda
憲次 香田
Masahide Kaneko
正秀 金子
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

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  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 マスクＲＯＭの製造プロセスにおいて、プロ
グラムの工程をできるだけ後にすることにより、メモリ
セルへ記憶させるべき情報をユーザーから受け取ってか
らその情報を記憶させた不揮発性半導体記憶装置をユー
ザーへ納入するまでの期間（ターンアラウンドタイムと
略す。）を短くする。 【構成】 ＮＡＮＤ型メモリセルをもつマスクＲＯＭの
プログラム法を、従来のように記憶せさるべき情報に応
じてメモリトランジスタ部にデプレッション注入を行う
代わりに、前記メモリトランジスタのソースとドレイン
とを導電層204 により短絡させメモリトランジスタに情
報を記憶させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、特にＭａｓｋ ＲＯＭ（Mask Programable
ROM）のメモリセルに関するものである。
【０００２】
【従来の技術】現在、Ｍａｓｋ ＲＯＭのプログラム方
法は主に、メモリトランジスタをデプレッション型電界
効果トランジスタ（以下ＦＥＴと略す）にするか、エン
ハンスメント型ＦＥＴにするかのどちらかにすることに
より‘０’か‘１’かをプログラムしている
【０００３】図９は、従来のＭａｓｋ ＲＯＭのＮＡＮ
Ｄ型メモリセルを示す回路図である。図において、901
〜903 はビット線、911 〜913 はワード線、ＱＥ１〜Ｑ
Ｅ５はエンハンスメント型ＦＥＴ、ＱＤ１〜ＱＤ４はデ
プレッション型ＦＥＴである。
【０００４】所定のメモリセルに記憶された‘０’か
‘１’かの情報を読みだすには、そのメモリセルに接続
されたワード線のみに０Ｖすなわちエンハンスメント型
ＦＥＴがオフするようなレベルを供給し、残りの２つの
ワード線にはＶＧすなわちエンハンスメント型ＦＥＴが
オンするような電圧を供給する。例えば、ビット線902
に接続されたＱＥ３に記憶された情報を読みだす場合、
ワード線911 が選択され、選択されたワード線911 に０
Ｖが印加される。しかし、ＱＥ３はエンハンスメント型
ＦＥＴであるためオンしない。一方、選択されないワー
ド線912 、913 にはＶＧが印加され、ＱＤ２，ＱＤ３が
オンする。したがって、ＱＥ３，ＱＤ２，ＱＤ３から成
る直流回路に電流パスが生じないためＱＥ３に記憶され
た情報‘１’がビット線902 に伝達される。
【０００５】また、ビット線902 に接続されたＱＤ３に
記憶された情報を読みだす場合、ワード線913 が選択さ
れ、選択されたワード線913 に０Ｖが印加される。とこ
ろでＱＤ３は、デプレッション型ＦＥＴであるためワー
ド線913 に印加された電圧によらず、常にオン状態であ
る。一方、選択されないワード線911, 912はＶＧが印加
され、ＱＥ３，ＱＤ２がオンする。したがって、ＱＥ
３，ＱＤ２，ＱＤ３から成る直流回路に電流パスが生じ
ＱＤ３に記憶された情報‘０’がビット線902 に伝達さ
れる。
【０００６】図１０は、図９に示した回路図をシリコン
基板上に形成した場合の平面図である。図１０におい
て、1001〜1003はビット線、1011〜1013はワード線、10
20はデプレッション注入領域を示す。
【０００７】図１１は、図１０に示すＥ−Ｆ部分の断面
図である。図１１において、1101は絶縁膜、1102はＮ＋
拡散領域、1103はＰ型基板、1020はデプレッション注入
領域である。このデプレッション注入領域1020はワード
線1011〜1013形成前にイオン注入法などにより形成され
る。
【０００８】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されているので、不揮発性
半導体記憶装置作成の初期の工程であるメモリトランジ
スタのゲート電極形成前の工程において、メモリセルへ
情報を記憶させなければならず、このメモリセルへ記憶
させるべき情報をユーザーから受け取ってからその情報
を記憶させた不揮発性半導体記憶装置をユーザーへ納入
するまでの期間（以下、ターンアラウンドタイムと略
す。）が長いという問題があった。
【０００９】この発明は、上記のような問題点を解決す
るためになされたもので、ターンアラウンドタイムを短
くできる不揮発性半導体記憶装置を得ることを目的と
し、更にこの装置に適した製造方法を得ることを目的と
する。
【００１０】
【課題を解決するための手段】第１の発明は記憶させる
べき情報に応じて選択的にメモリトランジスタの上方に
メモリトランジスタの第一の電極と第二の電極とを接続
する接続手段を設けた。第２の発明は、記憶させるべき
情報に応じて選択的にメモリトランジスタの第一の電極
と第二の電極とを接続する第一導電型半導体配線に第二
導電型不純物領域を形成するようにした。
【００１１】
【作用】第一の発明における不揮発性半導体記憶装置
は、メモリトランジスタの第一の電極とメモリトランジ
スタの第二の電極とを選択的に接続する接続手段により
メモリトランジスタ部に情報を記憶する。この接続手段
を形成する工程は、メモリトランジスタのゲート電極形
成工程よりも後で作ることができるので、ユーザーより
受け取った記憶情報に応じてメモリトランジスタ部に情
報を記憶させる工程からこの不揮発性半導体記憶装置を
ユーザーへ納入するまでの期間を短縮することができ
る。
【００１２】第二の発明における不揮発性半導体記憶装
置は、メモリトランジスタの第一の電極とメモリトラン
ジスタの第二の電極との間に設けられた第一導電型半導
体配線に、選択的に第二導電型不純物領域を設けること
により、メモリトランジスタ部に情報を記憶する。この
第二導電型不純物領域を形成する工程はメモリトランジ
スタのゲート電極形成工程よりも後で作ることができる
ので、ユーザーより受け取った記憶情報に応じてメモリ
トランジスタ部に情報を記憶させる工程からこの不揮発
性半導体記憶装置をユーザーへ納入するまでの期間を短
縮することができる。
【００１３】
【実施例】
実施例１．以下この発明の第一の実施例を第１図〜３図
を用いて説明する。第図１は、Ｍａｓｋ ＲＯＭのＮＡ
ＮＤ型メモリセルを示す回路図である。第１図におい
て、BL1 、BL2 はビット線、SG1 、SG2 は選択線、WL1
〜WL3 はワード線、ME1 〜ME10はエンハンスメント型Ｆ
ＥＴよりなるメモリトランジスタ、MD1 〜MD2 はデプレ
ッション型ＦＥＴよりなるメモリトランジスタ、QE1 〜
QE4 はそのゲートが選択線SG1 またはSG2 に接続された
エンハンスメント型ＦＥＴ、QD1 〜QD4 はそのゲートが
選択線SG1 またはSG2 に接続されたデプレッション型Ｆ
ＥＴである。
【００１４】例えば、メモリトランジスタMD1 に記憶さ
れた情報を読みだすには、WL2 、SG2 を０Ｖに、WL1 、
WL3 、SG1 をＶＧ（すなわちエンハンスメント型ＦＥＴ
がオンするような電圧）にする。この場合メモリトラン
ジスタMD1 がデプレッション型ＦＥＴであるため、ビッ
ト線BL1 と接地線が接続され、情報”０”がビット線BL
1 に読みだされる。
【００１５】第２図は、図１に示した回路図をシリコン
基板上に形成した場合の平面図である。図２において、
201 〜205 はトランジスタのソース電極とドレイン電極
を短絡するためのポリシリコン、金属シリサイドあるい
は金属よりなる配線である。
【００１６】第３図は、図２に示したＡ−Ｂ方向の断面
図である。第３図において、303 はＰ型半導体基板、30
4 〜309 はＮ型不純物層よりなるトランジスタのソース
あるいはドレイン領域、201 、204 はトランジスタのソ
ースとドレインを接続するための接続手段である。
【００１７】次にこの発明の第二の実施例を第４図〜５
図を用いて説明する。第４図は、図１に示した回路図を
シリコン基板上に形成した場合の平面図である。図４に
おいては、400 はメモリトランジスタのゲート電極の上
方に形成された半導体配線、410 は前記半導体配線とト
ランジスタのソース電極またはドレイン電極とを接続す
るためのコンタクトホール、421 〜430 は所定のトラン
ジスタのソース電極とドレイン電極を短絡させないため
の前記半導体配線に設けられた不純物領域である。前記
不純物領域の導電型と前記半導体配線の導電型とは異な
る。
【００１８】第５図は、図４に示したＣ−Ｄ方向の断面
図である。
【００１９】次にこの発明の第一の実施例の製造方法を
第６図〜７図を用いて説明する。 第６図（ａ）：半導体基板600 上にフィールド酸化膜60
1 を形成する。 第６図（ｂ）：ゲート酸化膜形成後、ゲート電極602 を
形成する。 第６図（ｃ）：トランジスタのソース及びドレイン領域
603 を形成する。 第６図（ｄ）：層間絶縁膜604 を形成する。 第７図（ａ）：コンタクトホール701 を形成する。 第７図（ｂ）：Poly-Si あるいはＡｌなどの導電層702
を形成する。 第７図（ｃ）：所定のトランジスタのソース及びドレイ
ンのみを短絡し、その他のトランジスタのソース及びド
レインは切り離すよう導電層702 をエッチングする。 第７図（ｄ）：層間絶縁膜703 を形成する。
【００２０】次にこの発明の第二の実施例の製造方法を
第６及び８図を用いて説明する。 第６図（ａ）：半導体基板600 上にフィールド酸化膜60
1 を形成する。 第６図（ｂ）：ゲート酸化膜形成後、ゲート電極602 を
形成する。 第６図（ｃ）：トランジスタのソース及びドレイン領域
603 を形成する。 第６図（ｄ）：層間絶縁膜604 を形成する。 第８図（ａ）：コンタクトホール701 を形成する。 第８図（ｂ）：Poly-Si などの半導体層801 を形成し、
隣接されたビット線に接続されたトランジスタのソース
どうしあるいはドレインどうしとが短絡しないよう半導
体層801 をエッチングする。 第８図（ｃ）：記憶させるべき情報に応じ、所定のトラ
ンジスタのソース及びドレインのみを短絡しその他のト
ランジスタのソース及びドレインは切り離すよう、半導
体層801 と異なる導電型の不純物領域802 をイオン注入
等により形成する。 第８図（ｄ）：層間絶縁膜703 を形成する。
【００２１】
【発明の効果】以上のようにこの第一の発明によれば、
記憶させるべき情報に応じて選択的にメモリトランジス
タの上方にメモリトランジスタの第一の電極と第二の電
極とを接続する接続手段を設けるように構成したので、
ターンアラウンドタイムを短くできる不揮発性半導体記
憶装置を得ることができる。
【００２２】この第二の発明によれば、記憶させるべき
情報に応じて選択的にメモリトランジスタの第一の電極
と第二の電極とを接続する第一導電型半導体配線に第二
導電型不純物領域を形成するように構成したので、ター
ンアラウンドタイムを短くできる不揮発性半導体記憶装
置を得ることができる。
【図面の簡単な説明】
【図１】この発明の第一の実施例を示す回路図である。
【図２】この発明の第一の実施例を示す平面図である。
【図３】この発明の第一の実施例を示す断面図である。
【図４】この発明の第二の実施例を示す平面図である。
【図５】この発明の第二の実施例を示す断面図である。
【図６】この発明の第一の実施例の製造フローを示す図
である。
【図７】この発明の第一の実施例の製造フローを示す図
である。
【図８】この発明の第二の実施例の製造フローを示す図
である。
【図９】従来の実施例を示す回路図である。
【図１０】従来の実施例を示す平面図である。
【図１１】従来の実施例を示す断面図である。
【符号の説明】
201 配線 202 配線 203 配線 204 配線 205 配線 303 Ｐ型半導体基板 304 ドレイン領域 305 ドレイン領域 306 ドレイン領域 307 ドレイン領域 308 ドレイン領域 309 ドレイン領域 400 半導体配線 410 コンタクトホール 421 不純物領域 422 不純物領域 423 不純物領域 424 不純物領域 425 不純物領域 426 不純物領域 427 不純物領域 428 不純物領域 429 不純物領域 430 不純物領域 600 半導体基板 601 フィールド酸化膜 602 ゲート電極 603 ソース及びドレイン領域 604 層間絶縁膜 701 コンタクトホール 702 導電層 703 層間絶縁膜 801 半導体層 802 不純物領域
フロントページの続き (72)発明者 金子 正秀 伊丹市瑞原４丁目１番地 三菱電機株式会 社北伊丹製作所内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリトランジスタと、前記複数
    のメモリトランジスタのゲート電極に接続されるワード
    線と、前記複数のメモリトランジスタの第一の電極に接
    続されるビット線と、前記複数のメモリトランジスタの
    ゲート電極上方に形成され前記複数のメモリトランジス
    タの第一の電極と前記複数のメモリトランジスタの第二
    の電極とを記憶されるべき情報に応じて選択的にそれぞ
    れ接続するための接続手段とを備えたことを特徴とする
    不揮発性半導体記憶装置。
  2. 【請求項２】 複数のメモリトランジスタと、前記複数
    のメモリトランジスタのゲート電極に接続されるワード
    線と、前記複数のメモリトランジスタの第一の電極に接
    続されるビット線と、前記複数のメモリトランジスタの
    ゲート電極上方に形成され前記複数のメモリトランジス
    タの第一の電極と前記複数のメモリトランジスタの第二
    の電極とを接続するための第一導電型半導体配線と、記
    憶されるべき情報に応じて選択的に前記第一導電型半導
    体配線に第二導電型不純物領域を設けたことを特徴とす
    る不揮発性半導体記憶装置。
  3. 【請求項３】 複数のメモリトランジスタのゲート電極
    を形成する第一の工程と、前記複数のメモリトランジス
    タのソース及びドレイン領域を形成する第二の工程と、
    前記第一の工程以後に前記複数のメモリトランジスタの
    ソース領域と前記複数のメモリトランジスタのドレイン
    領域をとを記憶させるべき情報に応じて選択的に接続す
    るための配線を形成する第三の工程とを備えた不揮発性
    半導体記憶装置の製造方法。
  4. 【請求項４】 複数のメモリトランジスタのゲート電極
    を形成する第一の工程と、前記複数のメモリトランジス
    タのソース及びドレイン領域を形成する第二の工程と、
    前記第一の工程以後に前記複数のメモリトランジスタの
    ソース領域と前記複数のメモリトランジスタのドレイン
    領域をとを接続するための第一導電型半導体配線を形成
    する第三の工程と、記憶させるべき情報に応じて選択的
    に前記第一導電型半導体配線に第二導電型不純物領域を
    形成する第四の工程とを備えた不揮発性半導体記憶装置
    の製造方法。
JP5175360A 1993-07-15 1993-07-15 不揮発性半導体記憶装置およびその製造方法 Pending JPH0729999A (ja)

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