JP2001509935A - ２トランジスタフラッシュｅｐｒｏｍセル - Google Patents

Abstract

(57)【要約】 高速高濃度ＰＬＤアプリケーションのための２トランジスタ・フラッシュＥＰＲＯＭセルが与えられる。この２トランジスタ・セルは、アクセストランジスタに直列に接続された記憶トランジスタを含んでいる。その記憶トランジスタは、オーバーイレーズと突き抜け現象との両方に付随する問題を防止し、ゲート長をスケーリングして５Ｖセル・プログラミングを実行可能とする。

Description

【発明の詳細な説明】 ２トランジスタフラッシュＥＰＲＯＭセル発明の背景 技術分野 本発明はプログラム可能な論理メモリセルに関し、特に、読み取りサイクルとプ ログラムサイクルに於ける、過剰消去に関連した問題を解決するメモリセルに関 する。関係する技術 電気的消去プログラム可能な読み取り専用メモリ（EEPROM）セルはこの技術分 野において公知のものである。第一図に於いて、EEPROMセル１００はアクセスト ランジスタ１０１と記憶トランジスタ１０２を有しており、この記憶トランジス タ１０２は、コントロールゲート１０４から絶縁されてはいるが容量的に結合し た浮遊ゲート１０３を有している。記憶トランジスタ１０２は、ドレインＤから 薄膜酸化領域１０５を経由し、浮遊ゲート１０３へと向かうファウラー・ノルド ハイム（Fowler-Nordeheim）トンネル電子によってプログラムされる。 EEPROMセル１００を繰り返しプログラムすることにより薄膜酸化領域に電子が 幾分か捕獲され、消去後、より高い負のしきい値電圧をもたらすことになる。こ のようにして、EEPROMセル１００に捕獲された電子は、最終的にセルを作動不能 にしてしまう。 フラッシュメモリセルもこの技術分野に於いては、公知のものであるが、図２ は分割したゲート構造を有するフラッシュメモリセル２００を示している。この セルに於いて、アクセストランジスタ２０２と記憶トランジスタ２０１は併合さ れて、この両トランジスタに共有されるチャンネル領域２１０を有する単一デイ バイスとなっている。フラッシュメモリセル２００は、基板から浮遊ゲート２０ ３へと注入されるホットエレクトロンによってプログラムされ、浮遊ゲート２０ ３から、薄膜酸化領域２０５を介し、ドレインＤへと流れるファウラー・ノルド ハイムトンネル電子によって消却される。フラシュメモリセル２００は、EEPROM １００の負のしきい値電圧の問題を解決する。具体的には、もし、記憶トラン ジスタ２０１の消却しきい電圧が負になった場合は、コントロールゲート２０４ に零（０）ボルトをかけることにより記憶トランジスタ２０１をターンオンでき る。しかしながらアクセストランジスタ２０２が記憶トランジスタ２０１と直列 に形成されているため、メモリセル２００は約１ボルトのしきい値 電圧を持つことになり、ディバイスとしてターンオンしない。残念ながら、チャ ンネル長２１０はエッチング中に自己整合しないので、セルによってこの長さは 変化する。この変化がプログラムに要する時間を増加させるばかりでなく、パン チスルー（ドレイン−ソース間の電圧が非常に高く、これによってゲートのドレ イン電流に対する、コントロールが失われてしまう）の可能性も増加させる。 １９９４年７月１２日発行のグプタその他(Gupta et al.)による米国特許５， ３２９，４８７には、図３Ａ及び図３Ｂに示すような、一般的な浮遊ゲートトラ ンジスタ３０２と併合トランジスタ３０４を含む従来のフラッシュメモリセル３ ００が開示されている。併合(merged)トランジスタ３０４は、NMOSトランジスタ と直列の浮遊ケートトランジスタと解釈することができる。ここでは、NMOSトラ ンジスタのセル選択用ゲート３１２の一つの縁部が浮遊ゲートトランジスタの浮 遊ゲート３１１と整合している。セル選択用ゲート３１２と浮遊ゲート３１１の 結合比が浮遊ゲート３１１に移動する電荷の量を決める。そのため、メモリセル ごとに整合状態が変化するので、結合比もまた思わしくない変化をし、それによ って、ＰＬＤの性能に、悪影響を及ぼす。 更に、グプタその他による特許では、アクセストランジスタ３１２と記憶用３ １１に共有のソースライン３１４を設けているが、それによってPLD(プログラム 可能なロジックディバイス)の速度が遅くなってしまう。すなわち、PLDの論理演 算中は、そのPLDに設けられた論理機能によってはメモリアレイの中のどのワー ドライン（WL）もハイとなる可能性がある。よって論理的にどのメモリセル３０ ０も同時に導通状態におかれることになる。メモリセル３００の状態をそれに対 応するビットライン（読み取りライン）を介して検知するセンスアンプ（図示せ ず）は、一列中のたった１個のメモリセルかあるいは全てのメモリセルによって 引き下ろされる可能性がある。 たったひとつしかメモリセルが導通状態にないときさえも、センスアンプの応 答を速くするためにはセンスアンプの感度が非常に高くなければならない。例え ばビットラインの電圧降下がおよそ５０ｍＶというような値を検知できなければ ならない。導通状態にあるメモリセルが一つのときは最大の電圧投下量は１００ ｍＶである。その反対の極端な例として、全てのメモリセルが導通している場合 は、ビットライン上の電圧降下はもっと顕著になる。よって、次の論理状態サイ クルには検知できるようにビットラインが復帰してもとの状態に戻るまでの時間 は、読み出し演算中に導通しているメモリセルの数に強く依存し、またそのＰＬ Ｄの速度は 最長の復帰時間によって制限を受ける。 それゆえ、メモリセル３００は高速ＰＬＤに要求される速度と柔軟性を達成でき ない。 以上の理由から、従来技術の過剰消却の問題を解消し、その一方で高速のＰＬ Ｄ機能を提供するメモリセルが要求される。発明の概要 本発明により、高速、高密度ＰＬＤアプリケーション用の２−トランジスタフ ラッシュセルを提供するものである。２−トランジスタセルは、ゲートを有する アクセストランジスタに直列につながれた、浮遊ゲートとコントロールゲートを 有する記憶トランジスタを含んでいる。アクセストランジスタは記憶トランジス タの過剰消去、パンチスルー両者に関連する従来技術の問題を解消し、５Ｖでの セルプログラムを実現できる記憶トランジスタのゲート長のスケーリングを可能 とし、高速ＰＬＤ性能を保証するものである。 本発明の一実施例によれば、記憶トランジスタのドレイン(アクセストランジ スタのソース)が高濃度基板ドーピングによって形成される。このドーピングは 記憶トランジスタのチャンネル領域の電界を強化し、それによってプログラム中 に浮遊ゲートへと移動する伝導電子を激的に加速する。記憶トランジスタのソー スもまた高濃度基板ドーピングによって形成され、ジャンクションの絶縁破壊を 増加させ、これにより消却中の浮遊ゲートからの伝導電子の移動を著しく加速す る。こうして、消却動作中は記憶トランジスタのしきい値電圧が負となるような 程度まで消却がお行なわれる。これにより、記憶トランジスタはそのゲートによ ってターンオフできなくなる。しかしながら、アクセストランジスタによって過 剰消却がセルの機能に及ぼす影響が防止される。具体的に言えば、アクセトラン ジスタは浮遊ゲートの状態によってコントロールされず、アクセストランジスタ のしきい値電圧は一定の値をとる。そのため、本発明によるアクセストランジス タは従来技術の過剰消却の問題を解消する。 本発明によれば、フラッシュメモリセルのメモリアレイは、そのアクセストラ ンジスタのドレインが金属のドレインライン（ドレインビットライン）に結合す るように構成され、その一方、その記憶トランジスタのソースが金属ソースライ ン（ソースのビットライン）に結合するように構成されている。 この構成によればドレインのビットライン上の電圧を受けるセンスアンプは、 ソースのビットラインにたいしてフィードバック電圧を生成し、それにより、読 み取り動作中にソースビッ トライン上の電圧を上昇させる。このようにして、ドレインのビットライン上の 電圧降下が減速される。よって、本発明によれば、従来のメモリセルアレイに比 較して、次の論理状態サイクル中に検知を行なえるようにビットラインが元の状 態に復帰する時間を著しく低減することができる。 本発明によるフラッシュメモリセルの製造は次のステップを含む。まずトンネ ル酸化層を基板上に成長させる。第一導電層、例えばポリシリコン層をトンネル 酸化層上に堆積しパターン化する。次に、第一酸化層をポリシリコン上に成長さ せる。次にこの第一酸化層は、第一導電層に接する第一酸化層の部分を除いて除 去される。第一酸化層を除去するステップにより露出された基板部分に第二酸化 層を形成する。次に第二導電層、例えばポリシリコンあるいはポリサイド層を堆 積パターン化し、記憶トランジスタのコントロールゲートとアクセストランジス タのゲートを形成する。酸化層と第一ポリシコン層はエッチングされ、エッチン グされた第一ポリシリコン層は記憶トランジスタの浮遊ケートを形成する。コン トロールゲートと浮遊ゲートは自己整合するので、従来のメモリセルのような製 造によるばらつきを解消することができる。 上述したように、記憶トランジスタのソース領域とドレイン領域はともに高濃 度でドープされている。一実施例に於いて、このソース領域は、第一Ｎ型イオン 注入、例えばリン（Phosphorus）イオン注入と、第二Ｎ型イオン注入、例えばヒ 素（Arsenic）イオン注入によって形成される。この実施例に於けるドレイン領 域は、第一Ｐ型イオン注入、例えばボロン（Boron）インオ注入、と第二Ｎ型イ オン注入、たとえば、ヒ素イオン注入によって形成される。図面の簡単な説明 第１図は従来のEEPROMセルの断面を示す。 第２図は従来のフラッシュメモリセルの断面を示す。 第3A図は従来の併合（Merged）型トランジスタの断面を示す。 第3B図は二つの従来のフラッシュメモリセルを示す、それぞれが第３Ａ図に示し た併合型トランジスタを含む。 第４図は、本発明によるフラッシュメモリセルの概略図。 第５図は、第４図に示したフラッシュメモリセルの断面図。 第６図は、本発明によるフラッシュメモリセルアレイの概略図 第７図は、本発明によるフラッシュメモリセルのレイアウト図を示す。 第８Ａ図から第８Ｇ図までは本発明によるフラッシュメモリセルの製造ステップ を示す。 第９図は、本発明によるフラッシュメモリセルの他の実施例を示す。図面の詳細な説明 第４図は、本発明によるフラッシュメモリセル４００の概略図を示す。フラッ シュメモリセル４００は、アクセストランジスタ４０１と記憶トランジスタ４０ ２を有している。アクセストランジスタ４０１はゲート４０１Ａを有し、記憶ト ランジスタは、浮遊ゲート４０３とコントロールゲート４０４を有している。こ の実施例に於いて、アクセストランジスタ４０１，すなわちＮ─チャンネルMOSF ETは約0.7ボルトのしきい値電圧を有している。 メモリセル４００をプログラムにするには、正のプログラム用高電圧Ｖｐｐ、 例えば１２ボルト、をアクセストランジスタ４０１のゲート４０１Ａと記憶トラ ンジスタ４０２のコントロールゲート４０４に印加し、同時に記憶トランジスタ ４０２のソース４０８を接地電圧Ｖｓｓに保持し、アクセストランジスタ４０１ のドレイン４０６に正のプログラム用パルスを印加することで達成される。例え ば、約５ボルトのプログラム用パルスを、１００マイクロ秒印加する。第５図に 於いて、記憶トランジスタ４０２のドレイン４０７（アクセストランジスタ４０ １のソースでもある）は、基板の高濃度ドーピング５１０によって形成される（ 第８Ｆ図に於いて、詳細な説明を行なう。）このドレインイオン注入は、ドレイ ン４０７に近いチャンネル領域５１１の部分の電界を強化する。これによって伝 導電子を加速し、薄い酸化層を通過し浮遊ゲート４０３へと移動する、電位エネ ルギ障壁を克服するに充分なほど活発な、高エネルギ電子の分布を生成する（例 えばホットエロクトロン注入）。このドレインを高濃度にドープするイオン注入 によって、プログラムの速度が一桁増加する。記憶用トランジスタ４０２の幅が ０.５から１.５μｍであるのに比較して、アクセストランジスタ４０１の幅は典 型的に、２.０から５.０μｍであるので、アスセストランジスタ４０１は、印加 されたドレインのパルス電圧の微小部分を使う。 メモリセル４００の消去は、記憶トランジスタ４０２のソース４０８に正の高 電圧Ｖｐｐを 印加し、その一方で、コントロールゲート４０４を接地電圧Ｖｓｓに保持するこ とによって達成される。薄膜酸化層４０５（第５図）に高電界が生成され、それ により浮遊ケート４０３に集まった電子が電位エネルギ障壁を克服し薄膜酸化層 ４０５を抜けて（例えば、ファウラー・ノルドハイムトンネルによって）記憶ト ランジスタ４０２のソース４０８へと移動する。消去中は、ゲート４０１Ａは接 地され、ドレイン４０６は浮遊状態に保たれている。 記憶トランジスタ４０２のソース４０８はまた基板の高濃度ドーピング５１２ により形成される（第８Ｅ図に於いて詳細説明を行う）。この基板の高濃度ドー ピングは、ジャンクションの絶縁破壊を増加させ、これによって消去中に浮遊ゲ ートからの伝導電子の移動を著しく加速する。このようにして、消去動作中に記 憶トランジスタ４０２はそのしきい値電圧が負となる程度まで消去がすすむ。こ のため、記憶トランジスタ４０２はコントロールゲート４０４によってターンオ フできない。しかしながらアクセストランジスタ４０１は、この過剰消去がセル の作動に影響を与えることを防止する。具体的に言えば、アクセストランジスタ ４０１は浮遊ゲートの状態によってコントロールされることがないので、アクセ ストランジスタの４０１のしきい値電圧は約0.7ボルトに維持される。 第６図はメモリセル400A−400Dを含むメモリアレイ６００の概略図を示す。そ れぞれのメモリセルはメモリセル４００（第５図）と同一である。アクセストラ ンジスタ４０１のドレイン４０６（セル４００Ａと４００Ｂの）は金属のドレイ ンビットライン６３１に結合されており、記憶トランジスタ４０２のソース（セ ル４００Ａと４００Ｂの）は金属ソースビットライン６３０に結合されている。 セル４００Ａと４００Ｄのアクセストランジスタ４０１のゲート４０１Ａはワー ドライン５２０に結合されており、セル４００Ａと４００Ｄのコントロールゲー ト４０４はコントロールライン５２１に結合されている。 第６図に於いてセル４００，例えばセル４００Ａ、の読み出しを行うには、ワ ードライン５２０を介してゲート４０１Ａ，コントロールライン５２１を介して コントロールゲート４０４にそれぞれ標準電圧Ｖｃｃ（一般的には５ボルト）を 印加し、それと同時にドレインのビットライン６３１につながれた従来のセンス アンプ（図示せず）によってセル４００Ａを流れる読み出し電流を検知すること によって達成することができる。もしセル４００Ａが消去された場合（すなわち 、浮遊ゲート４０３の電荷がゼロあるいは総体的に正となっている状態）、トラ ンジスタ４０１と４０２は両方ともターンオンされ、センスアンプによって検知 することのできる電流が流れる。もし、セル４００Ａがプログラムされる場合（ すなわち、浮遊ゲート４ ０２が総体的に負の電荷をもっている場合）は、記憶トランジスタ４０２のしき い値電圧が供給電圧Ｖｃｃをうわまわるまで上昇し、それによってセル４００Ａ 中に電流が流れるのを防ぐ。 この構成によって、ドレインのビットラインの電圧を受けるセンスアンプはソ ースのビットライン６３０へのフィードバック電圧を発生する、それによって、 読み取り作動中のソースのビットライン６３０上の電圧を増加させる。このよう にして、ドレインのビットライン６３１の電圧降下が減速される。そのため、本 発明によれば従来のメモリセルアレイに比較して、次の論理状態サイクル中に検 知が行えるようビットラインがもとの状態に復帰する時間が著しく減少する。 記憶トランジスタ４０２をスケーリングする上で主な制限となるのは、パンチ スルーに対する要求である。ドレイン４０７と浮遊ゲート４０３の容量接合によ り、記憶トランジスタ４０２は典型的にドレイン４０７との結合によってターン オンする。この容量接合はチャンネル長５１１（第５図）のスケーラビリテイを 制限し、それによって５Ｖプログラミング性能に要するプログラミングスピード が向上しないよう制限してしまう。具体的には、ドレイン４０７から浮遊グート ４０３への容量接合は、記憶トランジスタ４０２のパンチスルーに対する許容度 を悪化させ、そのため記憶トランジスタ４０２のドレイン電圧を扱う能力を制限 してしまう。フリンジング容量、すなわち平行面容量以外の容量、の強い効果に よって容量接合の効果は記憶トランジスタ４０２のゲートライン幅には比例しな い。したがって、このドレイン接合の効果は構造が小さくなるほど支配的になり 、アクセスゲートのない従来のEEPROMやフラッシュメモリに於いては、重大なス ケーリング上の制約となる。ところで、プログラミングの速度は、有効チャンネ ル長の逆数に対して指数的に増大する。 本発明はこのスケーリングの問題を、セル４００中にアクセストランジスタ４ ０１(第５図)を挿入することによって解決している。本発明によれば、プログラ ムモードに於ける記憶トランジスタ４０２のパンチスルーを除去するので、チャ ンネル長５１１をスケールすることができる。このスケーラビリティによって、 チャンネル長５１１を短くすることができ、これにより、従来に比較して、メモ リセルのプログラミング速度を著しく向上することができる。更に、ドレイン４ ０７にドープを施すことにより、セル４００は５ボルトでのプログラム性能を充 分に達成することができる。 第７図は、アイソレーション領域７０２に囲まれた活性拡散領域７０１を有し たメモリセル４００の構成の一実施例を示している。アイソレーション領域７０ ２は典型的に近接するメモ リセル間の導電を阻止するための厚いアイソレーション酸化層からなる。浮遊ゲ ート４０３はコントロールゲート４０４と自己整合する（第８Ｅ図に於いて詳細 に説明する。）ゲート４０１Ａはコントロールゲート４０４を形成するために使 用したものと同じ導電層から形成されている。ゲート４０１Ａ，４０３並びに４ ０４が確定されてから、その接合領域に適当なドーパントをイオン注入し従来の Ｎ型接合とともに、本発明によるイオン注入されたソース、ドレイン接合を形成 する（第８Ｅ図、第８Ｆ図に於いて詳細に説明する）。最後に、従来の酸化処理 の後、コンタクトホール７０６がエッチングにより形成され、金属ソースライン ６３０と金属ドレインライン６３１を堆積し、エッチングする。 第８Ａ図から第８Ｇ図は、本発明の一実施例としてのメモリセルを提供するス テップを示している。従来のステップ並びに方法に関しては当業者にとって公知 であり、それらの説明は省略する。第８Ａ図に於いて、基板８００中にフィール ドアイソレーション領域８０２を形成する。続いて、基板８００の露出部上に、 ８０オングストローム（Ａ）から１３０オングストロームの厚さの範囲でトンネ ル酸化層８０１を成長させる。第８Ｂ図は、ポリシリコン層８０３が堆積、パタ ーン化されて、記憶トランジスタの浮遊ゲートを形成した様子を示す。ポリシリ コン層８０３は典型的に１２００オングストロームから２０００オングストロー ムの厚みに堆積され、Ｎ型ドーパント、例えば、オキシ酸化リン(POCL₃)、を注 入する。 その他の方法として、他のリン或いはヒ素イオン注入を２０から４０KeVのエ ネルギで、５Ｅ１４/cm²から５Ｅ１５/cm²の照射量にて行う。酸化-窒化-酸化（ ONO）層が上記の構造上に設けられる。具体的には、酸化層を、上記構造上に１ ００オングストロームから２００オングストロームの厚さに乾燥酸化方によって 成長させる。次に、酸化層上に１００オングストロームから２００オングストロ ームの厚さで窒化シリコン層を堆積する。最後の酸化層を、この窒化シリコン層 上に３０オングストロームから５０オングストロームの厚さに湿式酸化方により 成長させる。フォトレジスト層（図示せず）は、形成された酸化-窒化-酸化（ON O）層８０４が記憶トランジスタ領域を除いて除去されるよう、すなわち、第８ 図に示された層８０３上だけにONO層が形成されるようにするために使用される 。この除去処理は、基板へのエッチングによる損傷を減らすため、典型的に、ウ エットエッチング、等方性エッチング、ウエットエッチングと言った一連のステ ップによって行う。 これに続いて、基板の露出部分にアクセストランジスタのゲート酸化膜を１０ ０オングストロームから２５０オングストロームの厚みに成長させる。 第８Ｄ図は記憶トランジスタのコントロールゲート８０５とアクセストランジ スタのアクセスゲート８０５Ａの構成を示している。典型的に、ゲート８０５と ８０５Ａはポリシリコン或いは、ポリサイドを２５００オングストロームから４ ０００オングストロームの厚さに堆積したものである。ポリサイドは、ポリシリ コン（１２００オングストロームから２０００オングストローム）に、ケイ化タ ングステン(WSi₂)、ケイ化モリブデン（MoSi₂）、ケイ化チタニウム（TiSi）或 いは、ケイ化コバルト（MoSi₂）（１０００オングストロームから２０００オン グストローム）のケイ化物のうちの一つを組み合わせたものである。ゲート８０ ５と８０５Ａは次にＮ型ドーパント、例えば、オキシ酸化リン（POCl₃）でドー プするか、或いは、他のリンまたはヒ素イオン注入を行い、２０から４０KeVの エネルギ、２Ｅ１５/cm²から６Ｅ１５/cm²の照射量でドープする。 次にゲート８０５と８０５Ａは図示されるようにパターン化される。従来の異 方性エッチング法とフォトレジストを使用し、層８０３と８０４がエッチングさ れる。他の実施例によれば、ゲート８０５と８０５Ａの上部に厚さ２０００オン グストロームから２５００オングストロームに酸化層を形成し、次に、従来の異 方性エッチングを行う。酸化膜をフォトレジストとして使うことで、臨界寸方（ CD）の損失を減らし、電極の縁部の形状のコントロールをしやすくする。どちら の方法に於いても、形成されるべき記憶トランジスタのコントロール８０５と浮 遊ゲートは第８図に示すように自己整合される。本発明による自己整合によれば 従来のメモリセルに見られるプロセスによるばらつきを解消することができる。 次に、フォトレジスト層８０６をパターン化し、形成されるべきソース領域を 選択的に露出する。 ソース領域を形成するには、第１のＮ型イオン注入８０８，例えば、５０−１ ００KeVのエネルギで、２Ｅ１４／cm²から８Ｅ１４／cm²の照射量にてリンイオ ン注入を行い、そして第２のＮ型イオン注入８０７，例えば４０−６０KeVのエ ネルギ、２Ｅ１５／cm²から６Ｅ１５／cm²の照射量にて、ヒ素イオン注入を行う 。両イオン注入とも、従来どうりの時間と方法によって実施される。第２のフォ トレジスト層８０９がパターン化され記憶トランジスタのドレイン領域（ならび に、アクセストランジスタのソース領域も）が選択的に露出される。ドレイン領 域を形成するには、第１のＰ型イオン注入８１１，例えば２０−４０KeVのエネ ルギ、１Ｅ１３／cm²から３Ｅ１３／cm²の照射量にてボロンイオン注入を行い、 第２のＮ型イオン注入８１０、例えば４０−６０KeVのエネルギ、２Ｅ１５／cm² から６Ｅ１５／cm²の照射量に て、ヒ素イオン注入を行う。最後に、第３のフォトレジスト層８１２がパターン 化され、アクセストランジスタのドレイン領域が選択的に露出される。ドレイン 領域を形成するには、スタンダードのＮ型イオン注入８１３,例えば、４０−６ ０KeVのエネルギで、２Ｅ１５／cm²から６Ｅ１５／cm²の照射量にて、ヒ素イオ ン注入を行う。 第９図に示された本発明の他の実施例によれば、記憶トランジスタ４０２のド レインとアクセストランジスタ４０１のソースが占める領域は３種類のイオン注 入部を含んでいる。イオン注入部９０３は、Ｎ型イオン注入部であり、アクセス トランジスタ４０１のソース側のゲート４０１Ａの下から、完全にではないが、 記憶トランジスタ４０２のドレインに向かって延びている。一実施例によれば、 このＮ型イオン注入は４０−６０KeVのエネルギ、２Ｅ１５／cm²から６Ｅ１５／ cm²の照射量で行う、ヒ素イオン注入を含む。イオン注入部９０２は、他のＮ型 イオン注入部であり、記憶トランジスタ４０２のドレインからアクセストランジ スタ４０１のソースの一部にまで延びている、これによってイオン注入部９０３ とオーバーラップする。一実施例によれば、このＮ型イオン注入部は、４０−６ ０KeVのエネルギ、２Ｅ１５／cm²から６Ｅ１５／cm²の照射量で行う、ヒ素イオ ン注入を含む。イオン注入部９０１はＰ型イオン注入部であり、記憶トランジス タ４０２のドレイン側のゲート４０３の下から、完全ではないが、アクセストラ ンジスタ４０１のソースに向かって延びている。一実施例によれば、このＰ型イ オン注入は２０−４０KeVのエネルギで、１Ｅ１３／cm²から３Ｅ１３／cm²の照 射量で行う、ボロンイオン注入を含む。一実施例によれば、二枚だけマスクを必 要とし、一枚目はイオン注入部９０１と９０２を形成するためのもの、二枚目は イオン注入部９０３を形成するためのものである。イオン注入部９０１−９０３ を設けることにより、アクセストランジスタ４０１と記憶トランジスタ４０２の 性能をそれぞれ別々に最適化することができ、それによってＰＬＤの速度が更に 増加する。 アクセストランジスタ４０１（第４図）と記憶トランジスタ４０２を両方とも 含む本発明によれば、多くの利益が得られる。第一に記憶トランジスタ４０２を 消去することでメモリセル４００に負のしきい値電圧が残り、これによって、漏 電を生じ、最終的には、回路を作動不能にしてしまう。アクセスゲート４０１が あるため、記憶トランジスタ４０２の消去しきい値電圧が負になったとしてもメ モリセル４００は電流を通さない。同業者にとって公知ではあるが、消去しきい 値電圧はデイバイスの寿命期間中に、またディバイス中のメモリセルの数により 変化し、制御することが難しい。そのため、消去しきい値電圧の制御は高密度フ ラッシュメモリ ディバイスにとっては大きな問題となる。本発明によるアクセストランジスタ４ ０１によって、この問題は完全に除去される。 第二に、それぞれのメモリセルにアクセストランジスタが含まれているので、 それぞれのビットラインが別々のソース金属接続を有する。センスアンプは、検 知中にドレインビットラインの電圧低下を制限するソースバイアス電圧を提供す ることで、この接続構造を有効に利用することができる。このセンスアンプのフ ィードバックは多数のメモリセルが導通状態にあるときにアクティブとなって、 このためドレインビットラインは電源電圧Vss（接地）に強く引かれる。低いビ ットラインドレイン電圧から、新たな検知サイクルのときにもとのビットライン 電圧に戻るまでの時間は、検知した後のビツトラインの電圧に左右される。この ソースフィードバックの技術を使うことにより、本発明では、読み出し作動中に アクティブなメモリセルの数が大幅に変化しても、復帰時間を著しく制限するこ とができる。 第三に、ソースからドレインに向けてのメモリセル中に起こる。パンチスルー は、プログラミング中に選択されていないメモリセルに漏電を起こす。同一のビ ットラインに接続された全てのメモリセルからの漏電が蓄積すると、選択したメ モリセルをプログラムするために使えるドレイン電圧が、ビットライン選択ロジ ックロードラインの電圧降下によって制限され、これによって選択されたセルの プログラミング時間が増加してしまう。アクセスゲートがないEPROMやフラッシ ュメモリセルにとってパンチスルーに起引する問題は、一般に、これが最小セル ゲート長を制限してしまうことである。パンチスルー電圧は一般的なMOSディバ イスに比べ浮遊ゲートディバイスの方が低い。これはセルの浮遊ゲートに対して 、高ドレイン電圧が容量的に結合するためである。この容量結合によって有効な 浮遊ゲート電圧が上昇してしまい、これによって、普通のMOSトランジスタに見 られる表面下パンチスルーではなくディバイスの正規の反転チャンネルのターン オンによって、トランジスタが導通しはじめる。容量接合はゲートチャンネル長 のスケーリングに比例しないので、浮遊ゲートディバイスのスケーリングに対し て制限となる。 本発明のようにメモリセルにアクセストランジスタが含まれていると、パンチ スール電圧がアクセスゲートにとられるので、記憶トランジスタのチャンネル長 をリードディスターブの限度まで縮小できる。これは、記憶トランジスタのター ゲットチャンネル長を短くできることを意味し、これによって（i）論理演算中 に於けるより高い読み取り電流と、より高速な検知とを可能にし、また、（ii） プログラミング速度をより高速にすることを可能とする。チャンネル 長を減少させることでプログラミング速度は、指数的に増大する。 第四に、本発明によれば、コントロールゲートとアクセスゲートは互いに依存 しあう関係にある。読み取りモード中、全てのコントロールゲートは５Ｖに設定 され、選択されたアクセスゲートは０Ｖから５Ｖに引き上げられる。このように して、メモリビットの容量は、それに対するビットラインに好都合なことに結合 されない。 本発明によって、メモリセル領域はわずかながら増加する。しかし、ＰＬＤ中 のメモリ領域は高速ロジック回路が支配的なチップ全体の面積に対しわずかな部 分（約２０％）にすぎず、メモリ領域のこの増加は無視できる程のものである。 上記の実施例は単なる例にすぎず本発明の他の実施例も同業者にとって明らか なように、ここに記載された特許請求項によって規定される本発明の範囲に含ま れるものである。

【手続補正書】特許法第１８４条の４第４項 【提出日】平成９年１１月２４日（１９９７．１１．２４） 【補正内容】 特許請求の範囲 １．(補正) ドレイン、ソース、およびゲートを有するアクセストランジスタ と、 ドレイン、ソース、チャンネル、浮動ゲート、および制御ゲートを有する記憶 トランジスタとから成るフラッシュメモリセルであって、上記記憶トランジスタ のドレインが上記アクセストランジスタのソースと連繋し、上記記憶トランジス タのチャンネルと浮動ゲートの間の薄い酸化物が、上記フラッシュメモリセルの プログラミング／消去を可能にし、かつ記憶トランジスタのソースを、２Ｅ１５ ／ｃｍ²と６Ｅ１５／ｃｍ²の間の線量を有するインプラントによって形成するフ ラッシュメモリセル。 ２．上記プログラミングが熱電子射出を含む、請求項１のフラッシュメモリセ ル。 ３．上記消去がファウラー・ノルトハイム・トンネル(Fowler-Nordheim tunne ling)を含む、請求項１のフラッシュメモリセル。 ４．(補正) それぞれ、ソースとドレインとを有するアクセストランジスタと 、ソースとドレインとを有する記憶トランジスタとを含んで行と列に配置される 複数のメモリセルから成るフラッシュメモリセル配列であって、上記記憶トラン ジスタの上記ドレインと上記アクセストランジスタの上記ソースが基板の内部で 連繋し、さらに それぞれ、上記配列の対応する列内で各記憶トランジスタのソースへ結合され る複数の第一金属線と、 それぞれ、上記配列の対応する列内で各アクセストランジスタのドレインへ結 合される複数の第二金属線と、 それぞれ、対応する第一金属線と対応する第二金属線とに結合される複数の感 知増幅器(sense amplifier)とから成り、各感知増幅器が上記対応する第二金属 線上で電圧を受け、かつ上記対応する第一金属線へフィードバック電圧を与える フラツシュメモリセル配列。 ５．記憶トランジスタのドレインを、２Ｅ１５／ｃｍ²と６Ｅ１５／ｃｍ²の 間の線量を有するインプラントによって形成する、請求項１のフラッシュメモリ セル。 ６．アクセストランジスタが、２．０ないし５．０ミクロンの範囲内の幅を有 し、記憶トランジスタが０．５ないし１．５ミクロンの範囲内の幅を有する、請 求項１のフラッシュメモリセル。 ７．記憶トランジスタとアクセストランジスタとを含むフラッシュメモリセル を形成する方法であって、 トンネル酸化物層を基板上に与え、 浮動ゲートを上記第一酸化物層上に置き、かつ模様付けし、 絶縁層を上記浮動ゲートの上方に与え、上記浮動ゲートの上方に配置される上 記絶縁層部分以外の上記絶縁層を取り除き、上記取り除き工程によって露出され る上記基板部分の上方にゲート酸化物層を形成し、かつ 絶縁層の上方に上記記憶トランジスタへの制御ゲートと、ゲート酸化物層の上 方に上記アクセストランジスタへのゲートとを形成するように、伝導層を配置お よび模様付けすることから成る方法。 ８．さらに、浮動ゲートが上記制御ゲートと自動的に整列するように、上記絶 縁層と上記浮動ゲートをエッチングする工程から成る、請求項７の方法。 ９．さらに、上記記憶トランジスタへソース領域を形成するように、２Ｅ１５ ／ｃｍ²と６Ｅ１５／ｃｍ²のインプラント線量を使用して、上記基板の第一領域 に少量不純物を注入する工程（ドーピング）から成る、請求項７の方法。 １０．さらに、上記記憶トランジスタへドレイン領域を形成するように、２Ｅ １５／ｃｍ²と６Ｅ１５／ｃｍ²のインプラント線量を使用して、上記基板の第二 領域に少量不純物を注入する工程から成る、請求項７の方法。 １１．第二領域に少量不純物を注入する工程が、同時に、上記アクセストラン ジスタのソース領域を形成する、請求項１０の方法。 １２．上記基板の第二領域に少量不純物を注入する工程が、第一伝導率形式を 有する少量不純物の第一インプラントと、第一伝導率形式と反対の第二伝導率形 式を有する少量不純物の第二インプラントとから成る、請求項１０の方法。 １３．上記トンネル酸化物層の厚さが約８０オングストロームと１３０オング ストロームの間にある、請求項７の方法。 １４．上記絶縁層が酸化物−窒化物−酸化物（ＯＮＯ）層から成る、請求項７ の方法。 １５．上記ゲート酸化物層を約１００オングストロームと２５０オングストロ ームの間の厚さに形成する、請求項７の方法。 １６．上記伝導層がケイ化タングステン(ＷＳｉ₂)、ケイ化モリブデン(ＭｏＳ ｉ₂)、ケイ化チタニウム(ＴｉＳｉ)、またはケイ化コバルト（ＣｏＳｉ₂）から 成る、請求項７の方法。 １７．制御ゲート、浮動ゲート、ドレイン、およびソースを有する記憶トラン ジスタと、ゲート、ドレイン、およびソースを有するアクセストランジスタとか ら成る二つのトランジスタフラッシュメモリセルを作動させる方法であって、記 憶トランジスタのドレインをアクセストランジスタのソースへ結合し、 プログラミング電圧を記憶トランジスタの制御ゲートとアクセストランジスタ のゲートへ印加することによって、フラッシュメモリセルをプログラミングし、 かつプログラミングパルスをアクセストランジスタのドレインへ印加し、それに よって、プログラミング中、熱電子射出によって電子を記憶トランジスタの浮動 ゲートへ与え、かつ プログラミング電圧を記憶トランジスタのソースへ印加することによって、フ ラッシュメモリセルを消去し、それによって、消去中、ファウラー・ノードハイ ム・トンネルによって電子を記憶トランジスタの浮動ゲートから取り除く工程か ら成る方法。 １８．プログラミング電圧が約１２ボルトである、請求項１７の方法。 １９．プログラミングパルスが約５ボルトの電圧を有する、請求項１８の方法 。 ２０．方法が、さらに、読み取り電圧を記憶トランジスタの制御ゲートとアク セストランジスタのゲートへ印加することによって、フラッシュメモリセルを読 み取る工程から成る、請求項１７の方法。 ２１．さらに、プログラミングの工程中、約０ボルトの電圧を記憶トランジス タのソースへ印加する工程から成る、請求項１７の方法。 ２２．さらに、プログラミングの工程中、約０ボルトの電圧を記憶トランジス タの制御ゲートとアクセストランジスタのゲートへ印加する工程から成る、請求 項１７の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カメルワラ ケー ラオ アメリカ合衆国 95129 カリフォルニア 州 サンホゼ アーリントン レーン 1172 (72)発明者 ジョージ エイチ サイモンズ アメリカ合衆国 94087 カリフォルニア 州 サニーバレー カナリードライブ 1625 (72)発明者 古畑 智之 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内

Claims (1)

1. 【特許請求の範囲】 １． アクセストランジスタと； 記憶トランジスタとを有するフラッシュメモリーセルであって、前記記 憶トランジスタのドレインと前記アクセストランジスタのソースとは共通接合部 を形成し、前記記憶トランジスタのチャネルと浮遊ゲートとの間の薄い酸化物が 前記フラッシュメモリーセルのプログラミング／消去を可能にしていることを特 徴とするフラッシュメモリーセル。 ２． 前記プログラミングはホット電子注入を含むことを特徴とする請求の範 囲第１項に記載のフラッシュメモリーセル。 ３． 前記消去はファウラー・ノルトハイム・トンネリングを含むことを特徴 とする請求の範囲第１項に記載のフラッシュメモリーセル。 ４． フラッシュメモリーセルアレイであって、このアレイは： 複数のメモリーセルを有し、その各メモリーセルは、ソース及びドレイ ンを有するアクセストランジスタと、ソース及びドレインを有する記憶トランジ スタとを含んでおり、前記記憶トランジスタの前記ドレインと前記アクセストラ ンジスタの前記ソースとは共有されており； 前記アレイの列の中の前記記憶トランジスタのソースに結合された第１ 金属線を有し； 前記アレイの前記列の中の前記アクセストランジスタのドレインに結合 された第２金属線を有し； 前記第２金属線の電圧を受けて前記第１金属線に帰還電圧を供給するた めのセンスアンプを有することを特徴とするフラッシュメモリーセルアレイ。