JP2002533933A - 読出し経路外にプログラミング機構を有する浮遊ゲート・メモリセルの構造 - Google Patents

読出し経路外にプログラミング機構を有する浮遊ゲート・メモリセルの構造

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Abstract

(57)【要約】 【課題】 プログラム可能ロジック装置（ＰＬＤ）などの特定の応用に最適化できる不揮発性メモリ構造を提供する。 【解決手段】 不揮発性メモリセル構造は、浮遊ゲート、逆ブレークダウン・ホット・キャリア注入要素、及び検知トランジスタを含む。逆ブレークダウン・ホット・キャリア注入要素は、浮遊ゲートの少なくとも一部の下で、少なくとも部分的には半導体基板の第１領域に形成される。検知トランジスタは、浮遊ゲートの少なくとも一部の下で、少なくとも部分的には第１領域から隔離された半導体基板の第２領域に形成される。読出しトランジスタが検知トランジスタに接続される。１つの実施形態では、読出しトランジスタは、検知トランジスタに接続され、そして少なくとも部分的には半導体基板の第２領域に形成される。

Description

【発明の詳細な説明】
【０００１】 発明の背景 発明の属する技術分野 本発明は、不揮発性メモリに関し、特に、プログラム可能ロジック装置（ＰＬ
Ｄ）などの特定の応用に最適化された不揮発性メモリ構造に関する。関連の技術 ＥＰＲＯＭ、ＥＥＰＲＯＭ、又はフラッシュＥＥＰＲＯＭと当該技術分野で普
通呼ばれているタイプの不揮発性メモリ装置は、さまざまな目的に使用され、従
ってさまざまなアーキテクチャ及び回路構造で提供されている。
【０００２】 集積回路装置の多くのタイプと同様に、不揮発性メモリ装置設計者の主な目的
のいくつかは、装置の大きさを減少しその結果、回路密度を増加しながら、装置
の性能を増加させることである。セル設計者は、半導体産業で製造業者が競争す
るために、信頼性があり、スケーラブルで、製造コスト効率が良く、低電力で動
作可能なデザインを努力している。ＥＥＰＲＯＭ装置はこれらの挑戦に合わなけ
ればならない装置である。フラッシュ・メモリカードなどのいくつかの応用にお
いて、密度が重要であり、プログラム可能ロジック装置（ＰＬＤ）では、信頼性
とスピードがより重要であり、スペースはそれほど重要でない。
【０００３】 ＥＥＰＲＯＭ（電気的消去／プラグラム可能読出し専用メモリ）は一般に、プ
ログラミングと消去の両方のために、ファウラー・ノルデハイム（Ｆ−Ｎ）トン
ネリングを使用する。「ＥＥＰＲＯＭ」と共に使用される「フラッシュ」という
言葉は一般に、ホット電子注入によりプログラムされる装置を言う。一般に、フ
ラッシュ技術は浮遊ゲート及びトランジスタのドレイン側と浮遊ゲートの間の薄
い酸化層を使用し、ここでファウラー・ノルデハイム・トンネリングが発生する
。
【０００４】 プロセス技術が、いわゆる０．１８及び０．１３ミクロン・プロセスへ進むと
、伝統的な「積重ねられた（スタックド）ゲート」ＥＥＰＲＯＭ構造は、結果と
して得られる回路の信頼性と密度を増すことを意図した異なるセル設計と配列ア
ーキテクチャに取って代わられた。さらに、設計者はこのような装置の電力要求
を減少することが要求されている。不揮発性メモリ装置において、プログラム及
び消去機能は一般に読出し機能が必要とするものよりずっと大きな電圧を必要と
する。この結果、設計者は不揮発性メモリ装置のプログラミングと消去の電圧を
減少する動機を有する。
【０００５】 自己整列された「積重ねられたゲート」セルにおいて、高品質の酸化物が必要
とされる。同じく、それぞれプログラム及び消去操作のために最適化された独特
なドレイン及びソース構造と、補充する適応性のあるプログラム及び消去アルゴ
リズムが必要である。典型的に、積重ねられたゲートのＥＥＰＲＯＭにおいて、
論理ゼロを記憶するため、浮遊ゲート上に負電圧を与えるため電子が浮遊ゲート
に注入されて、よってトランジスタをオンにするのに必要とされる制御ゲートし
きい値電圧を増加する。同様に、ＥＥＰＲＯＭを消去するために、電子が浮遊ゲ
ートから除去されて、これによりしきい値電圧が減少し、そしてゲート上に論理
１が記憶される。積重ねられたゲートの態様はしばらく良く動作したが、改良さ
れた代替セルがより高性能な集積回路装置を産んだ。
【０００６】 積重ねられたゲートＥＥＰＲＯＭ構造の代替の一例が、本発明の譲受人に譲渡
された１９９０年５月８日にスチュワート・ロジーに与えられた米国特許第４，
９２４，２７８号に示されている。そこに開示されたＥＥＰＲＯＭ構造は、別の
制御ゲートと浮遊ゲートを形成する必要性を除去するために多結晶シリコンの単
一層を利用する。そこに示されるＥＥＰＲＯＭ構造は３つの別のＮＭＯＳトラン
ジスタから構成される：書込みトランジスタ、読出しトランジスタ、及び検知ト
ランジスタである。浮遊ゲートを「プログラム」するため、浮遊ゲートから自由
電子を除去することによりゲート上に正味の正電荷が置かれる。同様に、浮遊ゲ
ートを消去するため、浮遊ゲートに電子を注入することにより正味の負の電荷が
浮遊ゲートが与えられる。このコンベンションが本発明の最後の説明で使用され
る。この基本的なＥＥＰＲＯＭ構造は商業的装置に良く活用されている。にもか
かわらず、プロセス技術と実用的な考察が設計者をより高性能へと駆り立てて、
代替的な設計が研究された。例えば、上述のセル構造は、いくつかの実施形態に
おいて、プログラム・ジャンクション酸化領域を横断する高電界の存在下での直
接トンネリングに起因する電荷損失を防ぐために、この領域については最低で約
９０Åの酸化物の厚さを必要とする。
【０００７】 上述したＦＮトンネリングに基づいたセル構造の代替は、ラナウイーラ等の「
ツェナー誘導ホット電子でプログラムされたフラッシュＥＥＰＲＯＭセルの性能
限界」、トロント大学電気工学部（１９７７）に記載されている。ここで議論さ
れているのは、ドレイン／基板ジャンクションにおいて逆ブレークダウン状態を
確立することによりプログラミングと消去を達成し、熱電子を発生して、それを
セルをプログラムするために浮遊ゲート上へと集めるフラッシュＥＥＰＲＯＭＰ
セルである。
【０００８】 ラナウイーラ等の図１Ａ、１Ｂ及び１Ｃは本出願の図１Ａ、１Ｂ及び１Ｃとし
て示されている。図１Ｂ及び図１Ｃは図１Ａに平面図が示されるセルの断面図で
ある。図１Ｃに示されるように、「ＺＥＥＰＲＯＭ」セルは、ソース及びドレイ
ン領域、浮遊ゲート及び制御ゲート、及びプログラミングのためにホット電子を
発生するためドレイン領域の幅を部分的に横断して延びるＰ＋ポケット注入とを
含む。フラッシュＺＥＥＰＲＯＭセルは、ＬＤＤ領域を置換えるＰ＋領域のため
の高度にドープされたホウ素注入を加えて、ＣＭＯＳ互換プロセス技術を使用し
て製造される。側壁スペーサーが、自己整列されたＮ＋ソース及びドレイン領域
を形成し、そしてＰ＋ポケットの逆ドーピングを防止するために必要である。
【０００９】 フラッシュＺＥＥＰＲＯＭセルをプログラムするために、Ｐ＋Ｎ＋ジャンクシ
ョンは、約１０6ボルト／センチメートルの電界を作るために逆バイアスされ、
そしてチャンネル長に独立なエネルギーを有するホット電子を生成する。ドレイ
ンに近いＰ＋領域はこの生成を増強する。低ジャンクション・ブレークダウン電
圧が、Ｐ＋Ｎ＋ジャンクション深さ及び輪郭を最適化することによりプログラミ
ングのために使用できる。このセルの１つの不利な点は、Ｐ＋領域が好ましくな
い電荷をゲートに注入する（ここで一般に「プログラム撹乱」と呼ぶ）ことに起
因した「ソフト・プログラミング」に貢献する低ブレークダウン電圧を示すため
、低ドレイン電圧（約１ボルト）をセルの読出しのために使用しなければならな
いことである。ラナウイーラにより記述されたセルの消去が、伝統的なフラッシ
ュＥＥＰＲＯＭセルと同様にソースに接続された正の供給電圧と負ゲート電圧を
使用して、浮遊ゲートからソース領域へのファウラー・ノルドハイム・トンネリ
ングにより実行される。
【００１０】 ドレインでの逆ブレークダウン条件により発生されるホット電子プログラミン
グを使用する別の代替的なセル構造が、本発明の譲受人に譲渡されたハダッダ等
への米国特許第５，４９１，６５７号のフラッシュＥＥＰＲＯＭメモリセルの配
列のバルク充電及び放電方法の文脈で記載されている。ハダッダ等において、本
出願の図１Ｂの断面図に示されるものに似たセル構造が、ｎウエル実施形態の中
の基板バイアスされたｐウエル井戸と共に使用される。第１の実施の形態におい
て、Ｎ＋ソース領域がＮ＋注入領域とＮ拡散領域とを含み、そして消去操作（こ
の場合、電子を除去する）が、（−）８．５ボルトを制御ゲートへ１００ミリ秒
加え、そして（＋）５ボルトをソースへ１００ミリ秒加え、ドレインを浮かせた
ままで達成される。これに対して、プログラミング（この場合、ゲートに電子を
加える）が、負の８．５ボルトを基板に５マイクロ秒間加え、ゼロ・ボルトをド
レインと制御ゲートへ加え、そしてソースを浮かせたままで達成される。バルク
充電操作が、セルがＰウエル内に設けられている場合、ドレイン側よりもソース
側で容易に行なうことが出来る。−８．５ボルトをＰウエルに５マイクロ秒間加
え、ゼロ・ボルトをソース及び制御ゲートに加え、そしてドレインを浮かせたま
まで行なわれる。
【００１１】 セルをプログラミングするための別の構造及び方法が、１９９８年７月２４日
に発明者ハオ・フアング等により出願され、本出願の譲受人に譲渡された同時係
属中の米国特許出願シリアル番号０８／８７１，５８９に詳細に示されている。
フアング等の出願の図１Ａ及び１Ｂは、本出願で図２Ａ及び２Ｂとして、フアン
グ等の出願の図２Ａ及び２Ｂは、本出願で図３Ａ及び３Ｂとして示されている。
フアング等の出願は、特にプログラム可能ロジック回路応用に設計された高密度
、低プログラム／消去電圧及び電流、及び高速バイト・プログラミング及びバル
ク消去及び高速読出しスピード不揮発性メモリ構造を形成するため、ハダッダ等
において開示されたプログラミング方法を使用する。
【００１２】 フアング等において、図２Ａ及び２Ｂの不揮発性メモリセル１０は、その中に
Ｎ＋ソース領域１４が埋め込まれたＰ基板１２から形成され、Ｎ型拡散ドレイン
領域１６、Ｐ基板１２上に置かれてそれからトンネル酸化物２０又は窒化酸化物
などの他のゲート誘電体により分離された浮遊ゲート１８、及び浮遊ゲート１８
に酸化物／窒化物／酸化物又は他のポリシリコン間誘電体、膜２４、２６を含む
。拡散領域１６は、浅く拡散され、しかし重くドープされたＮ型ジャンクション
から形成されるが、ソース領域１４は深く拡散され、しかし軽くドープされたＮ
ジャンクションから形成される。相対的に薄いゲート誘電体２０（厚さ６０乃至
１５０Åの酸化物）が、基板１２の上表面と導体ポリシリコン浮遊ゲート１８の
間に介在する。制御ゲート２２がポリ間誘電体層２４、２６により浮遊ゲート上
に支持されている。図３Ａ及び３Ｂにそれぞれ、フアング等の出願のアバランシ
ュ・プログラム及び消去バイアス構成のメモリセルが示されている。
【００１３】 図３Ａ及び３Ｂに、プログラム及び消去操作が示されている。セルをプログラ
ムするため、電子注入がドレイン側から行なわれる。この場合、プログラミング
操作は、約０．００２秒、しきい値電圧Ｖtを４ボルトだけ上方にシフトさせる
ためにドレイン上に＋３ボルトを加えそしてＰ基板上に−６ボルトを加えること
で達成される。消去するために、しきい値電圧Ｖtを下側に４ボルトだけシフト
するためにドレイン上に＋６．５ボルトを加え、そして−３ボルトをＰ基板上に
加えることにより、正孔がドレイン側から注入される。基板バイアス構成を使用
すると、酸化物インターフエイスから高電場の位置が遠ざかる事実、最大電場の
強度の大きさは５０％以上減少され、そして垂直電場は正孔注入には影響しない
、に起因して、ホット正孔注入が抑制される。
【００１４】 図４Ａ及び４Ｂは、フアング等の出願の図１０Ａ及び０Ｂを示し、フアング等
の単一ポリシコン層の実施の形態を示す。このような実施の形態において、制御
ゲートは拡散領域により置換えられる。制御ゲートは、読出し期間中、セルを選
択及び非選択するために０ボルト及びＶCC間を切換えられ、上述したようにセル
をプログラム及び消去するためにＶjb及び０ボルト間を切換えられる。選択トラ
ンジスタがソース側に加えられて、メモリセルの高速読出しを可能にする。この
動作において、加えられた選択トランジスタのゲートはプログラム及び消去中に
ゼロ・ボルトに等しくか又はそれ以下に設定され、読出し期間の間は、ＶCCに設
定され、ＶdがＶCCと等しいかそれ以下にされ、メモリセルをオンにすることに
よりＶdmを０ボルトにする。（Ｖdは選択トランジスタのドレイン電圧、Ｖdmは
メモリ・トランジスタのドレイン電圧である。）図４Ｂに単一ポリ・メモリセル
のバイアス構成が開示されている。
【００１５】 一般にこのような個別のメモリセルの配列は単一基板上に形成され、そして検
知及び読出し回路と組合され、そして選択的ビットプログラミングと同様に配列
全体バルク・プログラム及び消去を可能にするため行方向及び列方向導体領域又
は金属導体により結合されている。
【００１６】 上記した構成の各々は、特定の応用に使用する際に利点及び不利な点を与える
。にもかかわらず、個々のセルの構造及びそれらが一緒に接続される方法の利用
法の改良は、より高い信頼性、安定性、高速性及びより低い電圧でプログラム及
び消去できるより低電力な装置を生ずる。上記したセルの全ては読出し経路の位
ぢとしてプログラム及び消去要素を組み込んでいる。従って、その構造はプログ
ラム／消去操作と読出し操作の間のトレード・オフを必要とする。
【００１７】 発明の開示 不揮発性メモリセル構造は、浮遊ゲート、電子又は正孔の注入のための逆ブレ
ークダウン要素、及び検知トランジスタを含む。逆ブレークダウン注入要素は少
なくともフ゛フンテキに半導体基板の一部内に形成され、そして浮遊ゲートの一部によ り覆われている。検知トランジスタは、少なくとも部分的に半導体基板の第２部
分内に形成され、第１領域から隔離され、そして浮遊ゲートの一部により覆われ
ている。読出しトランジスタは検知トランジスタに接続されてもよい。１つの実
施の形態では、読出しトランジスタは少なくとも部分的に半導体基板の第２領域
内に形成され、そして検知トランジスタに接続されている。
【００１８】 別の実施の形態では、電子注入要素が正孔注入要素と第１チャンネル領域によ
り分離され、そして浮遊ゲートの一部が前記第１チャンネル領域上に配置される
。得られる構造はソース、ドレイン及びゲートを持ったトランジスタに似ている
。ソース及びドレインは異なって形成することが可能である。
【００１９】 本発明のさらに別の実施の形態では、チャンネル注入領域が、検知トランジス
タとは独立に電子又は正孔注入要素の逆ブレークダウンを特別に調整するため、
注入要素チャンネル領域内に形成される。
【００２０】 さらに、本発明は、注入要素、検知トランジスタ及び結合要素の部分の間に形
成された酸化物層間の厚さを異なるようにして、読出しトランジスタのために設
けられた酸化物層を従来技術のセルにおいて知られている上記酸化物のいずれよ
りも顕著に薄くすることを可能にする。
【００２１】 本発明の範囲内では、電子及び正孔注入要素のさまざまな実施の形態が使用で
きる。第１ソース領域は軽くドープされた不純物領域であり、前記第１ドレイン
は重くドープされた不純物領域であってよい。選択的に、第１ソース及び第１ド
レイン領域の導電型とは反対の導電型の不純物により形成された少なくとも１つ
の個別の領域が、前期ソース及び／又はドレイン領域の近くに設けられてよい。
さらに、少なくとも１つの隣接領域が前記ソース領域及び前記ドレイン領域の両
方の近くに設けられてよい。これに加えて、基板とは反対の、第２導電型のウエ
ル領域が基板に設けられてよい。第１ソース及び第１ドレイン領域は第１導電型
の不純物により形成され、そして前記ウエル領域は参照電圧に接続される。
【００２２】 本発明は、プログラム要素が読出し要素から隔離され、要素が特定の応用のた
めに個別に容易に調整できる改良された不揮発性メモリセル構造を提供する。
【００２３】 以下に、本発明をその特定の実施の形態に関して説明する。本発明の他の目的
、特徴、及び利点は詳細な説明と添付図面を参照することにより明らかとなる。
【００２４】 詳細な説明 １つの観点では、本発明は新規なＥＥＰＲＯＭセル構造及びこのセル構造を結
合するための配置を含む。本発明において、電子及び正孔注入要素が本発明の不
揮発性メモリセルの読出し経路の外に位置する態様で電子及び正孔注入要素が設
けられる。
【００２５】 本発明において、本詳細な説明及び添付図面に説明されるような構造を有する
個別のメモリセル、又はラナウイーラ等及び／又はハオ・フアング等の同時係属
米国特許出願番号０８／８７１，５８９又は前述の米国特許第５，４９１，６５
７号において前述したのと同様又は等価な構造を持ったセルが、検知トランジス
タ、注入要素、及び結合要素を含み、従来技術で説明されたものよりも優れたセ
ルを与える新規なセル構造に使用することができる。
【００２６】 以下の説明において、本発明の完全な理解を与えるため、数々の詳細、例えば
、特別な材料プロセス・ステップ等が説明される。しかし、当業者には本発明を
実施するために特別な詳細が使用される必要がないことが容易に理解される。さ
らに、特定のプロセス又は構造の特別な詳細は、このような詳細が当業者に容易
に明らかな場合は本発明の説明を複雑にしないために、特に示されない。ここに
開示された教示を見た当業者は、本発明の範囲内の追加の修正及び及び実施の形
態を認識することができる。
【００２７】 ここに開示されたアバランシュ／ツェナー・ブレークダウン要素は、ソース、
ドレイン及びゲートを持ったトランジスタと似た、チャンネル領域により分離さ
れた２つのアクティブ領域を一般に含む。しかし、開示されたアバランシュ／ツ
ェナー要素に関して、ここで「ソース」及び「ドレイン」としての使用される言
葉は、便宜のためだけであることに理解すべきである。第１のアバランシュ／ツェナー・ブレークダウン要素 図５−図７に、第１の不揮発性メモリセル構造及びその構造を製造する方法が
示されている。図５−図７は、ここに開示された不揮発性技術に使用されるに適
したアバランシュ／ツェナー・ゲート構造の第１の実施の形態の形成のステップ
の例示的な一続きを示す。
【００２８】 図５は、フイールド酸化領域１０１及び１０２、ゲート酸化物１１５、及びゲ
ート酸化物１１５上に設けられた浮遊ゲート１１２を形成された基板１０５を示
す。１つの実施の形態において、基板１０５は約１ｅ15−１ｅ17ａｔｍ／ｃｍ３
のバックグランド・ドーピング濃度を有するＰ型基板である。フイールド酸化領
域１０１及び１０２は、ＬＯＣＯＳ、トレンチ・アイソレーション、浅いトレン
チ・アイソレーション及び様々な灯火の代替法などの良く知られた技術により形
成された装置隔離構造を表す。本出願の図面に描かれた隔離の形状は、ここに使
用される隔離のタイプの性質を制限する意図はない。
【００２９】 ゲート酸化物１１５及び浮遊ゲート１１２は、伝統的な技術に従って形成され
る。例えば、基板１０５の表面上に熱酸化物を形成し、ゲート酸化物上にポリシ
リコン層を堆積し、そして酸化物１１５及び浮遊ゲート１１２を含んだゲート積
層体を形成するためゲート酸化物とポレシリコン層をエッチングする。さまざま
な代替的なパラメータがゲート酸化物層を成長させるために適していて、そして
当業者にとり周知である。同様に、浮遊ゲート層を形成するためのさまざまな技
術、限定的ではなく、ポリシリコンを当業者に周知の化学蒸着又はスパッタリン
グ及びアニーリング技術により堆積することを含む、が使用できる。ポリシリコ
ン及びゲート酸化物層のエッチングが周知の技術によりいくつかの適当な湿式又
はドライ方向性エッチ・ステップにより実行してよい。
【００３０】 ゲート積層体の形成に引き続いて、基板の導電型と反対の導電型を持ったドー
パント（例えば、砒素又はリン）の不純物注入１２５が自己整列された不純物領
域１３２、１３４及びＰタイプ基板１０５を形成するため実行される。典型的に
、０．１μｍ乃至０．５μｍのジャンクション深さ及び約５ｘ１０18乃至１ｘ１
０21ｃｍ-3が適当である。基板１０５は選択的に基板へのバイアスを可能にする
ため接続１０７を有しても良い。
【００３１】 不純物領域１３２、１３４の注入後に、領域１３４の近くにＰ＋領域１５５を
形成するために大角度傾斜注入（ＬＡＴＩ）が使用される。Ｐ＋注入は、領域１
３４の近くの位置からチャンネル領域の幅の一部に延びて、ブレークダウン電圧
を減少する。注入角度、エネルギー、及びドーズはプログラムのためのホット電
子又は消去のためのホット正孔を生成するのに最適なように設定できる。典型的
に、ホウ素の注入を３０乃至２００ＫｅＶのエネルギーで、０．１乃至０．４μ
ｍの大きさの深さまでに、約１ｘ１０18乃至１ｘ１０20ｃｍ-3の濃度で使用でき
る。
【００３２】 このような構成は、装置のチャンネル長に独立なエネルギーを有するホット・
キャリアを発生するために、３Ｖ乃至１０Ｖの範囲の逆ブレークダウン電圧を使
用することができる。ラナウイーラ等を参照すると、さまざまなＰ＋Ｎ＋ジャン
クションのブレークダウン特性はＰ＋領域の濃度と共に変化することを認識すべ
きである。さらに、Ｐ＋Ｎ＋輪郭はホット電子又はホット正孔の注入のいずれか
のために最適化できることを認識できる。
【００３３】 チャンネル内のブレークダウンの位置と値を制御するＰ＋ドーピング領域１５
５を設ける代替的な方法は、図５のゲート積層体の形成前に基板と同じ型の不純
物注入を実行することである。図５及び図６中のその後のプロセスは、図７中の
それらと類似した、Ｍ＋Ｐ＋ラテラル・ジャンクション・ドーピング輪郭を生成
できる。ラテラル・ジャンクション・ドーピング輪郭の形成方法、及びその輪郭
を構成するために使用されるチャンネル幅の部分は、セルの読出し性能に影響を
与えない。何故ならば、ブレークダウンは読出し経路の一部ではない要素中に発
生するからである。
【００３４】 アバランシュ／ツェナー浮遊ゲート装置の本発明の方法は、ラナウイーラ等に
より開示された基本的な教示とは反対に読出し経路及びプログラミング要素が独
立に最適化できるため、顕著な柔軟性を加えることが認識できる。本発明におい
て、読出し経路の外のプログラミング装置のチャンネル注入は、図７に示すセル
構造内の注入のジャンクション深さ、ドーパント濃度、及び注入の位置の両方に
ついて大きな自由度を可能にする。
【００３５】 図７に示される装置の例示的な動作特性が以下に与えられる：浮遊ゲートＦＧ
に電子を加えるため、基板は０Ｖにバイアスされ、領域１３２が浮遊され、領域
１３４は、６Ｖなどのジャンクション・ブレークダウンよりも大きい正電圧とさ
れ、ＦＧは例えば制御ゲート（図示しない）バイアスから例えば６Ｖの高正電圧
に結合される。ＦＧから電子を除去するため（例えば、正孔を加える）、基板は
０Ｖにバイアスされ、領域１３２は浮遊され、領域１３４は８Ｖとされ、そして
ＦＧは例えば、制御ゲートを０Ｖ又は負電圧にバイアスすることにより０Ｖ近く
の低電圧に結合される。「プログラム」又は「消去」操作は不揮発性メモリセル
が使用される装置全体の文脈で定義されるため、電子を加えること又は電子を除
去すること（あるいは正孔を加えること）のいずれかが、「プログラム」又は「
消去」操作を構成できることに理解すべきである。
【００３６】 図５−図７に関して説明された方法及びセルは、従来技術又はここに示される
どんな数の行列配置の中のどんな数の接続と共に使用できる。本発明の方法は操
作パラメータが上記した例示的実施の形態と異なる不揮発性装置を構成するのに
使用できることを認識すべきである。
【００３７】 この観点において、メモリセルを形成するこの方法は、ラナウイーラ等に使用
されるような従来の伝統的な技術に対して実質的な改良である。特に、注入の深
さと濃度はゲート積層体の形成の前又は後で特定の装置のために調整でき、これ
により、ソース及びドレイン領域を注入する時にＰ＋領域をの逆ドーピングを防
止するの必要なラナウイーラ等に特に詳細に示されるスペーサーの形成ステップ
を少なくとも除去することで、装置製造を単純化する。第２の二重側ポケット注入ＥＥＰＲＯＭセル 図８Ａ及び８Ｂに、本発明による使用に適した別のＥＥＰＲＯＭセルが示され
ている。
【００３８】 この観点で、不揮発性メモリセルは、セル酸化物の異なる領域上のツェナー／
アバランシュ・ブレークダウンにより生成されたホット・キャリア／正孔を使用
して、プログラム及び消去される。図８Ａは本発明のこの観点によるメモリセル
１００の概略図である。以下の説明はＰタイプ基板中の形成についてではあるが
、Ｎウエル中の形成も同様に考えられる。
【００３９】 セル１００中で、ツェナー／アバランシュ・ブレークダウンにより生成された
ホット・キャリアがメモリセル１００をプログラム及び消去するために使用され
る。メモリセル１００は、Ｐ＋領域２３０及びＮ＋領域２２０により形成された
Ｐ＋Ｎ＋ジャンクション１８０を逆バイアスすることにより消去される。Ｐ＋Ｎ
＋ジャンクション１８０は、例えば、８Ｖを領域１１０に加え、０Ｖを基板１２
０に加えることにより逆バイアスされる。これに加えて、例えば、８Ｖの電位が
制御ゲート（図示しない）により浮遊ゲートＦＧに結合され、基板１２０の電位
よりも大きくなり、そしてブレークダウン・モード中に生成されたホット電子が
酸化層１６０を通じて浮遊ゲート１４０内に「注入」される。浮遊ゲート１４０
上の結果として得られる正味の負電圧はメモリセル１００を消去する。
【００４０】 メモリセル１００は、Ｐ＋領域２４０及びＮ＋領域２１０により形成されたＰ
＋Ｎ＋ジャンクション１９０を逆バイアスすることによりプログラムされる。Ｐ
＋Ｎ＋ジャンクション１９０は、基板１２０に０Ｖを加え、そして注入領域１３
０に８Ｖを加えることにより逆バイアスされる。ホット正孔が酸化層１６０を通
じて注入されるように、制御ゲートにより低又はゼロ電圧が浮遊ゲートに結合さ
れる。浮遊ゲート１４０上の結果として得られる正味の正電圧がメモリセル１０
０をプログラムする。
【００４１】 セル１００は、酸化層１６０の２つの異なる領域を通じてプログラミング（す
なわち、ホット正孔を注入）及び消去（すなわち、ホット電子を注入）すること
により、浮遊ゲート１４０内にホット・キャリアを繰返し注入することにより起
因するこの表面損傷を最小化する。そのようにすることで、本発明によるメモリ
セル１００は長期間のセル信頼性を増加し、そしてデータ保持を増強する。電子
注入器のＰ＋Ｎ＋ドーピング輪郭は、正孔注入器のＰ＋Ｎ＋ドーピング輪郭とは
異なることができることに注意すべきである。読出し経路外に置かれた不揮発性セル構造 ここに説明されるように、不揮発性メモリセルは典型的にセル構造内の付随す
る回路と共に使用される。このような回路は、浮遊ゲート装置のそれぞれの端子
に加えられる電圧を制御する手段と、プログラムされた後に装置の状態を読み出
す手段を含む。
【００４２】 図９乃至図１２は、本発明による、付随する制御回路を含むＥＥＰＲＯＭセル
構造内に結合されたアバランシュ／ツェナー浮遊ゲート装置の様々の実施の形態
を示す。本発明のこの観点の独特な特徴では、逆ブレークダウン、ホット・キャ
リア注入要素はセル構造の読出し経路の外側に設けられ、これにより、製造中に
不揮発性メモリ装置の特性のより大きな制御可能にする。
【００４３】 図９は、本発明の１つの観点により形成された不揮発性メモリセル構造２１０
の第１の実施の形態の概略図を示す。図１０は、図９のＥＥＰＲＯＭセル構造の
第１の実施の形態の断面図である。
【００４４】 構造２１０は、（配列）制御ゲートＡＣＧ、浮遊ゲートＦＧ、アバランシュ／
ツェナー・プログラム要素ＱW、読出しトランジスタＱr、及び検知トランジスタ
ＱCを含む。制御ゲートＡＣＧは、アバランシュ要素を浮遊ゲートから分離して
いる酸化物を横断する電界と容量的に結合することにより、浮遊ゲートから又は
へ選択的に電子又は正孔を加速するために使用される。
【００４５】 図９及び図１０に示されるように、検知トランジスタＱC及びアバランシュ要
素ＱWは浮遊ゲートＦＧを共有する。浮遊ゲートＦＧはキャパシタ２１１を介し
て配列制御ゲート（ＡＣＧ）電圧に容量的に結合される。アバランシュ／ツェナ
ー・プログラム要素ＱWは、浮遊ゲートＦＧを検知トランジスタＱCと共有し、そ
して第１アクティブ領域２１２と第２アクティブ領域２１３を含む。
【００４６】 検知トランジスタＱCはそのドレイン２１９を読出しトランジスタＱrのソース
２１７と共有する。読出しトランジスタＱrのゲート２１４は、ワード線ＷＬと
結合されている。読出しトランジスタＱrのドレインは読出し信号選択（積項）
ＰＴに接続され、一方、検知トランジスタＱCのソースは検知信号（積項ゲート
）ＰＴＧに接続されている。
【００４７】 アバランシュ／ツェナー要素ＱWは、ラナウイーラ等及び／又はハオ・フアン
グ等にる同時係属の米国特許出願０８／８７１，５８９に開示される、又は米国
特許第４，４９１，６５７号又はジャンクションを形成するいくつかの他の方法
を加えた上記した実施の形態に開示されるものと類似した構造を有することがで
きる。
【００４８】 図１０は、半導体基板３１０上に形成されたＥＥＰＲＯＭセル２１０の実施の
形態の例示的な断面を示す。シリコン基板３１０は、Ｐ型導電性のような第１導
電型を有する。ＥＥＰＲＯＭセル２１０は、半導体基板３１０内に形成された３
つの別個の要素を有する。すなわち、アバランシュ／ツェナー要素ＱW、検知ト
ランジスタＱC、及び読出しトランジスタＱrである。アバランシュ／ツェナー要
素ＱWは検知トランジスタＱCから第１絶縁領域１５０、半導体基板３１０内にま
た形成された、例えば、二酸化シリコン、により電気的に分離されている。
【００４９】 アバランシュ／ツェナー要素ＱＷは、全て基板内３１０に形成されその間にチ
ャンネル２３０が置かれた、第１不純物領域２１３及び第２不純物領域２１２を
有する。チャンネル２３０の上に酸化層２４０が存在する。酸化層２４０は、典
型的に、二酸化シリコンなどの絶縁材料からなり、約８０乃至１５０オングスト
ロームの厚さを有する。酸化層２４０は単一プロセス・ステップで堆積又は成長
（伝統的な酸化物堆積技術を使用して）される。
【００５０】 検知トランジスタＱCは、半導体基板３１０内に形成されたソース２２１及び
ドレイン２１９を有する。検知チャンネル２８０はソース２２１とドレイン２１
９との間に形成される。ソース２２１とドレイン２１９の導電性は第２の導電型
、例えば、Ｎ＋導電型である。チャンネル２８０上に約８０オングストロームの
厚さを有する酸化層２９０が存在する。上述したように、検知トンネル酸化層２
９０はまた、酸化層２４０と同時的に形成できる。検知トランジスタＱCのモー
ドに依存して（ディプリション又はエンハンスメント・モード）、ＥＥＰＲＯＭ
セル２１０を動作するための関連の電圧が調節される。１つの実施の形態では、
検知トランジスタＱCは、業界で普通に理解されているように、デイプリション
・モード・トランジスタである。別の実施の形態では、検知トランジスタＱCは
エンハンスメント・モード・トランジスタである（また、業界で普通に知られて
いる）。
【００５１】 読出しトランジスタＱrは検出トランジスタＱCと拡散領域２１９を共有する。
従って、拡散領域２１９は読出しトランジスタのソース及び検知トランジスタの
ドレインとして動作する。読出しトランジスタＱrはまた、第２の導電型、例え
ば、Ｎ＋導電型を有するドレイン２１５を有する。チャンネル２８５は、ソース
２１７及びドレイン２１５の間に配置される。読出しチャンネルの上に、二酸化
シリコンなどの絶縁材料から構成され、約２５−１５０オングストロームの厚さ
を有する酸化物２７５の層が存在する。読出しドレイン酸化物層２７５は酸化層
２９０と同じステップ、又は別のステップで形成できる。読出しソース２１７と
読出しドレイン２１５の間に読出しチャンネル２８５が存在する。読出しゲート
２１４は読出し酸化層２８５上に存在し、そして多結晶シリコン材料などの導電
性材料から構成される。
【００５２】 浮遊ゲートＦＧがプログラム要素酸化層２４０及び検知酸化層２９０の上に存
在する。浮遊ゲートＦＧはまた、多結晶シリコン材料などの導電性材料から形成
される。
【００５３】 図１１及び図１２は、それぞれ、図９及び図１０に関して上記した本発明の代
替的な実施の形態の概略図と断面図である。この実施の形態では、二重側（プロ
グラム／消去）プログラム・トランジスタＱW’が使用され、そして配列内の装
置と容易に結合ができるために基板３１０のｎウエル領域内に形成されて、浮遊
ゲートＦＧの充電及び放電のための別の機構を提供する。
【００５４】 図１２に示すように、ウエル３８０はＮ導電型などの第１導電型とは反対の第
２導電型を有する。これに対して、不純物領域２１３’及び２１２’は、例えば
Ｐ型導電性の第１導電型を有する。ウエル３８０内のＮ＋領域は、ワード書き込
み線（ＷＷＬ）などのＥＥＰＲＯＭセル２１０内の金属線への適当な電気的接点
を与える。
【００５５】 図１２にまた示されるように、本発明のさらに独特な観点は、図９乃至図１２
で説明された構成により可能となる。それは、ＥＥＰＲＯＭ２１０の特定の応用
に適するようにセルの逆ブレークダウン電圧を調整することができる、チャンネ
ル２３０’内に注入された選択的チャンネル注入領域３５０である。
【００５６】 ＥＥＰＲＯＭ２１０の要素ＱW、ＱC及びＱrは、ＥＥＰＲＯＭセル２１０を動
作し機能を制御するために、ある電気的線及びゲートに電気的に接続される。図
１２に示すように、ＷＢＬeは電気的にプログラム領域２１３に結合され、ＷＢ
ＬPは領域２１２に結合され、そしてＷＷＬはＮ＋ウエル３８０に結合される。
両構成（２１０，２１０’）は電圧（ＡＣＧ）を浮遊ゲート（ＦＧ）に容量的に
結合するのに使用される追加的キャパシタ２１１を共有する。配列制御ゲート（
ＡＣＧ）は浮遊ゲートＦＧへ容量的に結合される。積項ゲート（ＰＴＧ）は、検
知トランジスタＱCの検知ソース２２１に電気的に接続される。ワード線読み出
し（ＷＬ）は、読出しトランジスタＱｒの読出しゲート２１４に電気的に結合さ
れ、そして積項（ＰＴ）は読出しドレイン２１５へ電気的に結合される。図１２
に示されるＮウエル構成の顕著な利点は、セルＱWの配列中の他のセルに対する
隔離である。普通、プログラム撹乱を回避するために、プログラミング電圧に対
する厳しい制御が維持されなければならない。Ｎウエル内の各プログラム要素の
隔離は、各セルそれぞれの隔離のためにこの厳しい制御の必要性を減少する。
【００５７】 表１に前述した線に対する典型的な動作電圧が示される。
【００５８】 表１
【００５９】 米国特許第４，９２４，２７８号に開示されているセルと較べて、本発明のセ
ルは、そこに説明された技術ににより浮遊ゲート上に電子又は正孔を置くために
、上述した従来技術のアバランシュ／ツェナー注入能力を使用する。各要素の分
離された構成のため、トランジスタＱWのダイオード・ドーピング勾配が、セル
ＱWのアバランシュ・ブレークダウン電圧及びプログラミング電圧のスケーリン
グを現在既知のレベル下に制御するために選択できる。
【００６０】 本発明のさらに独特な観点において、プログラム電圧の減少は全ての浮遊ゲー
ト要素に対する酸化物の厚さを減少することができる。本発明のこの観点による
読出し経路とプログラム要素の分離はさらに、読出し及び検知要素に対して異な
る酸化物の使用を可能にする。
【００６１】 図１１−１２に示される装置においては、別のプログラム及び消去経路が使用
されている。従って、ソース領域が例えば書込み可能線（ＷＢＬe）に接続され
るが、ソース領域がプログラム可能線（ＷＢＬP）に接続されている。図１１−
１２に示される別のプログラム及び消去経路は本発明には必要とされないが、こ
の「バック・ツー・バック」ダイオードの使用はプログラム及び消去操作を分離
する利点を与えることを認識すべきである。
【００６２】 トランジスタＱW’はまた、本発明の範囲から逸脱することなく、ＮＭＯＳの
実施の形態及びＰＭＯＳの実施の形態のトランジスタＱWで形成できる。さらに
、数多くの伝統的な製造方法がチャンネル領域３５０のダイオード・ドーピング
勾配を調節するために適している。ＥＥＰＲＯＭ配列及びプログラミング方法 上述したように、ここに与えられたタイプのセルは典型的に、配列の中に設け
られ、いくつかのセルが金属又は基板内の拡散領域の形式の制御導体に結合され
る。配列が一部をなす集積回路装置の目的を達成するため、制御電圧がこれらの
導体に加えられる。
【００６３】 このような配列構造の１つの例が図１３に示されている。図１３は、本発明に
よる不揮発性メモリセル１２００、１３００、１４００、１５００の２ｘ２行列
１０００を示す。セル１２００は行列内の各セルの代表例であり、従って、セル
１３００、１４００及び１５００の構造は詳細に説明されないが、同様な部分に
は、セル１２００のそれら（１２ｘｘ）と類似した参照番号（１３ｘｘ，１４ｘ
ｘ，１５ｘｘ）で示すことにより容易に理解できる。セル１２００、１３００、
１４００、１５００はｐドープされた基板内のＮＭＯＳトランジスタの構成を参
照して以降、説明される。基板内の適切に形成されたウエル領域内のＰＭＯＳト
ランジスタの代替的な実施の形態が、当業者には容易に明らかである。
【００６４】 セル１２００はキャパシター１２００、浮遊ゲート・トランジスタ１２３０、
及びアバランシュ／ツェナー注入要素１２４０を含む。要素１２４０（要素１３
４０、１４４０、１５４０も同様に）は上述された又はフアング等、ハダッダ等
又はラナウイーラ等により開示されたアバランシュ／ツェナー形式の不揮発性メ
モリセルと等価な構成を有する。
【００６５】 要素１２４０は、第１プログラム線（ＷＢＬ）ｎ及びソース領域１２４４に結
合したドレイン領域１２４２と、領域１２４６の浮遊ゲート（ＦＧ）とを含む。
不揮発性浮遊ゲート・トランジスタ１２３０は、ソース１２３２と、ドレイン１
２３６と、ポイント１２３４に結合した浮遊ゲート（ＦＧ）を含む。浮遊ゲート
（ＦＧ）は共に制御ゲート・キャパシター１２２０と結合している。トランジス
タ１２３０は、セルの状態を検出するために使用される回路（図示しない読出し
回路など）のための検知要素を与える。トランジスタ１２３０のソース及びドレ
インは読出し回路へ結合されて、そして上述した又は既知のその他の方法により
電気的に結合される。
【００６６】 セル１２００及び３００は、それぞれ、キャパシタ１２２０及び１３２０に結
合された端子１２１０、１３１０において、第１共通配列制御ゲート（ＡＧＣ）
接続ＡＣＧnを共有する。同様に、本発明の新規な観点において各アバランシュ
注入ダイオード１２４０、１３４０は、第１の共通ワード線コネクタＷＷＬnを
共有する。
【００６７】 本発明の原理によれば、アバランシュ・セルの特別な構成及び浮遊ゲート・ト
ランジスタの構成は変えることができることが容易に認識される。
【００６８】 本発明によれば、それぞれの導体に加えられた電圧の例示的な適用において、
配列中の１つのセルのみ、この場合はセル１２００、がブレークダウン・モード
にあるアバランシュ注入ダイオードを有し、他の各セルはブレークダウン・モー
ドにないとし、６Ｖのブレークダウン状態を仮定する。ここで、６ボルトはアバ
ランシュ・ブレークダウン・モードの上にあり、一方、３ボルトは下にある。従
って、１つの実施の形態では、個別のセル上のＷＢＬが６に等しく、ＷＷＬがゼ
ロにひとしい時のみ、ゲート要素１２４０、１３４０、１４４０、１５４０はア
バランシュ・ブレークダウン・モードにある。選択されたセル（この例では、１
２００）は、ＡＣＧ上のバイアスに従い、＋Ｖe又は−Ｖpへ変化される（従って
、消去又はプログラムされる）。セル１３００及び１４００は、３ボルトのみの
印加電圧を有し、従って、アバランシュ・モードにない。セル１５００はＷＷＬ m 及びＷＢＬmの両方の上にゼロ・ボルトを有し、従って、ブレークダウン領域を
横断してゼロ電圧が存在する。
【００６９】 本発明の教示によれば、どんな数のセルも使用できることが理解される。
【００７０】 以上、説明した例示の実施の形態から当業者にとり本発明の多くの特徴と利点
が明らかである。本発明は特定の応用の特定の実施の形態に関して説明された。
特許請求の範囲により定義されここに開示された本発明の範囲の精神から逸脱す
ることなく、本発明に従い、本発明の数多くの修正及び変形ができることが当業
者には明らかである。
【図面の簡単な説明】
【図１Ａ】ツェナー・ブレークダウンに基づいたフラッシュＥＥＰＲＯＭセ
ルの平面図。
【図１Ｂ】従来技術の逆ブレークダウン・セルの断面図。
【図１Ｃ】図１Ａに示すツェナー・ブレークダウン・セル断面図。
【図２Ａ】従来技術の不揮発性メモリセルの概略図。
【図２Ｂ】従来技術による不揮発性メモリセルの断面図。
【図３Ａ】従来技術によるメモリセルのアバランシュ・プログラムのバイア
ス構成を示す図。
【図３Ｂ】従来技術によるメモリセルのアバランシュ消去のバイアス構成を
示す図。
【図４Ａ】従来技術による単一ポリ・メモリセルの概略図。
【図４Ｂ】図４Ａに示す単一ポリ・メモリセルに関連して使用される電圧を
示す表。
【図５】本発明により形成された不揮発性メモリセルと半導体基板の断面図
。
【図６】本発明により形成された不揮発性メモリセルと半導体基板の断面図
。
【図７】本発明により形成された不揮発性メモリセルと半導体基板の断面図
。
【図８Ａ】本発明による不揮発性メモリセル構造の別の実施の形態の概略図
。
【図８Ｂ】図８Ａの不揮発性メモリセルの実施の形態の断面図。
【図９】本発明の１つの実施の形態により構成されたメモリセルの概略図。
【図１０】図９の実施の形態の使用に適したメモリセルの断面図。
【図１１】本発明の第２の実施の形態により構成されたメモリセルの概略図
。
【図１２】図１０の実施の形態の使用に適したメモリセルの断面図。
【図１３】本発明によるメモリセルの２ｘ２行列の概略図。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ， ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，Ｌ Ｃ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ， ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，Ｔ Ｊ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ ，ＺＡ，ＺＷ (72)発明者 メータ サニル ディー アメリカ合衆国 カリフォルニア州 95129 サン ホセ オークトリー ドラ イヴ 1004 Ｆターム(参考） 5F083 EP02 EP23 EP64 ER04 ER05 ER11 ER22 ER29 5F101 BA01 BB05 BC05 BC06 BD06 BD15 BE05 BE06 【要約の続き】

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】不揮発性メモリセル構造であって、 浮遊ゲートと、 半導体基板の第１部分内に少なくとも部分的に形成され且つ浮遊ゲートの少な
    くとも一部の下の逆ブレークダウン注入要素と、 第１部分から隔離された半導体基板の第２部分内に少なくとも部分的に形成さ
    れ且つ浮遊ゲートの少なくとも一部の下の検知トランジスタと、 を備えた不揮発性メモリセル構造。
  2. 【請求項２】前記浮遊ゲートに容量的に結合した制御ゲートを、さらに含む
    請求項１に記載の構造。
  3. 【請求項３】検知トランジスタに接続され、半導体基板の第２部分に少なく
    とも部分的に形成された読出しトランジスタを、さらに含む請求項２に記載の構
    造。
  4. 【請求項４】逆ブレークダウン注入要素が、第１チャンネル領域で分離され
    た第１及び第２アクティブ領域を含み、全てが半導体基板の第１部分内に形成さ
    れ、そして前記浮遊ゲートが前記第１チャンネル領域上に位置する請求項２に記
    載の構造。
  5. 【請求項５】検知トランジスタが、第２チャンネル領域で分離された第３及
    び第４アクティブ領域を含み、全てが半導体基板の第２部分内に形成され、そし
    て前記浮遊ゲートが前記第２チャンネル領域上に位置する請求項４に記載の構造
    。
  6. 【請求項６】読出しトランジスタが、第３チャンネル領域で分離された第４
    及び第５アクティブ領域を含み、全てが半導体基板の第２部分内に形成されてい
    る請求項５に記載の構造。
  7. 【請求項７】第１ゲート酸化物が前記第１チャンネル領域上に存在し、そし
    て第２ゲート酸化物が前記第２チャンネル領域上に存在し、そして第３ゲート酸
    化物が前記第３チャンネル領域上に存在する請求項６に記載の構造。
  8. 【請求項８】第１及び第２ゲート酸化物が約６０Å乃至１６０Åの最小厚さ
    を有する請求項７に記載の構造。
  9. 【請求項９】第３ゲート酸化物が第１及び第２ゲート酸化物よりも小さい約
    ２５Å乃至１００Åの範囲内の厚さを有する請求項７に記載の構造。
  10. 【請求項１０】前記第１又は第２アクティブ領域の導電型とは反対導電型の
    不純物により形成された少なくとも１つの隣接領域が、前記第１又は第２アクテ
    ィブ領域の近くに設けられている請求項３に記載の構造。
  11. 【請求項１１】前記第１アクティブ領域及び前記第２アクティブ領域の各々
    の近くに少なくとも１つの前記隣接領域が設けられている請求項１０に記載の構
    造。
  12. 【請求項１２】基板が、第１導電型のバックグランド・ドーピング濃度を有
    し、 第２導電型のウエル領域が基板の第１部分に形成され、 第１及び第２アクティブ領域が、それぞれ、前記第１導電型の不純物により形
    成されたソース領域とドレイン領域とを含み、 前記ウエル領域が制御ゲートに接続されている請求項４に記載の構造。
  13. 【請求項１３】基板が、第１導電型のバックグランド・ドーピング濃度を有
    し、そして前記構造がさらに前記第１チャンネル領域内にチャンネル・ドーピン
    グを含み、注入が前記基板と同じ不純物型である請求項３に記載の構造。
  14. 【請求項１４】基板が、第１導電型のドーピング濃度を有し、 第２導電型のウエル領域が基板の第１部分に形成され、 第１及び第２アクティブ領域が、それぞれ、前記第１導電型の不純物により形
    成されたソース領域とドレイン領域とを含み、 前記ウエル領域が動作的に制御電圧に接続されていて、 前記構造がさらに前記第１チャンネル領域内にチャンネル・ドーピングを含み
    、注入が前記ウエルと同じ不純物型である請求項３に記載の構造。
  15. 【請求項１５】不揮発性メモリセル構造であって、 表面を有する半導体基板と、 浮遊ゲート構造と、 第１アクティブ領域、第２アクティブ領域、及び第１ゲート酸化物を含み、ゲ
    ート酸化物上にある浮遊ゲートの第１部分に動作的に結合された逆ブレークダウ
    ン注入要素と、 第１アクティブ領域、第２アクティブ領域及び第１ゲート酸化物から装置隔離
    により分離された第３アクティブ領域、第４アクティブ領域、及び第２ゲート酸
    化物を含み、そして浮遊ゲート構造の第２部分と動作的に結合した検知トランジ
    スタと、 第３アクティブ領域を有しそして前記第２アクティブ領域をソースとして共有
    し、及び第３ゲート酸化物と第３ゲート上にある制御ゲートとを有する読出しト
    ランジスタと、 を備えた不揮発性メモリセル構造。
  16. 【請求項１６】前記浮遊ゲートに容量的に結合した、制御ゲートをさらに含
    む請求項１５に記載の構造。
  17. 【請求項１７】第１ゲート酸化物が約６０Å乃至１６０Åの厚さを有する請
    求項１５に記載の構造。
  18. 【請求項１８】第２ゲート酸化物が前記第１ゲート酸化物の前記厚さを有す
    る請求項１７に記載の構造。
  19. 【請求項１９】第２ゲート酸化物が前記第１ゲート酸化物と異なる厚さを有
    し且つ約６０Å乃至１６０Åの範囲にある厚さを有する請求項１７に記載の構造
    。
  20. 【請求項２０】第３ゲート酸化物が第１ゲート酸化物よりも小さい約２５Å
    乃至１００Åの範囲内の厚さを有する請求項１６に記載の構造。
  21. 【請求項２１】前記第１及び第２アクティブ領域の導電型とは反対導電型の
    不純物により形成された少なくとも１つの隣接領域が、前記第１又は第２アクテ
    ィブ領域の近くに設けられている請求項１６に記載の構造。
  22. 【請求項２２】前記第１アクティブ領域及び前記第２アクティブ領域の各々
    の近くに少なくとも１つの前記隣接領域が設けられている請求項２１に記載の構
    造。
  23. 【請求項２３】基板が、第１導電型のドーピング濃度を有し、 第２導電型のウエル領域が基板の第１部分に形成され、 第１アクティブ及び第２アクティブ領域が、前記第１導電型の不純物により形
    成され、 前記ウエル領域が制御ゲートに接続されている請求項３に記載の構造。
  24. 【請求項２４】基板が、第１導電型のドーピング濃度を有し、そして前記構
    造がさらに前記第１チャンネル領域内にチャンネル注入を含み、この注入が前記
    基板と同じ不純物型である請求項１６に記載の構造。
  25. 【請求項２５】基板が、第１導電型のドーピング濃度を有し、 第２導電型のウエル領域が基板の第１部分に形成され、 第１及びアクティブ領域が、前記第１導電型の不純物により形成され、 前記ウエル領域が制御電圧に接続されていて、そして 前記構造がさらに前記第１チャンネル領域内にチャンネル注入を含み、この注
    入が前記ウエルと同じ不純物型である請求項１６に記載の構造。
  26. 【請求項２６】ＥＥＰＲＯＭ構造であって、 表面を有する第１導電型の半導体基板と、 前記基板の表面近くの基板内に形成された第１アクティブ領域及び第２アクテ
    ィブ領域を含む第１ブレークダウン要素と、 装置隔離により前記第１トランジスタから分離された、第２トランジスタと第
    ３トランジスタであり、第２トランジスタはソース及びドレイン領域を有し、第
    ３トランジスタは第２トランジスタのソース領域をそのドレイン領域として共有
    し、そしてソース領域を有するものである、前記第２トランジスタ及び第３トラ
    ンジスタと、 前記表面近くに配置され、前記表面とはゲート酸化層により分離された浮遊ゲ
    ートであって、浮遊ゲートは第１要素上にある第１部分とトランジスタ上にある
    少なくとも第２部分とを有するものである、前記浮遊ゲートと、 を備え、前記第１要素は第１又は第２アクティブ領域で発生された逆電圧ブレ
    ークダウン状態が、適当な電圧がゲートに加えられた時、浮遊ゲートに電子また
    は正孔を加えるように構成されているＥＥＰＲＯＭ構造。
  27. 【請求項２７】前記浮遊ゲートに容量的に結合された制御ゲートをさらに含
    む請求項２６に記載の構造。
  28. 【請求項２８】第１及び第２アクティブ領域が第１チャンネル領域により分
    離されていて、前記浮遊ゲートの前記第１部分が前記第１チャンネル領域上に位
    置され、そして前記チャンネル領域がチャンネル注入を含む請求項２６に記載の
    構造。
  29. 【請求項２９】ゲート酸化層が、浮遊ゲートの第１領域と第１及び第２アク
    ティブ領域の間に約６０乃至１６０Åの第１の厚さを有する請求項２５に記載の
    構造。
  30. 【請求項３０】ゲート酸化層が、浮遊ゲートの第２領域とソース及ドレイン
    領域の間に第１の厚さよりも薄い約６０乃至１６０Åの第２の厚さを有する請求
    項２５に記載の構造。
  31. 【請求項３１】ソース及びドレイン領域の導電型とは反対導電型の不純物に
    より形成された少なくとも１つの隣接領域が、前記ソース及びドレイン領域の近
    くに設けられている請求項２５に記載の構造。
  32. 【請求項３２】少なくとも１つの前記隣接領域が、前記第１又は第２アクテ
    ィブ領域の近くに設けられている請求項２５に記載の構造。
  33. 【請求項３３】基板の第１領域内に第２導電型のウエル領域が形成され、 第１ソース領域と第１ドレイン領域とが前記第１導電型の不純物から形成され
    、そして 前記ウエル領域が制御電圧に接続されている請求項２５に記載の構造。
  34. 【請求項３４】複数のメモリセルを含むメモリ配列であって、 複数の配列制御ゲート電圧導体と、 複数の書込みビット線導体と、 複数の積項ゲートと、 複数のワード線と、 複数の積項と、 メモリセルの配列であって、各セルが、 配列制御ゲートに結合した制御ゲートと、 制御ゲートに容量的に結合した浮遊ゲートと、 半導体基板の第１領域に少なくとも部分的に形成され、浮遊ゲートの少な
    くとも一部の下にあり、前記ワード・ビット線の１つに接続した第１アクティブ
    領域を有する逆ブレークダウン・ホット・キャリア注入要素と、 第１領域から隔離された半導体基板の第２領域に少なくとも部分的に形成され
    、浮遊ゲートの少なくとも一部の下にあり、前記複数の積項ゲート線の１つに接
    続したソース領域を有する検知トランジスタと、 半導体基板の第２領域に少なくとも部分的に形成され、検知トランジスタに接
    続され、前記複数の積項線の１つに接続したドレイン及び前記ワード線の１つに
    接続した制御ゲートを有する読出しトランジスタと、 を備えるメモリ配列。
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