JPH10335503A - 読み出し専用メモリ、メモリ、メモリセル、及びメモリセルのプログラミング方法 - Google Patents

読み出し専用メモリ、メモリ、メモリセル、及びメモリセルのプログラミング方法

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JPH10335503A
JPH10335503A JP11604198A JP11604198A JPH10335503A JP H10335503 A JPH10335503 A JP H10335503A JP 11604198 A JP11604198 A JP 11604198A JP 11604198 A JP11604198 A JP 11604198A JP H10335503 A JPH10335503 A JP H10335503A
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floating gate
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gate
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Abstract

(57)【要約】 【課題】 電気的に消去可能でかつプログラム可能な小
型の読み出し専用メモリを提供し、電気的に消去可能な
不揮発性メモリを提供する。 【解決手段】 本発明が提供する尺度を自由にできる不
揮発性メモリセルは、三重井戸内に形成された一つのセ
ルを含む。セレクトトランジスタは、横方向のバイポー
ラトランジスタ６２のエミッタとしても作用するソース
１３を備える。横方向のバイポーラトランジスタ６２
は、電荷インジェクタとして作用する。電荷インジェク
タは、プログラミングの際に浮動ゲート２２に基板の熱
い電子注入のための電子６０を供給する。セルの空乏／
反転領域２５は、センストランジスタのソース１３およ
びチャネル２５ａとの間の基板上にコントロールゲート
２７の延長としてコンデンサ５０を形成することによっ
て拡張される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に消去可能
でかつプログラム可能な読み出し専用メモリ、メモリ、
メモリセル、及びメモリセルのプログラミング方法に関
し、特に、電気的に消去可能な不揮発性メモリに関する
ものである。
【０００２】
【従来の技術】不揮発性メモリは、それに対する電力が
切られても、そこに記憶された情報を保持するという利
点がある。消去可能でプログラム可能なＲＯＭ（ＥＰＲ
ＯＭ（erasable programmable read only memory））、
電気的に消去可能でプログラム可能なＲＯＭ（ＥＥＰＲ
ＯＭ（electrically erasable and programmable reado
nly memory)）、およびフラッシュＥＥＰＲＯＭメモリ
（flash EEPROM memory）などの、いくつかの異ったタ
イプの不揮発性メモリが存在する。ＥＰＲＯＭは、光を
当てることによって消去可能であるが、浮動ゲートにチ
ャネル電子を注入させることによって電気的にプログラ
ム可能である。従来のＥＥＰＲＯＭは、同一のプログラ
ム可能機能を有するが、光によって消去し得る代りに、
電子トンネル現象によって消去およびプログラムされ
る。これによって、情報をこれらのメモリに記憶すれ
ば、その情報が電源が切られたときにも保持され、必要
ならば、適当な技術を使用してメモリを再プログラムす
るために消去が可能である。フラッシュＥＥＰＲＯＭ
は、ブロック消去され、一般的に通常のＥＥＰＲＯＭよ
りもより良い読み出しアクセス時間を与える。
【０００３】最近では、フラッシュメモリは可成りの人
気がある。例えば、フラッシュメモリは、速い更新が必
要とされるコードを記憶するのが望ましいとされる小型
制御装置、モデム、およびＳＭＡＲＴカードなどのため
の、オン−チップメモリを提供する際によく利用され
る。
【０００４】
【発明が解決しようとする課題】フラッシュメモリおよ
びＥＥＰＲＯＭは、密接に関係しているものの、多くの
場合、フラッシュメモリの方が好まれる。その理由は、
フラッシュメモリの方がセルがより小さく、より経済的
に製造することができるためである。しかしながら、フ
ラッシュメモリおよびＥＥＰＲＯＭは、しばしば非常に
類似したセル特性を有する。
【０００５】不揮発性メモリのセルは、小型制御装置な
どの、メモリセルで作動する論理デバイスと呼ばれる電
子的構成要素に一般的に使用されるトランジスタとは多
くの点において異っている。論理デバイスは、単一のゲ
ート電極を使用するトランジスタから構成される。不揮
発性メモリは通常、コントロール電極および浮動ゲート
電極と呼ばれる、２つのゲート電極を含んでいる。一つ
の電極は他の電極の上に位置する。この構造上の相違か
ら、不揮発性メモリと論理デバイスは異る処理によって
製作される。このため、処理の複雑さや製造コストが相
当に増大することもある。
【０００６】特にＥＥＰＲＯＭにおいては、通常、セル
を電気的にプログラムするには、セルに印加される相当
の電位が必要とされる。これらの電位によって、Ｎ+ 領
域から浮動ゲートへの電子のトンネル現象が誘導され
る。また通常のトランジスタ動作で必要とされるよりも
相当に大きな電圧をメモリセルに与えなければならない
という必要性から複雑さが増すこともある。
【０００７】産業において論理メモリおよび不揮発性メ
モリのための別々の加工技術の必要性が受け入れられる
ようになるとともに、当該産業における人々によって、
ＥＥＰＲＯＭをプログラムするには十分な電圧が必要で
あり、フラッシュＥＥＰＲＯＭをプログラムするには十
分な電流が必要であることが認められるようになった。
しかし、特別な加工技術の必要性、あるいは、比較的よ
り高いプログラム電圧やより高い電流の必要性のない、
電気的に消去可能でプログラム可能な不揮発性メモリに
対する相当な要求がなお存在する。
【０００８】さらに、従来のフラッシュＥＥＰＲＯＭに
おいては、通常、セルを電気的にプログラムするにはセ
ルに印加される高い電流が必要とされる。この電流の比
較的わずかな量がドレイン空乏層領域から浮動ゲートに
注入されることとなる。それゆえ、注入効率（例えば、
１０-6〜１０-9）が比較的低い。高電流が必要とされる
が、低電圧において動作する高電流ポンプを設計をしな
ければならないために、複雑さが増す。
【０００９】
【課題を解決するための手段】本発明は、上記課題を解
決し得る電気的に消去可能でプログラム可能な読み出し
専用メモリを提供する。この読み出し専用メモリは、浮
動ゲートと、チャネルと、ソースおよびドレインとを有
する検出トランジスタ（sensing transistor）を備え
る。バイポーラトランジスタは、チャネルを介して浮動
ゲートに基板の熱い電子（hot electron）を注入するこ
とによって浮動ゲート電極をプログラムするための電子
を供給するのに用いられる。バイポーラトランジスタ
は、そのコレクタが検出トランジスタのチャネルのバイ
アスされた空乏層領域となるように配置される。セレク
トトランジシタは、検出トランジスタに隣接するように
形成される。セレクトトランジシタのソースは、バイポ
ーラトランジスタのエミッタである。
【００１０】その他に、本発明は、上記課題を解決し得
るメモリセルを提供する。このメモリセルは、コントロ
ールゲート、浮動ゲート、基板内に形成されたソースお
よびドレインを有するセンストランジスタを備える。コ
ントロールゲートは浮動ゲート上に位置する。センスト
ランジスタは、基板内に空乏層領域を形成するために適
合させられる。コンデンサは、ソースおよびドレインの
間にセンストランジスタの浮動ゲートに隣接するように
形成される。コンデンサ下のチャネルは、センストラン
ジスタとセレクトトランジスタのチャネル領域とを接続
する。コンデンサには、コントロールゲートで形成され
た平板が含まれる。コンデンサは、センストランジスタ
によって形成された反転または空乏層領域を拡張するこ
とができる位置に配置される。
【００１１】さらに、本発明は、上記課題を解決し得る
他のメモリを提供する。このメモリは、基板上に、基板
内のチャネルを構成する浮動ゲートを備える。基板電子
のソース（供給源）は、浮動ゲートから横方向に間隔を
置いた位置にある。基板電子経路が、ソースとチャネル
との間のラインにＮ型にドープされた領域が全く介在す
ることなく、ソースからチャネルへの基板電子に対して
提供される。ある態様において、一つのコンデンサが、
浮動ゲートに隣接した、基板電子経路内の空乏層／反転
領域を形成するように、ソースおよび浮動ゲートの間に
形成される。他の態様では、メモリは、センストランジ
スタとセレクトトランジスタによって共有される、単一
ソースおよび単一ドレインを含んでよい。さらに他の態
様では、ソースと浮動ゲート下の基板領域との間の基板
内に激しくドープされた領域を形成させなくてよい。
【００１２】本発明は、上記問題を解決し得るさらに他
のメモリを提供する。このメモリは、基板内に形成され
たソースおよびドレインを備える。浮動ゲートは、ソー
スおよびドレインの間の基板上、ドレインに隣接するよ
うに形成される。コントロールゲートは、浮動ゲート上
に位置し、コントロールゲートの一部分は、浮動ゲート
とソースとの間の基板上に拡がる。トランジスタゲート
は、ソースに隣接するように、ソースおよびコントロー
ルゲート部分との間に位置する。ソースおよびドレイン
は、浮動ゲートおよびトランジスタの両方に対するソー
スおよびドレインとして作用するように配置される。
【００１３】また、本発明は、上記問題を解決し得るよ
うな、メモリをプログラミングするための方法を提供す
る。この方法は、コントロールゲートおよび浮動ゲート
を有するセンストランジスタに対して間隔を置いた位置
にあるソースから基板電子を供給するステップを有す
る。また、浮動ゲートおよび下層のチャネルの下に空乏
層領域が生成される。基板電子は、基板表面に実質的に
平行なソースからチャネルへのライン内にＮ型にドープ
された領域が全く介在することなく、ソースからチャネ
ルへの経路に沿ってチャネルに供給される。ある態様に
おいて、空乏層領域は、浮動ゲートの下の領域を越え
て、基板電子のソースに向けて横方向に拡張される。
【００１４】以上の他に、本発明は、上記問題を解決し
得る他のメモリセルを提供する。このメモリセルは、基
板内でお互いに間隔を置いて離れるソースおよびドレイ
ンを有する。また、浮動ゲートおよびトランジスタゲー
トが、ソースおよびドレインとの間の基板上に配置され
る。基板内に反転領域を形成するでディバイスが、トラ
ンジスタゲートと浮動ゲートとの間に位置する。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。ただし、いくつか図面にお
いて、類似する構成要素には同一符号が付されている。
図１に示されるメモリセル１０は、センストランジスタ
（sense transistor）１２とセレクトトランジスタ（se
lect transistor)１４を備える（図２参照）。この構造
は、電気的に絶縁された浮動ゲート２２が半導体層上に
位置する形で好ましく構成される。
【００１６】セル１０ａ〜１０ｄの各々について、セレ
クトトランジスタ１４のソース１３は、ソースノード
（ソース節点）５６によって制御される。セレクトトラ
ンジスタのゲート１１は、セレクトノード５１によって
制御される。センストランジスタ１２のコントロールゲ
ート２７は、コントロールノード（コントロール節点）
５７によって制御される。センストランジスタ１２のド
レイン１６は、ドレインノード（ドレイン節点）５５に
結合される。
【００１７】図２に示された、セル１０を実現するため
のレイアウトには、コントロールゲート１７が含まれ
る。コントロールゲート１７は、センストランジスタ１
２のドレイン１６とセレクトトランジスタ１４のソース
１３とによって境界付けられる活動領域１８にわたって
拡がる。セレクトゲート１１は、コントロールゲート１
７に平行かつその直下にも拡がり、コントロールゲート
１７の端と領域１５ａとを境界付ける。コントロールゲ
ート１７は、セレクトゲート１１およびセンスゲート１
２に対して非自己整列的でよい。浮動ゲート２２は、活
動領域１８上であって、コントロールゲート１７下の絶
縁層中にも配置される。
【００１８】ドレイン１６は、図２に示されたように、
ドレイン拡散領域１６に接続する接触子５５を含んでよ
い。ソースノード５６も接触子によって実現される。
【００１９】センストランジスタ１２とセレクトトラン
ジスタ１４との関係は、図３に示されている。浮動ゲー
ト２２は、ドレイン１６およびソース１３を有するトラ
ンジスタの部分を形成する。同様に、セレクトゲート１
１は、ソース１３およびドレイン１６の間の、トランジ
スタの他の部分を形成する。セレクトトランジスタ１４
はチャネル２４を有し、センストランジスタ１２はチャ
ネル２５ａを有する。コントロールゲート２７は、その
チャネルが１５ａであるコンデンサ平板を形成する。セ
レクトゲート１４、浮動ゲート２２、およびコントロー
ルゲート２７は、ソース１３およびドレイン１６を備え
たトランジスタのゲートを形成する。
【００２０】図示された態様において、チャネル２５ａ
とチャネル２４はＰ型半導体素材であり、Ｐ型井戸（P-
well）２８の部分をなす。Ｐ型井戸２８は順番にＮ型井
戸２９内に形成される。最後に、Ｎ型井戸２９はＰ型基
板３８内に形成される。Ｐ型井戸は、符号７０に示され
ているようにバイアスしてよく、Ｎ型井戸（N-well）２
９は、符号７２に示されているようにバイアスしてよ
い。
【００２１】コンデンサ５０は、コントロールゲート２
７がセレクトゲート１１と浮動ゲート２２の間の基板領
域１５ａにかぶさるところに形成される。コンデンサ５
０は、領域１５ａの空乏／反転を制御して、センストラ
ンジスタ１２によって形成される空乏／反転領域２５を
拡張する。コンデンサ５０は、プログラミングと読み出
し動作の間に作用する。読み出し動作において、コンデ
ンサ５０は、反転領域を形成させることによって、セン
ストランジスタ１２およびセレクトトランジスタ１４の
チャネルの橋渡しを行う。反転領域が領域１５ａの下に
形成されるとき、センスおよびセレクトトランジスタ１
２、１４が接続される。
【００２２】浮動ゲート２２は、チャネル２５ａとの相
互作用によってトンネリングコンデンサ３３を形成す
る。トンネル酸化物３０は、浮動ゲート２２をチャネル
２５ａから絶縁する。同様に、結合コンデンサ３２の一
部をなす混合重合誘電体酸化物（interpoly dielectric
oxide）４０は、浮動ゲート２２をコントロールゲート
２７から絶縁する。最後に、コントロールゲート２７
は、酸化物５１によって領域１５ａから絶縁される。同
じように、セレクトトランジスタ１４は、トンネル酸化
物３０と同じ厚みのゲート酸化物５２を有する。
【００２３】セレクトゲート１１上にコントロールゲー
ト２７がかぶさっているのは、処理の便宜のためであ
る。同様に、コントロールゲート２７は、ドレイン１６
にかぶさるように示されているが、これも単に処理の便
宜のためである。コントロールゲート２７は、センスト
ランジスタ１２またはセレクトトランジスタ１４に対し
て自己整列的にする必要はない。
【００２４】セル１０は、プログラムミングについては
基板の熱い電子の高効率的な注入を使用し、消去につい
てはファウラ・ノルドハイムのトンネリング現象を使用
する、フラッシュＥＥＰＲＯＭとして説明してよい。基
板の熱い電子の注入処理は、応用物理学ジャーナルの第
４８巻（１９９７年）の第２８６ページに記載された
「シリコンから二酸化シリコン内への熱い電子の放出確
率と題された、ニン、オズバーン、およびユー氏らによ
る論文と、電子デバイスに関するＩＥＥＥトランザクシ
ョンＥＤ−３１巻第７号（１９８４年７月）の第９３４
ページに記載された、「基板の熱い電子注入ＥＰＲＯ
Ｍ」と題された、アイタン、マクレアリ、アムラニ、お
よびシャピア氏らによる論文と、ＩＥＤＭ（１９８９
年）の第２６３ページに記載された「バンドからバンド
へのトンネリングによって誘導された熱い電子の注入：
不揮発性メモリデバイスのための新たなプログラミング
機構」と題された、チェン、カヤ、およびパターソン氏
らによる論文と、ＩＥＤＭ（１９９５年）の第２８３ペ
ージに記載された「基板電流によって誘導された熱い電
子(SCIHE) 注入：フラッシュメモリのための新たな収束
スキーム」と題された、フー、ケンケ、ベナジー氏らに
よる論文に記載されている。詳細に関しては、これらの
文献を参照すれば明かとなるであろう。
【００２５】プログラミングは、基板の熱い熱電子の効
率的な注入によってなされる。図３に示されているよう
に、符号６０の矢印で示された基板電子は、センストラ
ンジスタ１２のチャネル２５ａからセレクトトランジス
タ１４のチャネル２４およびコンデンサ５０の下の領域
１５ａによって隔てられたソース１３を順方向バイアス
することによって生成される。基板電子６０のいくらか
は、チャネル２４直下の領域を通って、センストランジ
スタ１２直下のチャネル領域２５ａへと拡散する。
【００２６】プログラムされることを必要とするセルに
対して、チャネル領域２５ａは空乏層領域２５が形成さ
れるようにバイアスされる。空乏層領域２５は、符号１
５で示されているように、コンデンサ５０の作用によっ
てコンデンサ５０下に拡張される。電子が空乏層領域２
５に到達すると、その電子は電界Ｖcsによって加速すさ
れる。なお、電界Ｖcsは、チャネル電位２５ａの電位
（表面反転層領域の電位）とＰ型井戸２８の電位との電
位差である。これらの電子のいくらかは、十分なエネル
ギを取得し、酸化物バリアの有効高さの電位を越えて、
浮動ゲート２２に注入される。
【００２７】プログラムされることを必要としないセル
に対して、チャネルからＰ型井戸２８への電位は、酸化
物バリアの有効高さ未満である。こうした場合、電子
は、バリアの高さを克服するだけの十分なエネルギを取
得せず、浮動ゲート２２に注入されることはない。
【００２８】Ｎ+ 型ドープ領域１３、セレクトトランジ
スタ１４の下のＰ型領域２４、センストランジスタ１２
のチャネル２５ａ、およびコンデンサ５０の下の空乏層
領域１５は、横向きのバイポーラトランジスタ６２を形
成する。バイポーラトランジスタ６２のエミッタ（ソー
ス１３）は、電荷インジェクタとして作用し、基板電子
をソース拡散領域から浮動ゲート２２の下のバイアスさ
れた空乏層領域へと注入する。拡散領域１３をエミッタ
とし、チャネル２４をベースとすれば、コレクタはバイ
アスされた（領域１５を含む）空乏層領域２５となる。
チャネル領域２５ａは読み出しの間、センストランジス
タ１２のチャネルとして作用し、センストランジスタ１
２の下のバイアスされた空乏層領域２５はプログラミン
グの間、バイポーラトランジスタ６２のコレクタとして
作用するので、小型のセル設計が実現される。
【００２９】基板の熱い電子注入の効率は、多数の特性
に依存する。空乏層領域２５につき議論すると、電子
は、格子フォノン散乱を伴って、ある電子平均自由行路
で空乏層領域２５にわたって散乱する。これらの電子の
いくらかは、それほど散乱されることなく、バリアの有
効高さを克服するのに十分なエネルギを取得するととも
に、浮動ゲート２２へ注入される。いくつかの電子は、
障壁の有効高さ未満のエネルギしか取得せず、浮動ゲー
ト２２に注入されることはない。注入効率はドーピング
濃度およびチャネル・Ｐ型井戸間の電位であるＶcsに強
く依存する。
【００３０】セル１０はＮ型井戸２９に埋め込まれたＰ
型井戸２８内に位置しているので、プログラミングの
間、浮動ゲート２２は結合コンデンサ３２を介して、コ
ントロールゲート２７を、７〜１４ボルトの範囲のＶpp
に上昇させることによって、より高い電圧に容量性的に
結合する。浮動ゲート２２が低いドレインバイアスにお
いて獲得する電圧は、コントロールゲート２７とＰ型井
戸２８とドレイン１６がアース電位にあるときの浮動ゲ
ート２２上の電圧と、コントロールゲート２７上の電圧
をＲ倍（ただし、Ｒは結合比率）した値との和に近似的
に依存する。結合比率Ｒは、一次近似的に、結合コンデ
ンサ３２の容量とトンネリングコンデンサ３３の容量の
和でコンデンサ３２の容量を割った値に等しい。
【００３１】セレクトトランジスタ１４がオフであると
き、センストランジスタのドレイン１６の電位は供給電
位Ｖccに近いか、それよりも高くなるように絞ることが
できる。セレクトトランジスタ１４がオフであるので、
ノード５１の電位はチャネル２５ａの電位に追従する。
チャネル領域２５ａの表面反転領域の電位である、チャ
ネル２５ａの電位は以下のように設定される。浮動ゲー
ト２２の電位（Ｖfg）がドレイン１６の電位より高い一
つのしきい値電圧であるとき、チャネル電位はドレイン
の電位と同一である。一方、浮動ゲート２２の電位がド
レイン１６の電位とセンストランジスタ１２のしきい値
電圧の和よりも小さいとき、チャネル電位は浮動ゲート
２２の電圧とセンストランジスタ１２のしきい値電圧と
の差となる。
【００３２】Ｐ型井戸の電位は、Ｐ型井戸２８に印加さ
れる電圧７０である。Ｐ型井戸はＮ型井戸２９に埋め込
まれるるとともに、Ｎ型井戸は近似的にＶssまたはそれ
よりも高い電圧７０に設定されるために、Ｐ型井戸の電
位ＶＰを負、一般的には−１ボルトから−２ボルトにす
ることが可能である。さらに、それは通常、酸化物バリ
アの有効高さ未満で、いかなる電位外乱問題も回避され
る。
【００３３】チャネル領域２５ａの電位とＰ型井戸２８
の電位（Ｖp ）７０との電位差は、空乏層領域２５にわ
たる電圧である。プログラムすべきセルに対して、ドレ
イン１６の電圧は、一般的にＶcc近くまで高められる。
センストランジスタ１２およびコンデンサ５０の直下に
あるチャネル２５ａおよび２４内の空乏層領域２５がチ
ャネル電位からＰ型井戸２８の電位７０を差し引いた値
に等しい電位降下を伴って形成される。
【００３４】プログラムされないセルに対して、ドレイ
ン１６の電圧７４は、ゼロボルト（Ｖss）に設定され
る。そのとき、空乏層領域２５にわたる電圧降下は、一
般的に酸化物バリアの有効高さ未満のＶp の絶対値に等
しい。
【００３５】セル１０の消去は、浮動ゲート２２からチ
ャネル２５ａおよびドレイン拡散１６へのファウラ・ノ
ルドハイムのトンネリング現象によって実現される。消
去の間、コントロールゲート２７は、例えば−７〜−１
５ボルトまでの負の電圧に絞られる。ドレイン拡散１
６、Ｐ型井戸２８、およびＮ型井戸２９に関して、それ
らはＶcc近くまたはそれよりも高い正の電位にバイアス
される。Ｖccは使用される特定の技術によって決定され
る。例えば、現在の技術では、それを５．０〜２．５ボ
ルトまでとすることができる。これによって、Ｎ+ 拡散
１６とＰ型井戸２８の間の接合を横切る電界が減少す
る。減少した電界によって、浮動ゲート２２下のゲート
酸化物内に捕捉されている熱いホール（hot hole）の加
速が抑制される。
【００３６】ドレイン１６は、ゲート誘導ドレイン漏れ
（ＧＩＤＬ）が問題となる程度まで、Ｐ型井戸２８より
も高い電圧にバイアスされないことが好ましい。現在の
技術では、このことはドレインバイアス１６がＰ型井戸
バイアスよりも約１ボルト分も高くは成りえないことを
意味している。加えて、もしドレイン１６のバイアスが
Ｐ型井戸２８のバイアスを大きく越える場合、横方向の
接合電界加速が原因となって、セレクトゲート酸化物５
２内に熱いホールが捕捉されることもある。
【００３７】Ｐ型井戸２８がＮ型井戸２９内に埋め込ま
れているために、Ｐ型井戸２８に正電圧を印加できる可
能性が生じる。Ｐ型井戸２８の電圧は、Ｐ型井戸／Ｎ型
井戸の順方向バイアスを回避するために、Ｎ型井戸２９
の電位以下であることが好ましい。こうして、Ｐ型井戸
２８、Ｎ型井戸２９およびドレイン１６に正電圧Ｖcc、
またはそれよりも高い電圧を印加することによって、ド
レイン１６の電圧をＶcc以上に上昇させつつも、ＧＩＤ
Ｌによって誘導される熱いホールの捕捉を消滅させるこ
とができる。
【００３８】コンデンサ３３にわたる電圧は、一方の浮
動ゲート２２の電位と拡散領域１６およびＰ型井戸２８
の電位との電位差である。この電位差が８〜１０ボルト
を超過するとき、十分なトンネリング電流が生成され、
浮動ゲート２２を数ミリ秒から数秒の時間枠内で負の電
位まで消去させるこが可能である。ただし、これはトン
ネリング酸化物３０の厚みに依存する。
【００３９】電子は、ドレイン領域１６までトンネルす
る（ドレイン消去）。トンネリング電流は、浮動ゲート
２２からドレイン１６までの電圧に依存する。
【００４０】セル１０のプログラミング状態を読み出す
には、以下のようにすればよい。浮動ゲート２２は、コ
ントロールゲート２７を２．５〜５ボルトまでの正電位
に絞ることによって、容量性的により高い電位に結合さ
れる。浮動ゲート２２は、コントロールゲート２７がア
ースに保持されたときの浮動ゲート２２の電位と、コン
トロールゲート２７上の電位に結合比率Ｒを掛けた値の
和に等しいものとして計算することができる電位Ｖfgに
結合される。
【００４１】読み出し中のドレイン１６の電位は、２ボ
ルト未満の電圧に制限される。これによって、読み出し
外乱が回避される。
【００４２】読み出されるべく選択されたセルに対し
て、セレクトゲート１１はＶccに絞られ、そしてソース
１３はアースに絞られる。選択されないセレクトゲート
１１もアースに絞られる。
【００４３】これらの電位が選択されたセルに印加され
るとき、電流がセンストランジスタ１２を通って流れ
る。この電流は、その後、図外の電流センス増幅器に送
られる。浮動ゲート２２上の電圧がセンストランジスタ
１２上のしきい値電圧よりも大きくなる場合には、おそ
らく２０マイクロアンペアよりも大きな、より高い電流
が伝導状態として検出される。浮動ゲート２２の電位が
しきい値電圧未満となるとき、例えば１マイクロアンペ
ア以下の、より低い電流が流れ、非伝導状態が検出され
る。
【００４４】検出された伝導状態を１状態と呼ぶことが
でき、また非伝導状態を０状態と呼ぶことができる。
【００４５】セルのプログラミング、読み出し、および
消去動作は、実施態様の一例として、以下の表のように
まとめることができる。
【００４６】
【表１】
【００４７】Ｖs は、数十ナノアンプから数十ミリアン
プの範囲にある注入電流レベルによって設定されたノー
ド電圧であるが、必要なプログラミング速度要求に依存
する。プログラミング速度は一般的に数十ミリ秒から数
十マイクロ秒がよい。Ｖbiasは、Ｖssになり得るＰ型井
戸２８上のバイアスであり、あるいは、それは注入効率
を高めるために−１〜−２ボルトに絞られ得る。
【００４８】コントロールゲート５７をバイアスするた
めの電位とＰ型井戸２８を負にバイアスするための電位
とから成る２つの負のバイアス電位を生成するための適
当なオンチップ回路は、アディソン・ウェズリー社から
（１９８５年１２月に）出版されたグラッサーおよびド
バープール氏らによって著された「ＶＬＳＩ回路の設計
および解析」と題された著書の第３０１〜３２９ページ
の記載に見出すことができる。詳細に関してはこの著書
を参照することにより明かとなるであろう。なお、Ｖss
は外部アース電位である。
【００４９】セル１０は単一素子として使用してもよい
が、図１に示されているように、それをアレイ(array)
として結合させることも可能である。アレイにおいて、
複数のセル１０、１０ａ、１０ｂ、１０ｃ、１０ｄが図
示されている。ソースノード１３は、同一横列にある個
々のセルのソースノードのすべてを単一ノード５６とし
て結合させることによって形成される。コントロールノ
ード１７は、同一横列にある個々のセルのコントロール
ノードのすべてを単一ノード５７として結合させること
によって形成される。セレクトゲートノード１１は、同
一横列にある個々のセルのセレクトゲートノードのすべ
てを単一ノード５１として結合させることによって形成
される。同様に、ドレインノード１６は、同一縦列にあ
る個々のセルのドレインノードのすべてを単一ノード５
５として結合させることによって形成される。ドレイン
ノードは、図外のセンス増幅器に導かれる。
【００５０】アレイにおけるセルは、二重重合単一金属
ＣＭＯＳ処理（double poly, single metal CMOS proce
ss）などの従来の処理技術を使用することによって形成
してよい。本明細においてすでに記載した例示パラメー
タ集合によって、Ｖcc電位が１．８ボルトの０．２５μ
ｍまたはそれよりも低い特徴サイズが完成する。本技術
によれば、電圧をより低下させ、特徴サイズをより小さ
くすることが許されるが、パラメータはそれに応じて大
きさが比例する。
【００５１】出発となる基板素材は一般的に、例えば１
０〜２０オーム・ｃｍの抵抗率を有する、Ｐ型（１０
０）シリコンである。Ｐ型井戸２８は、いわゆる三重井
戸処理(triple well process) において、Ｎ型井戸２９
内に埋め込まれる。Ｐ型井戸２８は、例えば立方センチ
あたり１×１０16〜５×１０16個の原子の範囲にある平
均ドーピング濃度で、一般的に例えば２〜４μｍの深さ
を有する。
【００５２】Ｎ型井戸２９は、一般的に例えば４〜８μ
ｍの深さを有する。ドーピング濃度は立方センチあたり
４×１０15から１×１０16個の原子の範囲にあるとして
よい。三重井戸は、Ｎ型井戸２９をカウンタドーピング
するＰ型井戸２８によって形成される。
【００５３】三重井戸における素子の形成は、以下のよ
うに行われる。Ｎ型井戸２９の植え込み(implant) は、
例えば、立方センチあたり１〜１．５×１０13個の原子
の照射量（投与量）で、１６０〜約１００ｋｅｖまでの
エネルギを有する燐（Ｐ31）を使ってなされる。Ｎ型井
戸２９の植え込みは、１１２５〜１１５０℃において一
般的に６〜１２時間としてよい高温ステップを使って行
われる。その後、Ｎ型井戸２９は、Ｐ型井戸２８の植え
込みによってカウンタドープされる。Ｐ型井戸２８の植
え込みに対する一般的な照射量（投与量）は、ボロン
（Ｂ11）といった種を使用して、３０〜１８０ｋｅｖの
エネルギで、立方センチあたり１．５〜２．５×１０13
個の原子とすることができる。Ｎ型井戸２９およびＰ型
井戸２８は、その後、一般的に６〜１２時間、１１２５
〜１１５０℃の状態で行われる。このステップによっ
て、井戸が望ましいドーピング濃度と深さになる。
【００５４】井戸形成の後、標準的な論理電界酸化物の
形成とチャネルストップのステップが適用される。電界
酸化物の厚みと植え込み投与量が調節され、プログラミ
ングと消去に対するＶppレベルと論理処理能によって決
定される、７〜１４ボルトの電界しきい値が実現され
る。この形成の後、メモリセルの植え込みを実行してよ
い。例えば、防食用酸化物(sacrificial oxide) を介し
て、立方センチあたり１．５〜３×１０13個の原子の照
射量を３０〜５０ｋｅｖのエネルギでＢ11の植え込みを
行ってよい。その後、ゲート酸化物５２とトンネル酸化
物３０が形成される。例えば、８５〜１００オングスト
ロームのドライ酸化物をウエハを横断するように成長せ
さてよい。ドライ酸化物は、例えば、９７５〜１０００
℃の焼きなましの前に部分酸素の中で９００℃で成長さ
せる。
【００５５】その後、浮動ゲート２２を、酸化物４０が
成長した後にポリシリコン、ケイ化物、または金属から
形成してよい。ポリシリコンが使用される場合、それを
１６００オングストロームの厚さの、８７０〜１０００
℃でドープされたＰＯＣＬ３とすることができる。混合
重合誘電体は酸化物−窒化物−酸化物サンドウイッチ
（ＯＮＯ）から形成され、下層酸化物は６０〜８０オン
グストロームの厚さを有し、窒化物は９０〜１８０オン
グストロームの厚さを有し、上層酸化物は３０〜４０オ
ングストロームの厚さを有する。１２５〜２００オング
ストロームのゲート酸化物をコンデンサ５０の下の酸化
物となるように成長させてよい。
【００５６】浮動ゲートおよびセレクトゲートが構成さ
れた後、Ｎ+ 植え込みがセレクトトランジスタ１４のソ
ースとセンストランジスタ１２のドレインに対して行わ
れる。上記２つのゲートの間で、Ｎ+ 植え込みが、コン
デンサ５０の平板の下の領域に入り込まないようにブロ
ックされる。Ｎ+ 植え込みは、例えば立方センチあたり
１．０〜３×１０14個の原子の照射量でかつ６０ｋｅｖ
のエネルギの燐を使った後、立方センチあたり２．５〜
４．５×１０15個の原子の照射量でかつ６０ｋｅｖの砒
素を使って行うことができる。また、軽くドープされた
ドレイン（ＬＤＤ）技術を使用して、ソースおよびドレ
インを形成することも可能である。
【００５７】その後、必要ならば、コントロールゲート
のポリシリコン（ｐｏｌｙ２）を堆積かつケイ素化して
もよい。ゲートは標準的な技術を使用してパターン化さ
れ、構成される。コントロールゲートは、センスゲート
およびセレクトゲートに対して自己整列的でない。
【００５８】これらのコンデンサおよびトランジスタが
完成されると、接触および相互接続のための次に続くす
べての処理が、標準的な論理後部処理(logic rear end
processing) の後に行われる。
【００５９】多数のパラメータとレベルが上記説明の中
で与えられたが、当業者であればこれらのパラメータや
レベルは、実質的に説明目的のためのものであることが
理解できよう。例えば、ドープされた接合部の導電型や
バイアス極性を逆転させて、基板の熱いホール注入を使
用してセル構造を実現してもよい。また、特許請求の範
囲の要件内のあらゆる変更や変形は、本発明の真の精神
と範囲に包含されるものである。
【００６０】
【発明の効果】以上の如く、本発明によれば、電気的に
消去可能でかつプログラム可能な小型の読み出し専用メ
モリを提供することができ、特に電気的に消去可能な不
揮発性メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の一態様におけるアレイ配置を説
明するための略図である。
【図２】図１に示された実施態様における一つのセルの
半導体構成のレイアウトを示す拡大平面図である。
【図３】図２における３−３ラインに沿った切断面図で
ある。
【符号の説明】
１０、１０ａ〜ｄ メモリセル １１ セレクトゲート １２ センストランジスタ １３ ソース １４ セレクトトランジスタ １５、２５ 空乏／反転領域 １５ａ、２４、２５ａ チャネル １６ ドレイン １７ コントロールゲート ２２ 浮動ゲート ２７ コントロールゲート ３０、４０、５１、５２ 酸化物 ３２ 結合コンデンサ ３３ トンネリングコンデンサ ５０ コンデンサ ６０ 基板電子 ６２ バイポーラトランジスタ ７０、７２、７４ バイアス

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 電気的に消去可能でかつプログラム可能
    な読み出し専用のメモリにおいて、（ａ） 浮動ゲー
    ト、チャネル、ソースおよびドレインを有する検出トラ
    ンジスタと、（ｂ） 前記チャネルを介して前記浮動ゲ
    ートに基板の熱いキャリアを注入することによって、前
    記浮動ゲートをプログラムする際の電子を供給するよう
    に適合させられ、そのコレクタが前記検出トランジスタ
    の前記チャネル下のバイアスされた空乏層領域となるよ
    うにも配置されたバイポーラトランジスタと、（ｃ）
    前記検出トランジスタに隣接するように形成され、その
    ソースが前記バイポーラトランジスタのエミッタである
    セレクトトランジスタと、をそれぞれ具備することを特
    徴とする読み出し専用メモリ。
  2. 【請求項２】 コントロールゲートが、前記セレクトト
    ランジスタのゲートおよび前記検出トランジスタの前記
    浮動ゲートとの両方のゲート上に拡がるように構成され
    たことを特徴とする請求項１に記載の読み出し専用メモ
    リ。
  3. 【請求項３】 コントロールゲートが、前記検出トラン
    ジスタに隣接するコンデンサを形成していることを特徴
    とする請求項１に記載の読み出し専用メモリ。
  4. 【請求項４】 第３のトランジスタが、前記セレクトト
    ランジスタと前記検出トランジスタとの間にあることを
    特徴とする請求項３に記載の読み出し専用メモリ。
  5. 【請求項５】（ａ） 浮動ゲートと、前記浮動ゲートの
    上に位置するコントロールゲートと、 基板内に形成されたソースおよびドレインとを有すると
    ともに、前記基板内の空乏層領域を形成するように適合
    されたセンストランジスタと、（ｂ） 前記ソースとド
    レインとの間において前記センストランジスタの浮動ゲ
    ートに隣接するように形成され、前記コントロールゲー
    トから形成された平板を有するとともに、前記センスト
    ランジスタによって形成された空乏／反転領域を拡張す
    るように配置されたコンデンサと、をそれぞれ具備する
    ことを特徴とするメモリセル。
  6. 【請求項６】 セレクトトランジスタを備え、前記コン
    デンサが前記セレクトトランジスタと前記センストラン
    ジスタとの間に形成されたことを特徴とする請求項５に
    記載のメモリセル。
  7. 【請求項７】 前記セレクトトランジスタのソース、前
    記セレクトトランジスタのチャネル、および前記センス
    トランジスタのチャネル下のバイアスされた空乏層領域
    とで形成されたバイポーラトランジスタを備えたことを
    特徴とする請求項６に記載のメモリセル。
  8. 【請求項８】 Ｐ型井戸が負にバイアスされるととも
    に、前記センストランジスタと前記セレクトトランジス
    タがｎチャネルのトランジスタであることを特徴とする
    請求項７に記載のメモリセル。
  9. 【請求項９】 セレクトトランジスタを備え、前記セン
    ストランジスタと前記セレクトトランジスタが単一のソ
    ースおよび単一のドレインを有するとともに、前記コン
    デンサが前記セレクトトランジスタのチャネルと前記セ
    ンストランジスタのチャネルを橋渡しするように配置さ
    れたことを特徴とする請求項５に記載のメモリセル。
  10. 【請求項１０】（ａ） 基板内のチャネルを構成する該
    基板上の浮動ゲートと、（ｂ） 前記浮動ゲートから横
    方向に間隔を置いた位置にある基板電子のソースと、
    （ｃ） 前記ソースと前記チャネルとの間のラインにＮ
    型にドープされた領域が全く介在しない、前記ソースか
    ら前記チャネルへの、基板電子のための基板電子経路
    と、をそれぞれ具備することを特徴とするメモリ。
  11. 【請求項１１】 前記基板電子経路内に、前記浮動ゲー
    トに隣接するように空乏／反転領域を形成するための、
    前記ソースと前記浮動ゲートとの間に形成されたコンデ
    ンサを備えたことを特徴とする請求項１０に記載のメモ
    リ。
  12. 【請求項１２】 前記コンデンサは、前記基板上でかつ
    前記浮動ゲート上に拡がるコントロールゲート電極によ
    って形成されたことを特徴とする請求項１１に記載のメ
    モリ。
  13. 【請求項１３】 前記コンデンサと前記ソースとの間に
    配置されたゲートを有するセレクトトランジスタを備え
    たことを特徴とする請求項１２に記載のメモリ。
  14. 【請求項１４】 前記基板電子の前記ソースは、前記セ
    レクトトランジスタのソースであることを特徴とする請
    求項１３に記載のメモリ。
  15. 【請求項１５】 前記ソースと前記浮動ゲート下の前記
    基板の領域との間に、前記基板内に形成された激しくド
    ープされたＮ型領域が存在しないことを特徴とする請求
    項１４に記載のメモリ。
  16. 【請求項１６】 前記センストランジスタと前記セレク
    トトランジスタによって共有される、単一のソースおよ
    び単一のドレインを備えたことを特徴とする請求項１５
    に記載のメモリ。
  17. 【請求項１７】（ａ） 基板内に形成されたソースおよ
    びドレインと、（ｂ） 前記ソースとドレインとの間の
    前記基板上に、前記ドレインに隣接するように形成され
    た浮動ゲートと、（ｃ） 前記浮動ゲート上にあり、そ
    の一部分が前記浮動ゲートと前記ソースとの間の前記基
    板上に拡がるコントロールゲートと、（ｄ） 前記ソー
    スに隣接するとともに、前記ソースと前記コントロール
    ゲートの一部分との間にあるトランジスタゲートと、を
    それぞれ備え、 前記ソースおよびドレインは、前記浮動ゲートと前記ト
    ランジスタゲートの両方に対してソースおよびドレイン
    として作用するように配置されたことを特徴とするメモ
    リ。
  18. 【請求項１８】 メモリをプログラミングするための方
    法において、（ａ） コントロールゲート、浮動ゲー
    ト、および下層チャネルを有するセンストランジスタか
    ら間隔を置いた位置にあるソースから、基板電子を供給
    するステップと、（ｂ） 前記浮動ゲート下に空乏層領
    域を生成するステップと、（ｃ） 前記ソースと前記チ
    ャネルとの間のラインに、Ｎ型にドープされた領域が全
    く介在することのない、前記基板表面に対して実質的に
    平行となった前記ソースから前記チャネルへの経路に沿
    って基板電子を前記チャネルに向けて供給するステップ
    と、をそれぞれ有することを特徴とするメモリのプログ
    ラミング方法。
  19. 【請求項１９】 前記空乏層領域を、前記浮動ゲート下
    の領域を越えて、前記基板電子のソースに向けて横方向
    に拡張させるステップを有することを特徴とする請求項
    １８に記載のメモリのプログラミング方法。
  20. 【請求項２０】 前記基板電子を前記浮動ゲートに注入
    させるステップを有することを特徴とする請求項１８に
    記載のメモリのプログラミング方法。
  21. 【請求項２１】 前記空乏層領域を前記浮動ゲートとソ
    ースとの間の空間に拡張させることによって、前記ソー
    スと浮動ゲートとの間に伝導経路を生成するステップを
    有することを特徴とする請求項１８に記載のメモリのプ
    ログラミング方法。
  22. 【請求項２２】（ａ） 基板内で互いに間隔を置いて離
    れたソースおよびドレインと、（ｂ） 前記ソースおよ
    び前記ドレインとの間の、前記基板上に配置された、浮
    動ゲートおよびトランジスタゲートと、（ｃ） 前記ト
    ランジスタゲートと前記浮動ゲートとの間の前記基板内
    に、反転領域を形成するディバイスと、をそれぞれ具備
    することを特徴とするメモリセル。
  23. 【請求項２３】 前記ディバイスはコンデンサであるこ
    とを特徴とする請求項２２に記載のメモリセル。
  24. 【請求項２４】 前記ディバイスは、前記基板上に位置
    するとともに、前記浮動ゲートを越えて拡がる前記コン
    トロールゲートの一部分を有することを特徴とする請求
    項２２に記載のメモリセル。
  25. 【請求項２５】 前記トランジスタゲートは、セレクト
    トランジスタの部分を形成することを特徴とする請求項
    ２２に記載のメモリセル。
  26. 【請求項２６】 前記ゲートが、前記同一のソースおよ
    びドレインの間の伝導を制御することを特徴とする請求
    項２２に記載のメモリセル。
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