JP2003506874A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Abstract
(57)【要約】
【課題】
【解決手段】半導体装置は半導体基体（1）の表面(3)に隣接している第一導電型の領域(2)を有する半導体基体(1)を有する。半導体基体(1)には、表面(3)で不揮発性メモリセルが設けられている。メモリーセルは、半導体基体(1)に設けられる反対の、第二導電型のソース(4)およびドレイン(5)を有する。ソース(4)およびドレイン(5)の間で、半導体基体(1)の表面(3)にはフローティングゲート(6)および選択ゲート(10)が設けられている。フローティングゲート(6)および選択ゲート(10)は、両方とも、半導体基体(1)の表面(3)に実質的に平行に延在している実質的に平坦な表面部分(13)および半導体基体(1)の表面(3)に実質的に直角に延在している側壁部分(14)を有する。制御ゲート(7)は、フローティングゲート(6)の上に配置されていて、そしてフローティングゲート(6)の実質的に平坦な表面部分(13)、およびソース(4)およびドレイン(5)に対向しているフローティングゲート(6)の少なくとも側壁部分(14)に容量的に結合されている。さらに、制御ゲート(7)は、選択ゲート(10)に重なっていてかつ選択ゲート(10)の実質的に平坦な表面部分(13)の上で終了している。
Description
【０００１】
本発明は、半導体基体を有する半導体装置であって、
前記半導体基体の表面に隣接する第一導電型の領域を有し、
前記半導体基体には、前記半導体基体内に設けられている反対、第二導電型の
ソースおよびドレインを有する不揮発性メモリセルが表面に設けられていて、 前記半導体基体の前記表面には、ソースおよびドレインの間に、フローティン
グゲートおよび選択ゲートが設けられていて、 前記フローティングゲートおよび前記選択ゲートが、共に、前記半導体基体の
前記表面に実質的に平行に延在している実質的に平坦な表面部分を有し、かつ前
記半導体基体の前記表面に実質的に直角に延在する側壁部分を有し、 前記フローティングゲートの上に、前記選択ゲートに重なっている前記制御ゲ
ートが配置されている、半導体装置に関する。
ソースおよびドレインを有する不揮発性メモリセルが表面に設けられていて、 前記半導体基体の前記表面には、ソースおよびドレインの間に、フローティン
グゲートおよび選択ゲートが設けられていて、 前記フローティングゲートおよび前記選択ゲートが、共に、前記半導体基体の
前記表面に実質的に平行に延在している実質的に平坦な表面部分を有し、かつ前
記半導体基体の前記表面に実質的に直角に延在する側壁部分を有し、 前記フローティングゲートの上に、前記選択ゲートに重なっている前記制御ゲ
ートが配置されている、半導体装置に関する。
【０００２】
しばしば、EEPROM（電気的に消去可能なプログラマブルリードオンリメモリ）
セルと呼ばれるこのような不揮発性メモリセルは、少なくとも一つの選択トラン
ジスタと、フローティングゲートトランジスタとも呼ばれるフローティングゲー
トを有する電界効果トランジスタとを有する。
セルと呼ばれるこのような不揮発性メモリセルは、少なくとも一つの選択トラン
ジスタと、フローティングゲートトランジスタとも呼ばれるフローティングゲー
トを有する電界効果トランジスタとを有する。
【０００３】
第一パラグラフに記載される種類の半導体装置は、EP-A-763 856から公知であ
る。この公知の半導体装置の場合、制御ゲートは、実質上、選択ゲート上でフロ
ーティングゲートとは逆に向いている選択ゲートの側壁部分の上まで延在する。
る。この公知の半導体装置の場合、制御ゲートは、実質上、選択ゲート上でフロ
ーティングゲートとは逆に向いている選択ゲートの側壁部分の上まで延在する。
【０００４】
この公知の半導体装置の問題点は、制御ゲートが、実質上、フローティングゲ
ートとは逆に向いている選択ゲートの側壁部分の上まで延在している事実により
、メモリーセルのサイズが大きくなることである。この結果、所定サイズの不揮
発性メモリにおけるメモリーセルの密度は、小さくなる。加えて、制御ゲートと
選択ゲートとが近接しているために、メモリーセルの動作の間、寄生容量が、制
御ゲートと選択ゲートとの間に誘起される。この寄生容量により、選択ゲートの
RC時間は増大してしまう。さらに、そのシートおよびコンタクト抵抗を減少させ
るために、メモリーセルの選択ゲートに、サリサイド(salicide)プロセスとも呼
ばれる自己位置合わせされたシリサイドプロセスを用いることは、不可能である
。それゆえ、選択ゲートの抵抗は大きくなり、これも、また、選択ゲートのRC時
間に悪影響を与えることになる。
ートとは逆に向いている選択ゲートの側壁部分の上まで延在している事実により
、メモリーセルのサイズが大きくなることである。この結果、所定サイズの不揮
発性メモリにおけるメモリーセルの密度は、小さくなる。加えて、制御ゲートと
選択ゲートとが近接しているために、メモリーセルの動作の間、寄生容量が、制
御ゲートと選択ゲートとの間に誘起される。この寄生容量により、選択ゲートの
RC時間は増大してしまう。さらに、そのシートおよびコンタクト抵抗を減少させ
るために、メモリーセルの選択ゲートに、サリサイド(salicide)プロセスとも呼
ばれる自己位置合わせされたシリサイドプロセスを用いることは、不可能である
。それゆえ、選択ゲートの抵抗は大きくなり、これも、また、選択ゲートのRC時
間に悪影響を与えることになる。
【０００５】
本発明の目的は、とりわけ、上述の問題点を解決し、制御ゲートとメモリーセ
ルのフローティングゲートとの間に大きい静電結合を設けた、第一パラグラフに
記載される種類の半導体装置を提供することである。
ルのフローティングゲートとの間に大きい静電結合を設けた、第一パラグラフに
記載される種類の半導体装置を提供することである。
【０００６】
本発明によれば、この目的は、前記制御ゲートが、前記フローティングゲート
の前記実質的に平坦な表面部分と、前記ソースおよび前記ドレインに対向してい
る前記フローティングゲートの少なくとも前記側壁部分とに容量的に結合されて
いて、かつ前記選択ゲートの前記実質的に平坦な表面部分の上にその終端がある
ことにより達成される。これらの手段は、制御ゲートとメモリーセルのフローテ
ィングゲートとの間に大きい静電結合を有しかつ上述の問題点を解決する半導体
装置を提供する。制御ゲートの終端が選択ゲートの実質上平坦な表面部分上にあ
るので、メモリーセルのサイズはより小さくなる。この結果、所定サイズの不揮
発性メモリにおけるメモリーセルの密度は、より大きくなる。さらに、制御ゲー
トと選択ゲートとの間の寄生容量はより小さくなるので、選択ゲートのRC時間は
減少する。選択ゲートが制御ゲートにより完全に覆われていないので、その抵抗
、それゆえ、そのRC時間を減少させるために、前述した自己位置合わせされたシ
リサイドプロセスを、選択ゲートに、部分的に行うことが出来る。
の前記実質的に平坦な表面部分と、前記ソースおよび前記ドレインに対向してい
る前記フローティングゲートの少なくとも前記側壁部分とに容量的に結合されて
いて、かつ前記選択ゲートの前記実質的に平坦な表面部分の上にその終端がある
ことにより達成される。これらの手段は、制御ゲートとメモリーセルのフローテ
ィングゲートとの間に大きい静電結合を有しかつ上述の問題点を解決する半導体
装置を提供する。制御ゲートの終端が選択ゲートの実質上平坦な表面部分上にあ
るので、メモリーセルのサイズはより小さくなる。この結果、所定サイズの不揮
発性メモリにおけるメモリーセルの密度は、より大きくなる。さらに、制御ゲー
トと選択ゲートとの間の寄生容量はより小さくなるので、選択ゲートのRC時間は
減少する。選択ゲートが制御ゲートにより完全に覆われていないので、その抵抗
、それゆえ、そのRC時間を減少させるために、前述した自己位置合わせされたシ
リサイドプロセスを、選択ゲートに、部分的に行うことが出来る。
【０００７】
本発明の半導体装置の好適な一実施例が特徴とする点は、前記選択ゲートの前
記実質上平坦な表面部分の実質部分が、自由に残されている点である。この結果
、制御ゲートと選択ゲートとの間の寄生容量は減少し、そして選択ゲートのより
大きい領域に、上述の自己位置合わせされたシリサイドプロセスを行うことがで
きる。これにより選択ゲートの抵抗が減少する。両方の効果は、さらに、選択ゲ
ートのRC時間を減少させる。
記実質上平坦な表面部分の実質部分が、自由に残されている点である。この結果
、制御ゲートと選択ゲートとの間の寄生容量は減少し、そして選択ゲートのより
大きい領域に、上述の自己位置合わせされたシリサイドプロセスを行うことがで
きる。これにより選択ゲートの抵抗が減少する。両方の効果は、さらに、選択ゲ
ートのRC時間を減少させる。
【０００８】
メモリーセルが一つの選択ゲートを有する（このメモリーセルは、2-トランジ
スタ（2T）セルとも呼ばれる）場合には、この選択ゲートは、ソースに隣接した
フローティングゲートの側に設けるのが有利である。選択トランジスタは、ドレ
インの側に設けられるよりソースの側に設けられる場合の方が、切り換えに必要
なプログラミング電圧がより低くなるので、より薄いゲート酸化物（例えば、隣
接するフローティングゲートトランジスタに対して与えられるものと同じゲート
酸化物）により処理させることができる。これは、より小さいチャネル長を使用
してパンチスルーを避けることを可能にする。
スタ（2T）セルとも呼ばれる）場合には、この選択ゲートは、ソースに隣接した
フローティングゲートの側に設けるのが有利である。選択トランジスタは、ドレ
インの側に設けられるよりソースの側に設けられる場合の方が、切り換えに必要
なプログラミング電圧がより低くなるので、より薄いゲート酸化物（例えば、隣
接するフローティングゲートトランジスタに対して与えられるものと同じゲート
酸化物）により処理させることができる。これは、より小さいチャネル長を使用
してパンチスルーを避けることを可能にする。
【０００９】
本発明は、スタンドアロン不揮発性メモリに適用できるが、CMOSまたはBICMOS
のプロセスを複雑にすることなくより小さいメモリーセルを製造することを可能
にするので、CMOSまたはBICMOS集積回路に埋め込まれる不揮発性メモリに対して
、特に有利である。
のプロセスを複雑にすることなくより小さいメモリーセルを製造することを可能
にするので、CMOSまたはBICMOS集積回路に埋め込まれる不揮発性メモリに対して
、特に有利である。
【００１０】
本発明の半導体装置のさらなる有利な実施例は、他の従属請求項に記載されて
いる。
いる。
【００１１】
これらのそしてまた他の本発明の態様は、以下に記載されそして図面に示され
る実施例を参照して明らかになるであろう。
る実施例を参照して明らかになるであろう。
【００１２】
図1は、m行およびn列に配置されているメモリーセルのマトリックスを有する
本発明の不揮発性メモリの電気回路ダイアグラムを示す。本具体例の場合、行の
数と列の数は4であるが、行の数と列の数は、一般に、はるかに大きいことは明
白であろう。行方向のメモリーセルは、Mi1, Mi2, ..., Minにより示されている
（iは行の数を表す）。列方向のメモリーセルは、M1j, M2j, ........, Mmjによ
り示されている（jは列の数を表す）。これらのメモリーセルは、これらの行と
列において全ての他のメモリーセルと電気的接続を共有している。メモリーセル
の各々は、フローティングゲートトランジスタとも呼ばれる、フローティングゲ
ートと制御ゲートを有する電界効果トランジスタT1を有する。メモリーセルの各
々は、更に、フローティングゲートトランジスタT1と直列に配置されている、選
択ゲートを有する選択トランジスタT2を有する。ワード線WLiは、各々、共通行i
に配置されているフローティングゲートトランジスタT1の制御ゲートに接続され
ている。選択線SLiは、各々、共通行iに配置されている選択トランジスタT2の選
択ゲートに接続されている。は、選択された語線WLiと選択線SLiに所望の電圧を
与える手段（図示せず）に接続されている。ビット線BLjは、共通列jに配置され
ているフローティングゲートトランジスタT1のドレインに、各々、接続されてい
て、かつ選択されたビット線BLjに所望の電圧を与えるための手段（図示せず）
に接続されている。（本具体例の場合、接地されている）ソース行ScL1とScL2は
、2つの隣接する共通行に配置されている選択トランジスタT2のソースに、各々
、接続されている。
本発明の不揮発性メモリの電気回路ダイアグラムを示す。本具体例の場合、行の
数と列の数は4であるが、行の数と列の数は、一般に、はるかに大きいことは明
白であろう。行方向のメモリーセルは、Mi1, Mi2, ..., Minにより示されている
（iは行の数を表す）。列方向のメモリーセルは、M1j, M2j, ........, Mmjによ
り示されている（jは列の数を表す）。これらのメモリーセルは、これらの行と
列において全ての他のメモリーセルと電気的接続を共有している。メモリーセル
の各々は、フローティングゲートトランジスタとも呼ばれる、フローティングゲ
ートと制御ゲートを有する電界効果トランジスタT1を有する。メモリーセルの各
々は、更に、フローティングゲートトランジスタT1と直列に配置されている、選
択ゲートを有する選択トランジスタT2を有する。ワード線WLiは、各々、共通行i
に配置されているフローティングゲートトランジスタT1の制御ゲートに接続され
ている。選択線SLiは、各々、共通行iに配置されている選択トランジスタT2の選
択ゲートに接続されている。は、選択された語線WLiと選択線SLiに所望の電圧を
与える手段（図示せず）に接続されている。ビット線BLjは、共通列jに配置され
ているフローティングゲートトランジスタT1のドレインに、各々、接続されてい
て、かつ選択されたビット線BLjに所望の電圧を与えるための手段（図示せず）
に接続されている。（本具体例の場合、接地されている）ソース行ScL1とScL2は
、2つの隣接する共通行に配置されている選択トランジスタT2のソースに、各々
、接続されている。
【００１３】
メモリーセルの他に、不揮発性メモリは、図示されていない周辺回路も有する
ことは、明らかであろう。さらに、CMOSまたはBICMOS集積回路に埋め込む場合、
不揮発性メモリを、図示されていない論理素子により囲むこともできる。
ことは、明らかであろう。さらに、CMOSまたはBICMOS集積回路に埋め込む場合、
不揮発性メモリを、図示されていない論理素子により囲むこともできる。
【００１４】
図2は、図1に示される不揮発性メモリの共通列jに配置されている隣接するメ
モリーセルの線図的な横断面図である。半導体基体1（本具体例の場合、単結晶
シリコン基体）は、表面3に隣接する、第一導電型（本具体例の場合、p型）の領
域2を有する。半導体基体1には、表面3でメモリーセルが設けられている。メモ
リーセルのそれぞれは、反対導電型の、第二導電型（本具体例の場合、n型）の
ソース4およびドレイン5を有する。半導体基体1の表面3には、メモリーセルのそ
れぞれのソース4およびドレイン5の間に、フローティングゲートトランジスタT1
および選択トランジスタT2が設けられている。フローティングゲートトランジス
タT1は、例えば、n型多結晶シリコンで構成されるフローティングゲート6を有す
る。フローティングゲート6の上には、例えば、これもn型多結晶シリコンからな
る制御ゲート7が、配置されている。フローティングゲート6は、フローティング
ゲート誘電体8により半導体基体1から、およびインターゲート誘電体9により制
御ゲート7から絶縁されている。フローティングゲート誘電体8およびインターゲ
ート誘電体9は、例えば、シリコン酸化物とすることができる。選択トランジス
タT2は、ゲート誘電体11により半導体基体1から絶縁されている選択ゲート10を
有する。本具体例の場合、第二導電型（本具体例の場合、n型）にドープされた
領域12が、半導体基体1の領域内に、フローティングゲート6と選択ゲート10との
間に設けられている。しかしながら、このようなドープされた付加領域12の形成
は、必ずしも必要ではない。フローティングゲート6および選択ゲート10は、共
に、半導体基体1の表面3に実質上平行に延在している実質上平坦な表面部分13と
、半導体基体1の表面3に実質上直角に延在している側壁部分14とを有する。制御
ゲート7とフローティングゲート6との間に大きい静電結合を設けるために、制御
ゲート7は、フローティングゲート6の実質上平坦な表面部分13と、少なくとも、
ソース4およびドレイン5に対向しているフローティングゲート6の側壁部分14と
に容量的に結合されている。選択トランジスタT2の選択ゲート10と重なっている
制御ゲート7の終端は、選択ゲート10の実質上平坦な表面部分13上にある。選択
ゲート10の実質的に平坦な表面部分13の実質部分15は、自由に、すなわち、制御
ゲート7により覆わないままにしておくことが、有利である。制御ゲート7には、
例えば、窒化珪素またはシリコン酸化物で構成される側壁スペーサ16が設けられ
ている。選択ゲート10には、ソース4の側に、これも、例えば、シリコン酸化物
またはシリコン窒素化合物により構成することができる側壁スペーサ17も設けら
れている。メモリーセルのシートおよびコンタクト抵抗を減少させるために、露
出されたシリコン領域には、金属シリサイド18が設けられている。しかしながら
、これは必須要件ではない。このように、制御ゲート7により覆われていない選
択ゲート10の実質的に平坦な表面部分13の実質部分15には、金属シリサイド18が
設けられている。例えば、けい化コバルトのような他の金属シリサイドを使用す
ることもできるが、金属シリサイド18は、チタンシリサイド（より厳密には、チ
タンシリサイドの低抵抗率（C54）相）を有することが好ましい。メモリーセル
は、例えば、TEOS（テトラ-エチルオルソ-シリケート）の上にBPSG（ボロ-ホス
ホシリケートガラス）で構成される誘電層19により覆われている。この誘電層19
には、ビット線BLjの一つのドレイン5へのコンタクトが可能となるようにコンタ
クトホール20が設けられている。
モリーセルの線図的な横断面図である。半導体基体1（本具体例の場合、単結晶
シリコン基体）は、表面3に隣接する、第一導電型（本具体例の場合、p型）の領
域2を有する。半導体基体1には、表面3でメモリーセルが設けられている。メモ
リーセルのそれぞれは、反対導電型の、第二導電型（本具体例の場合、n型）の
ソース4およびドレイン5を有する。半導体基体1の表面3には、メモリーセルのそ
れぞれのソース4およびドレイン5の間に、フローティングゲートトランジスタT1
および選択トランジスタT2が設けられている。フローティングゲートトランジス
タT1は、例えば、n型多結晶シリコンで構成されるフローティングゲート6を有す
る。フローティングゲート6の上には、例えば、これもn型多結晶シリコンからな
る制御ゲート7が、配置されている。フローティングゲート6は、フローティング
ゲート誘電体8により半導体基体1から、およびインターゲート誘電体9により制
御ゲート7から絶縁されている。フローティングゲート誘電体8およびインターゲ
ート誘電体9は、例えば、シリコン酸化物とすることができる。選択トランジス
タT2は、ゲート誘電体11により半導体基体1から絶縁されている選択ゲート10を
有する。本具体例の場合、第二導電型（本具体例の場合、n型）にドープされた
領域12が、半導体基体1の領域内に、フローティングゲート6と選択ゲート10との
間に設けられている。しかしながら、このようなドープされた付加領域12の形成
は、必ずしも必要ではない。フローティングゲート6および選択ゲート10は、共
に、半導体基体1の表面3に実質上平行に延在している実質上平坦な表面部分13と
、半導体基体1の表面3に実質上直角に延在している側壁部分14とを有する。制御
ゲート7とフローティングゲート6との間に大きい静電結合を設けるために、制御
ゲート7は、フローティングゲート6の実質上平坦な表面部分13と、少なくとも、
ソース4およびドレイン5に対向しているフローティングゲート6の側壁部分14と
に容量的に結合されている。選択トランジスタT2の選択ゲート10と重なっている
制御ゲート7の終端は、選択ゲート10の実質上平坦な表面部分13上にある。選択
ゲート10の実質的に平坦な表面部分13の実質部分15は、自由に、すなわち、制御
ゲート7により覆わないままにしておくことが、有利である。制御ゲート7には、
例えば、窒化珪素またはシリコン酸化物で構成される側壁スペーサ16が設けられ
ている。選択ゲート10には、ソース4の側に、これも、例えば、シリコン酸化物
またはシリコン窒素化合物により構成することができる側壁スペーサ17も設けら
れている。メモリーセルのシートおよびコンタクト抵抗を減少させるために、露
出されたシリコン領域には、金属シリサイド18が設けられている。しかしながら
、これは必須要件ではない。このように、制御ゲート7により覆われていない選
択ゲート10の実質的に平坦な表面部分13の実質部分15には、金属シリサイド18が
設けられている。例えば、けい化コバルトのような他の金属シリサイドを使用す
ることもできるが、金属シリサイド18は、チタンシリサイド（より厳密には、チ
タンシリサイドの低抵抗率（C54）相）を有することが好ましい。メモリーセル
は、例えば、TEOS（テトラ-エチルオルソ-シリケート）の上にBPSG（ボロ-ホス
ホシリケートガラス）で構成される誘電層19により覆われている。この誘電層19
には、ビット線BLjの一つのドレイン5へのコンタクトが可能となるようにコンタ
クトホール20が設けられている。
【００１５】
上記の不揮発性メモリに対する書込み、消去および読取り操作の具体例は、EP
-A-763 856に見出すことが出来る。
-A-763 856に見出すことが出来る。
【００１６】
上述した不揮発性メモリの場合、メモリーセルのそれぞれの選択トランジスタ
T2は、ソースに隣接してフローティングゲートの側に設けられている。明らかに
、選択トランジスタは、ドレインに隣接させてフローティングゲートの側に設け
ることもできる。これに代えて、選択トランジスタをフローティングゲートの何
れかの側に設けて、メモリーセルのそれぞれが、1つの代わりに2つの選択トラン
ジスタを有することもできる。この場合、フローティングゲートトランジスタの
制御ゲートの終端は、両方の選択ゲートの実質的に平坦な表面部分上に位置させ
ることができる。2つの選択トランジスタが設けられているメモリーセルは、し
ばしば、3-トランジスタ（3T）セルと呼ばれる。
T2は、ソースに隣接してフローティングゲートの側に設けられている。明らかに
、選択トランジスタは、ドレインに隣接させてフローティングゲートの側に設け
ることもできる。これに代えて、選択トランジスタをフローティングゲートの何
れかの側に設けて、メモリーセルのそれぞれが、1つの代わりに2つの選択トラン
ジスタを有することもできる。この場合、フローティングゲートトランジスタの
制御ゲートの終端は、両方の選択ゲートの実質的に平坦な表面部分上に位置させ
ることができる。2つの選択トランジスタが設けられているメモリーセルは、し
ばしば、3-トランジスタ（3T）セルと呼ばれる。
【００１７】
不揮発性メモリは、標準シリコン技術プロセスを使用して当業者が、容易に製
造することができる。したがって、適切な製造工程の説明は、省略されている。
造することができる。したがって、適切な製造工程の説明は、省略されている。
【００１８】
本発明は、上述した実施例に限定されず、そして多くの修正が本発明の範囲内
で当業者に可能であることは、明らかであろう。例えば、インターゲート誘電体
を、シリコン酸化物の代わりにシリコン窒化物（SiON）またはシリコン酸化物お
よび窒化珪素（ONO）のサンドイッチにより構成することもできる。
で当業者に可能であることは、明らかであろう。例えば、インターゲート誘電体
を、シリコン酸化物の代わりにシリコン窒化物（SiON）またはシリコン酸化物お
よび窒化珪素（ONO）のサンドイッチにより構成することもできる。
【図１】本発明の不揮発性メモリの電気回路ダイアグラムである。
【図２】図1に示される不揮発性メモリの共通列における配置される隣接するメ
モリーセルの線図的な横断面図である。
モリーセルの線図的な横断面図である。
1 半導体基体
3 表面
4 ソース
5 ドレイン
6 フローティングゲート
7 制御ゲート
8 フローティングゲート誘電体
9 インターゲート誘電体
10 選択ゲート
11 ゲート誘電体
12 ドープされた付加領域
13 実質的に平坦な表面部分
14 側壁部分
15 実質部分
16 側壁スペーサ
18 金属シリサイド
19 誘電層
20 コンタクトホール
T1 フローティングゲートトランジスタ
T2 選択トランジスタ
WLi 語線
SLi 選択線
BLj ビット線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 フェルハール ロバータス ディー ジェ
ー
オランダ国 5656 アー アー アインド
ーフェン プロフホルストラーン ６
Ｆターム(参考） 4M104 BB01 BB40 CC05 EE09 EE15
EE17 FF14 GG16
5F083 EP02 EP22 EP27 EP32 EP33
EP34 EP37 EP54 EP55 JA04
JA05 JA19 JA35 JA39 MA06
MA20
5F101 BA07 BA29 BA36 BB02 BD02
BD22 BD33
【要約の続き】
なっていてかつ選択ゲート(10)の実質的に平坦な表面部
分(13)の上で終了している。
Claims (8)
- 【請求項１】 半導体基体を有する半導体装置であって、 前記半導体基体の表面に隣接する第一導電型の領域を有し、 前記半導体基体には、前記半導体基体内に設けられている反対、第二導電型の
ソースおよびドレインを有する不揮発性メモリセルが表面に設けられていて、 前記半導体基体の前記表面には、ソースおよびドレインの間に、フローティン
グゲートおよび選択ゲートが設けられていて、 前記フローティングゲートおよび前記選択ゲートが、共に、前記半導体基体の
前記表面に実質的に平行に延在している実質的に平坦な表面部分を有し、かつ前
記半導体基体の前記表面に実質的に直角に延在する側壁部分を有し、 前記フローティングゲートの上に、前記選択ゲートに重なっている前記制御ゲ
ートが配置されている、半導体装置において、 前記制御ゲートが、前記フローティングゲートの前記実質的に平坦な表面部分
と、前記ソースおよび前記ドレインに対向している前記フローティングゲートの
少なくとも前記側壁部分とに容量的に結合されていて、かつ前記選択ゲートの前
記実質的に平坦な表面部分の上にその終端があることを特徴とする半導体装置。 - 【請求項２】 前記選択ゲートの前記実質的に平坦な表面部分の実質部分が、自由に残されて
いることを特徴とする請求項1に記載の半導体装置。 - 【請求項３】 金属シリサイドが、前記制御ゲートによって覆われない前記選択ゲートの前記
実質的に平坦な表面部分の一部に設けられていることを特徴とする請求項1また
は2に記載の半導体装置。 - 【請求項４】 前記金属シリサイドが、チタンシリサイドを有することを特徴とする請求項3
に記載の半導体装置。 - 【請求項５】 前記第二導電型のドープ領域が、前記フローティングゲートおよび前記選択ゲ
ートとの間の前記半導体基体の表面に設けられていることを特徴とする前記請求
項の何れかに記載の半導体装置。 - 【請求項６】 前記選択ゲートが、前記フローティングゲートの横に前記ソースに隣接して設
けられていることを特徴とする前記請求項の何れかに記載の半導体装置。 - 【請求項７】 さらなる選択ゲートが、前記ソースと前記ドレインとの間の前記半導体基体の
前記表面に設けられていて、そのさらなるゲートが、前記前の選択ゲートが設け
られている側とは反対側に存在する前記フローティングゲートの側に設けられて
いることを特徴とする前記請求項の何れかに記載の半導体装置。 - 【請求項８】 前記不揮発性メモリセルが、CMOSまたはBICMOS集積回路に埋め込まれている、
メモリセルのマトリックスの一部であることを特徴とする前記請求項の何れかに
記載の半導体装置。
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